JP4675293B2

JP4675293B2 - 割り込み制御回路

Info

Publication number: JP4675293B2
Application number: JP2006196613A
Authority: JP
Inventors: 宣洋坪井
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2006-07-19
Filing date: 2006-07-19
Publication date: 2011-04-20
Anticipated expiration: 2026-07-19
Also published as: US20080022027A1; JP2008027031A; US7761747B2

Description

本発明は、割り込み制御回路に関するものであり、特に、割り込みを発生する回路の異常状態を検出する回路に関するものである。

ＣＰＵ（central processing unit）を備えた情報処理装置は、実行中の処理を一時停止させて優先度の高い処理プログラム（割り込みハンドラ）を割り込んで実行させる、割り込み制御回路を有している（例えば、非特許文献１を参照）。

また、割り込みを発生する回路（割り込み発生回路）が定期的に割り込み要求を発生し、ＣＰＵがその割り込みに対する処理を行うことにより、正常なシステム動作を継続することができるシステムプログラムが存在する。もし、割り込み発生回路からの定期的な割り込み要求が発生しなくなった場合は、正常なシステム動作を継続できなくなるため、ＣＰＵは速やかにその状態を検出し、エラー処理を行う必要がある。

従来の割り込み制御回路では、割り込み発生回路からの割り込み要求が発生しなくなることを検出する手段として、タイマ割り込みを用いていた。すなわち、本来割り込みが発生するべき間隔で、別のタイマ割り込みを発生させ、タイマ割り込みのハンドラの中で、割り込み発生回路からの割り込み要求が発生しているかが確認され、もし発生していない場合は、システムが異常状態であることが検出され、エラー処理が行われていた。
社団法人日本システムハウス協会エンベデット技術者育成委員会編・著、「組み込みシステム開発のためのエンベデッド技術」電波新聞社、２００３年１１月１５日、ｐ．９４―９７

しかしながら、従来のタイマ割り込みを用いてエラーを検出する方法では、エラー検出のために別途タイマ割り込みを使う必要があり、リソースを効率的に使用できないという問題があった。また、システムの状態が正常であっても、タイマ割り込みの処理を行う必要があるため、システムプログラムの処理能力が下がるという問題があった。

本発明は、周期的に割り込み要求が発生していないことを、タイマ割り込みを用いずに速やかに検出する割り込み制御回路を提供することを目的とする。

前記課題を解決するため、請求項１の発明が講じた手段は、割り込み制御回路であって、基準とする時間を記憶して出力する条件記憶回路と、所定の時刻から前記基準とする時間が経過するまでの期間内に割り込み要求が発生しなければ、エラー検出を示す信号を出力するエラー検出回路と、割り込み要求が発生する毎にその発生する間隔を測定して出力する割り込み発生間隔測定回路とを備え、前記条件記憶回路は、前記割り込み発生間隔測定回路で測定された複数の間隔のうち１つを前記基準とする時間として選択するものであり、前記エラー検出回路は、前記割り込み発生間隔測定回路で新たに測定された間隔が、前記基準とする時間よりも大きい場合は、前記エラー検出を示す信号を出力するものである。

請求項１の発明によると、割り込み要求が発生する間隔を測定し、その間隔が示す時間内に割り込み要求が発生しなければ、エラーとして検出する。このため、割り込み要求が発生する間隔があらかじめ分かっていない場合でも、割り込み要求の発生の間隔を認識し、記憶することにより、その後、割り込み要求が一定間隔で発生しなくなった場合に、それを検出することができる。

請求項２の発明は、請求項１記載の割り込み制御回路において、前記条件記憶回路は、前記割り込み発生間隔測定回路で測定された複数の間隔のうち最大の間隔を前記基準とする時間として選択するものである。

請求項２の発明によると、割り込み要求が発生する間隔を複数回測定し、それらの間隔のうち最大の値が示す時間内に割り込み要求が発生しなければ、エラーとして検出する。このため、割り込み要求が発生する間隔が一定でなく、ばらつきがあったとしても、割り込み要求が正常に発生しないことを検出することができる。

請求項３の発明は、請求項１記載の割り込み制御回路において、前記エラー検出回路は、前記割り込み発生間隔測定回路で測定された間隔が、前記基準とする時間を所定の割合だけ増やした値よりも大きい場合にのみ、前記エラー検出を示す信号を出力するものである。

請求項３の発明によると、割り込み要求が発生する間隔が、測定した間隔と誤差がある場合であっても、誤差の範囲内であれば、エラー状態として検出しないようにすることができる。

請求項４の発明は、請求項１記載の割り込み制御回路において、前記割り込み発生間隔測定回路で測定された複数の間隔の履歴を記憶し、前記履歴における最小値、最大値又は平均値を求めて、要求に応じて出力する割り込み発生間隔履歴記憶回路をさらに備えるものである。

請求項４の発明によると、割り込み要求が発生する間隔の推移を把握することができ、システムプログラムや割り込み処理プログラム等の仕様を検討するための情報として利用することができる。

本発明によれば、タイマ割り込みを用いることなく、割り込み要求が周期的に発生していないことを検出することができ、これに対処するためのエラー処理をＣＰＵ等が行うことができる。

以下、本発明の実施の形態について、図面を参照しながら説明する。

（第１の実施形態）
図１は、本発明の第１の実施形態に係る割り込み制御回路１００の構成を示すブロック図である。図１の割り込み制御回路１００は、割り込み制御メイン回路１０１と、条件記憶回路としてのエラー検出条件記憶回路１０２と、エラー検出回路１０３とを備えている。

割り込み発生回路１１０は、ＣＰＵ１２０への割り込み処理の要求を示す割り込み要求信号Ｓ１０１を、割り込み制御メイン回路１０１及びエラー検出回路１０３に出力する。

割り込み制御メイン回路１０１は、割り込み発生回路１１０から割り込み要求信号Ｓ１０１を受け、特定の条件を満たしたときに、割り込みの発生を通知する割り込み発生通知信号Ｓ１０２をＣＰＵ１２０に出力する。

ＣＰＵ１２０は、割り込み発生の間隔についてエラーであると判定するための閾値を示すエラー検出閾値時間Ｓ１０３と、割り込み制御回路１００にエラー検出の開始を指示するエラー検出開始信号Ｓ１０４とを出力する。

エラー検出条件記憶回路１０２は、ＣＰＵ１２０から受けたエラー検出閾値時間Ｓ１０３が示す時間を記憶し、エラー検出閾値時間情報Ｓ１０６としてエラー検出回路１０３に出力する。

エラー検出回路１０３は、ＣＰＵ１２０からエラー検出開始信号Ｓ１０４を受けた後、エラー検出閾値時間情報Ｓ１０６が示す時間が経過するまでの期間内に、割り込み発生回路１１０から割り込み要求信号Ｓ１０１を受け取らなかった場合は、エラーを検出したことを通知するエラー検出割り込み信号Ｓ１０５をＣＰＵ１２０に出力する。ＣＰＵ１２０は、エラー検出割り込み信号Ｓ１０５を受け取ると、エラー処理を行う。

なお、エラー検出の条件として、エラー検出開始信号Ｓ１０４を受けてからエラー検出閾値時間Ｓ１０３が示す時間が経過するまでの期間内に、所定の数の割り込み要求信号Ｓ１０１が発生している場合を正常な状態とし、割り込み要求信号Ｓ１０１が所定の数だけ発生しなかった場合に、エラー検出割り込み信号Ｓ１０５をＣＰＵ１２０に出力するように、エラー検出条件記憶回路１０２及びエラー検出回路１０３を構成してもよい。

また、割り込み発生回路１１０は、複数のＣＰＵにより構成される回路において、ＣＰＵ１２０とは別のＣＰＵとしてもよい。

上記のように、本実施形態の割り込み制御回路１００を用いることにより、ＣＰＵ１２０は、割り込み発生回路１１０から一定間隔で発生すべき割り込み要求が発生しないことを速やかに検出して、適切なエラー処理を行うことができる。

特に、エラー検出閾値時間Ｓ１０３をＣＰＵ１２０が設定できることにより、割り込み発生回路１１０からの割り込みが発生する間隔がプログラムの実行途中に変化する場合であっても、割り込み発生回路１１０からの割り込み要求信号Ｓ１０１が一定間隔で発生しなくなる時点で割り込み制御回路１００がエラーと判断し、ＣＰＵ１２０は、適切にエラー処理を行うことができる。

（第２の実施形態）
図２は、本発明の第２の実施形態に係る割り込み制御回路２００の構成を示すブロック図である。図２の割り込み制御回路２００は、図１の割り込み制御回路１００において、エラー検出条件記憶回路１０２及びエラー検出回路１０３に代えて、条件記憶回路としての割り込み周期認識記憶回路２０４及びエラー検出回路２０５をそれぞれ備え、クロック生成回路２０２と、割り込み発生間隔測定回路２０３と、割り込み発生間隔履歴記憶回路３０４とをさらに備えている。

クロック生成回路２０２は、割り込み要求信号Ｓ１０１より十分に周波数の高いクロックを生成して、クロックＳ２０５として割り込み発生間隔測定回路２０３に出力する。

割り込み発生間隔測定回路２０３は、割り込み発生回路１１０から割り込み要求信号Ｓ１０１を受け取る。割り込み発生間隔測定回路２０３は、割り込み要求信号Ｓ１０１が発生する毎に、その発生する間隔が、クロックＳ２０５の何周期分に相当するかを測定し、得られた間隔を割り込み発生間隔情報Ｓ２０７として出力する。

ＣＰＵ２２０は、割り込み発生間隔の記憶の開始を指示する割り込み周期認識開始信号Ｓ２０３と、割り込み発生間隔を記憶する回数を指示する割り込み周期認識回数信号Ｓ２０４とを、割り込み周期認識記憶回路２０４に出力する。

割り込み周期認識記憶回路２０４は、ＣＰＵ２２０から割り込み周期認識開始信号Ｓ２０３を受け取った後、割り込み周期認識回数信号Ｓ２０４によって示された回数分の割り込み発生間隔情報Ｓ２０７の値を受け取り、その値のうちの１つ、例えば最大値を選択して、指定割り込み発生間隔情報Ｓ２０８としてエラー検出回路２０５に出力する。

エラー検出回路２０５は、割り込み周期認識回路２０４から指定割り込み発生間隔情報Ｓ２０８を受け取った後、その値より大きい値を示す割り込み発生間隔情報Ｓ２０７を受け取った場合は、エラーを検出したことを通知するエラー検出割り込み信号Ｓ２０９をＣＰＵ２２０に出力する。

なお、エラー検出回路２０５は、指定割り込み発生間隔情報Ｓ２０８が示す値を、所定の割合だけ増やした値より大きい値を示す割り込み発生間隔情報Ｓ２０７を受け取った場合にのみ、エラー検出割り込み信号Ｓ２０９を出力するようにしてもよい。

また、ＣＰＵ２２０は、割り込み要求が発生する間隔の最小値、最大値又は平均値の通知を要求する履歴情報出力要求Ｓ３０４を出力する。

割り込み発生間隔履歴記憶回路３０４は、割り込み発生間隔測定回路２０３から受けた割り込み発生間隔情報Ｓ２０７の値の履歴を記憶し、それらの最小値、最大値及び平均値を求めて記憶する。

割り込み発生間隔履歴記憶回路３０４は、ＣＰＵ２２０から受け取った履歴情報出力要求Ｓ３０４に応じて、記憶した割り込み発生間隔情報Ｓ２０７の値の最小値、最大値又は平均値を、履歴情報Ｓ３０５としてＣＰＵ２２０に出力する。

上記のように、本実施形態の割り込み制御回路２００を用いることにより、割り込み制御回路２００が、割り込み要求が発生する間隔を所定の回数だけ記憶し、その後に割り込み要求が発生する間隔が、記憶した間隔のうち１つ、例えば最大の間隔より大きくなった時点で、ＣＰＵは、その間隔の変化を検出することができ、適切なエラー処理を行うことができる。

また、割り込み発生回路１１０からの割り込み要求の発生間隔に関する情報（最小値、最大値、平均値）をＣＰＵ２２０が取得することができ、取得した情報は、ユーザのプログラム開発等に有用な情報として利用可能である。

（第３の実施形態）
図３は、図１の割り込み制御回路１００を有するシステムＬＳＩ（large-scale integrated circuit）を備えたセットトップボックス５００の構成を示す機能ブロック図である。図３のセットトップボックス５００は、チューナユニット５０１と、フロントエンドＬＳＩ５０２と、トランスポートデコーダ５０３と、システムＬＳＩ５１０と、ＩＣ（integrated circuit）カードコントローラ５１１とを備える。システムＬＳＩ５１０は、トランスポートデコーダ５０３と、割り込み制御回路１００と、ＩＣカードインタフェース５０５と、ＣＰＵ５０６と、ＡＶ（audio-visual）デコーダ５０７とを備える。

チューナユニット５０１は、衛星放送アンテナ５３２から放送波を受信する。フロントエンドＬＳＩ５０２は、放送波の復調を行い、トランスポートストリームをトランスポートデコーダ５０３に出力する。トランスポートデコーダ５０３は、トランスポートストリームから必要な情報の抽出を行い、ＡＶパケットをＡＶデコーダ５０７に出力する。

割り込み制御回路１００は、本発明の第１の実施形態に係る割り込み制御回路であり、トランスポートデコーダ５０３及びＩＣカードインタフェース５０５から割り込み要求を受け、ＣＰＵ５０６に通知する。ＩＣカードインタフェース５０５は、ＩＣカードコントローラ５１１を介し、ＩＣカード５３４との間でデータの送受信を行う。ＣＰＵ５０６は、システムＬＳＩ５１０の各機能ブロックの制御を行う。ＡＶデコーダ５０７は、ＡＶパケットのデコードを行い、動画及び音声をディスプレイ５３６に出力する。

衛星放送を受信する場合は、暗号化が施されたトランスポートストリームを、システムＬＳＩ５１０が復号化する必要がある。以下、セットトップボックス５００を用いて衛星放送を受信する場合の、システムＬＳＩ５１０の動作について説明する。

トランスポートデコーダ５０３は、衛星放送受信動作時には、２秒に１回、トランスポートストリームに含まれる暗号ＥＣＭ（entitlement control message）と呼ばれるセクションデータの抽出を行って、暗号ＥＣＭ抽出完了割り込み要求を割り込み制御回路１００に出力する。割り込み制御回路１００は、暗号ＥＣＭ抽出完了割り込み要求を受けて、ＣＰＵに通知する。

ＣＰＵ５０６は、暗号ＥＣＭ抽出完了割り込み要求を受けると、ＩＣカードインタフェース５０５及びＩＣカードコントローラ５１１を介して、暗号ＥＣＭをＩＣカード５３４に送信する。

その後、ＩＣカードインタフェース５０５は、ＩＣカードコントローラ５１１を介して、送信した暗号ＥＣＭに対応した復号ＥＣＭデータを、ＩＣカード５３４から受信する。
次に、ＩＣカードインタフェース５０５は、割り込み制御回路１００に復号ＥＣＭデータ受信完了割り込み要求を出力する。

ＣＰＵ５０６は、復号ＥＣＭデータ受信完了割り込み要求を受けると、復号ＥＣＭをトランスポートデコーダ５０３内部のレジスタにセットする。

トランスポートデコーダ５０３は、ＣＰＵ５０６から受けた復号ＥＣＭを用いて、暗号化されたトランスポートストリームを復号化し、ＡＶパケットをＡＶデコーダ５０７に出力する。

２秒に１回発生するべき暗号ＥＣＭ抽出完了割り込み要求が、その間隔で発生しない場合は、第１の実施形態で説明した通り、割り込み制御回路１００は、エラー検出割り込み信号をＣＰＵ５０６に通知する。

よって、ＣＰＵ５０６は、暗号ＥＣＭ抽出完了割り込み要求が２秒に１回の間隔で発生しなくなったことを速やかに検出し、適切なエラー処理を、システムＬＳＩ５１０及びその他の回路に対して行う。

なお、システムＬＳＩ５１０は、トランスポートデコーダ５０３、割り込み制御回路１００、ＩＣカードインタフェース５０５、ＣＰＵ５０６及びＡＶデコーダ５０７以外に、他の機能ブロックを備えてもよい。また、一部を別チップ構成としてもよい。さらには、新たな集積化の技術が登場すればこれを用いてもよい。

以上説明したように、本発明は、タイマ割り込みを用いることなく、割り込み要求が周期的に発生していないことを検出して、エラー処理を行うことができるので、携帯電話、デジタルテレビ及び自動車の車載端末等、ＣＰＵを備えた情報処理装置について有用である。

本発明の第１の実施形態に係る割り込み制御回路１００の構成を示すブロック図である。本発明の第２の実施形態に係る割り込み制御回路２００の構成を示すブロック図である。図１の割り込み制御回路１００を有するシステムＬＳＩを備えたセットトップボックス５００の構成を示す機能ブロック図である。

１００，２００割り込み制御回路
１０２エラー検出条件記憶回路（条件記憶回路）
１０３，２０５エラー検出回路
１２０，２２０ＣＰＵ
２０３割り込み発生間隔測定回路
２０４割り込み周期認識記憶回路（条件記憶回路）
３０４割り込み発生間隔履歴記憶回路

Claims

基準とする時間を記憶して出力する条件記憶回路と、
所定の時刻から前記基準とする時間が経過するまでの期間内に割り込み要求が発生しなければ、エラー検出を示す信号を出力するエラー検出回路と、
割り込み要求が発生する毎にその発生する間隔を測定して出力する割り込み発生間隔測定回路とを備え、
前記条件記憶回路は、
前記割り込み発生間隔測定回路で測定された複数の間隔のうち１つを前記基準とする時間として選択するものであり、
前記エラー検出回路は、
前記割り込み発生間隔測定回路で新たに測定された間隔が、前記基準とする時間よりも大きい場合は、前記エラー検出を示す信号を出力するものである
ことを特徴とする割り込み制御回路。
請求項１記載の割り込み制御回路において、
前記条件記憶回路は、
前記割り込み発生間隔測定回路で測定された複数の間隔のうち最大の間隔を前記基準とする時間として選択するものである
ことを特徴とする割り込み制御回路。
請求項１記載の割り込み制御回路において、
前記エラー検出回路は、
前記割り込み発生間隔測定回路で測定された間隔が、前記基準とする時間を所定の割合だけ増やした値よりも大きい場合にのみ、前記エラー検出を示す信号を出力するものである
ことを特徴とする割り込み制御回路。
請求項１記載の割り込み制御回路において、
前記割り込み発生間隔測定回路で測定された複数の間隔の履歴を記憶し、前記履歴における最小値、最大値又は平均値を求めて、要求に応じて出力する割り込み発生間隔履歴記憶回路をさらに備える
ことを特徴とする割り込み制御回路。