JPH0397041A - 割込信号監視回路 - Google Patents
割込信号監視回路Info
- Publication number
- JPH0397041A JPH0397041A JP1232926A JP23292689A JPH0397041A JP H0397041 A JPH0397041 A JP H0397041A JP 1232926 A JP1232926 A JP 1232926A JP 23292689 A JP23292689 A JP 23292689A JP H0397041 A JPH0397041 A JP H0397041A
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- JP
- Japan
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- interrupt
- cpu
- circuit
- signal
- interruption
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- 238000012544 monitoring process Methods 0.000 claims abstract description 26
- 230000002159 abnormal effect Effects 0.000 claims abstract description 8
- 238000010586 diagram Methods 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディジタル論理回路を使用して構成されるＣＰ
Ｕ （中央処理装置）を含むディジタル装置に係わり、
特にＣＰＵに対して割込信号を出力する割込回路を有す
るディジタル装置の割込信号の発生状態を監視する割込
信号監視回路に関する。
Ｕ （中央処理装置）を含むディジタル装置に係わり、
特にＣＰＵに対して割込信号を出力する割込回路を有す
るディジタル装置の割込信号の発生状態を監視する割込
信号監視回路に関する。
従来のＣＰＵを有するディジタル装置では、一般にＣＰ
Ｕに対して割込信号を発生し、出力する割込回路自体の
動作状態の監視は行われておらず、割込信号はソフトウ
エアに対する直接の人力となっており、割込回路が正常
に動作しているか否かをチェックする手段を備えていな
かった。
Ｕに対して割込信号を発生し、出力する割込回路自体の
動作状態の監視は行われておらず、割込信号はソフトウ
エアに対する直接の人力となっており、割込回路が正常
に動作しているか否かをチェックする手段を備えていな
かった。
上述したように従来のディジタル装置では、割込信号を
発生する割込回路自体の動作状態の監視が行われていな
かったために、割込回路の異常動作により割込信号が多
発した場合にＣＰＵが暴走するおそれがあるという問題
があった。
発生する割込回路自体の動作状態の監視が行われていな
かったために、割込回路の異常動作により割込信号が多
発した場合にＣＰＵが暴走するおそれがあるという問題
があった。
本発明はこのような事情に鑑みてなされたものであり、
割込回路が異常動作した場合に、ＣＰＵが暴走するのを
防止することができる割込信号監視回路を提供すること
を目的とするものである。
割込回路が異常動作した場合に、ＣＰＵが暴走するのを
防止することができる割込信号監視回路を提供すること
を目的とするものである。
本発明は上述した目的を達或するために、ＣＰＵに対し
て割込信号を出力する割込回路を有するディジタル装置
の割込信号監視回路において、割込信号の監視時間を設
定する計時手段と、この計時手段により設定された監視
時間内に発生した割込信号の発生回数を計数し、その計
数値が所定値以上である場合にＣＰＵに割込信号が異常
である旨通知し、ＣＰＵに割込回路をリセットするため
のリセット信号を出力させる制御手段とを具備すること
を特徴とするものである。
て割込信号を出力する割込回路を有するディジタル装置
の割込信号監視回路において、割込信号の監視時間を設
定する計時手段と、この計時手段により設定された監視
時間内に発生した割込信号の発生回数を計数し、その計
数値が所定値以上である場合にＣＰＵに割込信号が異常
である旨通知し、ＣＰＵに割込回路をリセットするため
のリセット信号を出力させる制御手段とを具備すること
を特徴とするものである。
このように本発明によれば、割込回路が異常動作した場
合にはＣＰＵから出力されるリセット信号により割込回
路がリセットされるので、ＣＰＵが暴走するのを防止す
ることができる。
合にはＣＰＵから出力されるリセット信号により割込回
路がリセットされるので、ＣＰＵが暴走するのを防止す
ることができる。
以下、本発明の実施例を図面を参照して説明する。
第１図には本発明に係わる割込信号監視回路のー実施例
の構戊が示されている。同図において、割込信号監視回
路は割込回路１２から出力される割込信号の発生状態を
監視する割込回数監視回路１４と、この割込回数監視回
路１４の監視時間を設定するタイマｌ６とから構戒され
ている。
の構戊が示されている。同図において、割込信号監視回
路は割込回路１２から出力される割込信号の発生状態を
監視する割込回数監視回路１４と、この割込回数監視回
路１４の監視時間を設定するタイマｌ６とから構戒され
ている。
割込回路１２の出力端子１０３より割込信号１１ｌがＣ
Ｐ’−ＵＩＯの割込入力端子１００および割込回数監視
回路１４の割込入力端子１０５に入力されるようになっ
ている。
Ｐ’−ＵＩＯの割込入力端子１００および割込回数監視
回路１４の割込入力端子１０５に入力されるようになっ
ている。
割込回数監視回路１４は、割込信号１１１の発生回数Ｎ
がタイマ１６により設定された監視時間内に所定値Ｍ以
上である場合には、ＣＰＵＩＯに最僅先割込信号１１２
を出力する。ＣＰＵＩＯは割込回数監視回路１４より最
優先割込信号１１２を受けた際に割込回路ｌ２にリセッ
ト信号１１３を出力するようになっている。
がタイマ１６により設定された監視時間内に所定値Ｍ以
上である場合には、ＣＰＵＩＯに最僅先割込信号１１２
を出力する。ＣＰＵＩＯは割込回数監視回路１４より最
優先割込信号１１２を受けた際に割込回路ｌ２にリセッ
ト信号１１３を出力するようになっている。
上述した構戊からなる割込信号監視回路の動作を第２図
のタイミング図を参照しながら説明する。
のタイミング図を参照しながら説明する。
割込回路１２の出力端子１０３から割込信号１１ｌ 〈
第２図（ａ））がＣＰＵＩＯおよび割込回数監視回路１
４の割込入力端子１００、１０５に人力されるごとに、
割込回数監視回路１４で割込信号１１１の発生回数Ｎが
カウントアップされる（第２図（Ｃ））。
第２図（ａ））がＣＰＵＩＯおよび割込回数監視回路１
４の割込入力端子１００、１０５に人力されるごとに、
割込回数監視回路１４で割込信号１１１の発生回数Ｎが
カウントアップされる（第２図（Ｃ））。
割込回数監視回路１４はタイマ１６の出力信号１１４
（第２図（ｂ〉）により時間Ｔごとに計数動作がリセ
ットされ、この監視時間Ｔ内の割込信号１１１の発生回
数の計数値ＮがＮ≧Ｍ （Ｍは定数）となった際に、割
込回路ｌ２が異常動作している旨通知する最優先割込信
号１１２ （第２図（ｄ〉）を時刻ｔ，でＣＰＵｌＯに
出力する。その結果、ＣＰＵＩＯは割込回路１２の動作
状態が異常であると認識し、リセット信号１１３ （第
２図（ｅ））を時刻ｔ２ で出力端子１０２より割込回
路ｌ２の人力端子１０４に出力し（第２図（ｅ））、割
込回路１２はリセットされる。
（第２図（ｂ〉）により時間Ｔごとに計数動作がリセ
ットされ、この監視時間Ｔ内の割込信号１１１の発生回
数の計数値ＮがＮ≧Ｍ （Ｍは定数）となった際に、割
込回路ｌ２が異常動作している旨通知する最優先割込信
号１１２ （第２図（ｄ〉）を時刻ｔ，でＣＰＵｌＯに
出力する。その結果、ＣＰＵＩＯは割込回路１２の動作
状態が異常であると認識し、リセット信号１１３ （第
２図（ｅ））を時刻ｔ２ で出力端子１０２より割込回
路ｌ２の人力端子１０４に出力し（第２図（ｅ））、割
込回路１２はリセットされる。
以上説明したように本発明では、一定時間内における割
込信号の発生回数が所定値以上である場合に、ＣＰＵに
割込信号が異常である旨通知し、ＣＰＵに割込回路をリ
セットするように構或したので、本発明によれば割込回
路が異常動作により割込信号を多発した場合でもＣＰＵ
が暴走するのを防止することができる。
込信号の発生回数が所定値以上である場合に、ＣＰＵに
割込信号が異常である旨通知し、ＣＰＵに割込回路をリ
セットするように構或したので、本発明によれば割込回
路が異常動作により割込信号を多発した場合でもＣＰＵ
が暴走するのを防止することができる。
第１図は本発明に係わる割込信号監視回路の一実施例の
構或を示すブロック図、第２図は第１図に示した割込信
号監視回路の動作状態を示すタイミング図である。 １０・・・・・・ＣＰＵ，１．２・・・・・・割込回路
、ｌ４・・・・・・割込回数監視回路、１６・・・・・
・タイマ、１１１・・・・・・割込信号、１１３・・・
・・・リセット信号。
構或を示すブロック図、第２図は第１図に示した割込信
号監視回路の動作状態を示すタイミング図である。 １０・・・・・・ＣＰＵ，１．２・・・・・・割込回路
、ｌ４・・・・・・割込回数監視回路、１６・・・・・
・タイマ、１１１・・・・・・割込信号、１１３・・・
・・・リセット信号。
Claims (1)
- ＣＰＵに対して割込信号を出力する割込回路を有するデ
ィジタル装置の割込信号監視回路において、割込信号の
監視時間を設定する計時手段と、この計時手段により設
定された監視時間内に発生した割込信号の発生回数を計
数し、その計数値が所定値以上である場合にＣＰＵに割
込信号が異常である旨通知し、ＣＰＵに割込回路をリセ
ットするためのリセット信号を出力させる制御手段とを
具備することを特徴とする割込信号監視回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1232926A JPH0397041A (ja) | 1989-09-11 | 1989-09-11 | 割込信号監視回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1232926A JPH0397041A (ja) | 1989-09-11 | 1989-09-11 | 割込信号監視回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0397041A true JPH0397041A (ja) | 1991-04-23 |
Family
ID=16947006
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1232926A Pending JPH0397041A (ja) | 1989-09-11 | 1989-09-11 | 割込信号監視回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0397041A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007168884A (ja) * | 2005-12-26 | 2007-07-05 | Yoshino Kogyosho Co Ltd | 液状内容物の充填容器 |
| JP2008027031A (ja) * | 2006-07-19 | 2008-02-07 | Matsushita Electric Ind Co Ltd | 割り込み制御回路 |
| JP2014123499A (ja) * | 2012-12-21 | 2014-07-03 | Hitachi High-Technologies Corp | 演算装置及び荷電粒子線応用装置 |
| WO2017199469A1 (ja) * | 2016-05-17 | 2017-11-23 | 三菱電機株式会社 | コントローラシステム |
-
1989
- 1989-09-11 JP JP1232926A patent/JPH0397041A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007168884A (ja) * | 2005-12-26 | 2007-07-05 | Yoshino Kogyosho Co Ltd | 液状内容物の充填容器 |
| JP2008027031A (ja) * | 2006-07-19 | 2008-02-07 | Matsushita Electric Ind Co Ltd | 割り込み制御回路 |
| JP4675293B2 (ja) * | 2006-07-19 | 2011-04-20 | パナソニック株式会社 | 割り込み制御回路 |
| JP2014123499A (ja) * | 2012-12-21 | 2014-07-03 | Hitachi High-Technologies Corp | 演算装置及び荷電粒子線応用装置 |
| WO2017199469A1 (ja) * | 2016-05-17 | 2017-11-23 | 三菱電機株式会社 | コントローラシステム |
| JPWO2017199469A1 (ja) * | 2016-05-17 | 2018-08-09 | 三菱電機株式会社 | コントローラシステム |
| DE112017002556T5 (de) | 2016-05-17 | 2019-01-31 | Mitsubishi Electric Corporation | Steuerungssystem |
| US10935949B2 (en) | 2016-05-17 | 2021-03-02 | Mitsubishi Electric Corporation | Controller system |
| DE112017002556B4 (de) | 2016-05-17 | 2024-03-28 | Mitsubishi Electric Corporation | Steuerungssystem |
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