JPS60262252A - マイクロプロセツサ暴走監視方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、マイクロプロセッサのプログラム暴走やハー
ドクロック断等の異常状態を検出して、マイクロプロセ
ッサが正常であるか異常であるかを監視するマイクロプ
ロセッサ暴走監視方式に関するものである。。

従来の技術 マイクロプロセッサによる制御状態が正常であるか異常
であるかを監視する方式としては、例えば、プログラム
メモリのアクセスアドレスが所定の範囲を示すものでは
ないことを検出した時に、プログラム暴走と判断してア
ラーム信号を出力する方式や、ハードクロックによりマ
イクロプロセッサに割込要求を行い、割込処理により発
生されるソフトクロックと、ハードクロックとを比較し
て、ハードクロックに対してソフトクロックが発生しな
い場合に異常と判断してアラーム信号を出力する方式等
がある。

発明が解決しようとする問題点 前述のハードクロックとソフトクロックとを比較して、
マイクロプロセッサを監視する方式に於いては、例えば
、カウンタによりハードクロックをカウントし、そのハ
ードクロックに対応して出力されるソフトクロックによ
りカウンタをリセットし、ソフトクロックが出力されな
いような異常出力をアラーム信号とするものであった。

しかし、ハードクロックに対して割込処理が繰り返し実
行されて複数のソフトクロックが出力されるような異常
状態は、カウンタがそのソフトクロックによりリセット
されるだけであるので、検出することができないことに
なる。又ハートクロックが断となった時は、カウンタに
よるカウントアツプが行われないので、アラーム信号が
出力されないことになり、マイクロプロセッサの異常状
態を検出することができない欠点があった。本発明は、
このような欠点を改善することを目的とするものである
。

ドクロソクによってマイクロプロセッサに割込処理をさ
せ、該マイクロプロセッサにより発生されるソフトクロ
ックと前記ハードクロックとを比較で前記ソフトクロッ
クの個数が所定数少ない場合を検出する個数比較手段と
、連続する前記ソフトクロック間に前記ハードクロック
が存在しない場合を検出する検出手段と、前記ハードク
ロックの断を検出する断検出手段とを備え、前記各手段
の何れか一つの手段でも検出信号が得られた時にアラー
ム信号を出力するものである。

作用 個数比較手段により、ハードクロ・７りに対してソフト
クロックが発生しないような異常状態を検出し、又検出
手段によりハードクロックに対応しないソフトクロック
が出力されるような異常状態を検出し、又断検出手段に
よりハードクロックが所定時間Ｗ！続して発生しないよ
うな異常状態を検出し、それらの手段の何れか一つでも
検出信号が得られた時には、マイクロプロセッサの暴走
と判断してアラーム信号を出力するものである。

実施例 以下図面を参照して本発明の実施例について詳細に説明
する。

第１図は、本発明の実施例の要部ブロック図であり、■
は割込発生回路、２はハードクロックの個数に対してソ
フトクロックの個数が所定数少ない場合を検出する個数
比較手段を構成するカウンタ、３は連続するソフトクロ
ック間にハードクロックが存在しない場合を検出する検
出手段を構成するカウンタ、４はハードクロックの断検
出手段を構成する断検出回路、５はオア回路、６はアラ
ーム信号の保持回路、７はハートクロックの入力端子、
８はソフトクロックの入力端子、９は割込信号の出力端
子、１０はアラーム信号の出力端子である。

図示を省略したハードクロックの発生手段からのハード
クロックが入力端子７に入力されると、割込発生回路１
と、カウンタ２のクロック端子Ｃと、カウンタ３のリセ
ット端子Ｒと、断検出回路４とに加えられる。割込発生
回路１は、ハードクロックにより割込要求信号を発生し
て、出力端子９からマイクロプロセッサ（図示せず）の
割込端子にその割込要求信号を加える。マイクロプロセ
ッサは、割込処理を行ってソフトクロックを出力する。

マイクロプロセッサからのソフトクロックが入力端子８
に入力されると、カウンタ２のリセット端子Ｒと、カウ
ンタ３のクロック端子Ｃとに加えられる。カウンタ２は
ハードクロックをカウントアンプし、ソフトクロックに
よりリセ・ノドされるものであるから、ハードクロック
に対してソフトクロックが発生しないことが所定回数連
続すると、カウンタ２の出力端子に“１”が出力される
。

又カウンタ３はソフトクロツタをカウントアツプし、ハ
ードクロックによりリセットされるものであるから、ソ
フトクロック間にハードクロックが存在しない時に、出
力端子に“１”が出力される。断検出回路４はハードク
ロックが所定時間内に加えられないと、出力端子に“１
”を出力する単安定マルチハイブレーク等により構成さ
れるものである。又保持回路６は、オア回路５を介して
加えられるアラーム信号を保持して出力端子１０から出
力する為のものであり、フリップフロップ等により構成
されるものである。

第２図は、第１図の詳細なブロック図であり、割込発生
回路１はＤフリップフロップ１１により構成され、個数
比較手段としてのカウンタ２は、３進カウンタの場合を
示し、Ｊ−にフリップフロップ１２．１３により構成さ
れている。又検出手段としてのカウンタ３は、２進カウ
ンタの場合を示し、Ｄフリップフロップ１４，１５によ
り構成され、断検出手段としての断検出回路４は、単安
定マルチバイブレーク１６により構成されている。又保
持回路６はＤフリッププロップ１７により構成されてい
る。又各フリップフロップに於いて、Ｃはクロック端子
、Ｒはリセット端子、Ｄはデ１、・　−′端刊゛はブリ
１′１端子・０・ｄは出力端子である。

又１８はナンド回路、１９，２０．２４〜２６はアンド
回路、２１はマイクロプロセッサから割込要求信号を受
付けたことにより加えられる割込リセット信号の入力端
子、２２はマイクロプロセッサから加えられるイネーブ
ル信号の入力端子、２３はマイクロプロセッサ等から加
えられる初期リセット信号の入力端子、Ｒ１，ｃｉは単
安定マルチパイブレーク１６の時定数を定める抵抗及び
コンデンサ、＋Ｖは電源電圧で例えば＋５■とすること
ができる。

入力端子２３からの初期リセット信号（リセット時、ロ
ーレベル（Ｌ）で、その後ハイレベル（Ｈ）となる信号
）によりフリップフロップ１７はリセットされ、そのｄ
端子出力信号はハイレベル（Ｈ）、Ｑ端子出力はローレ
ベル（Ｌ）となり、出力端子１０からのアラーム信号は
ハイレベル（Ｈ）で、異常がないことを示すものとなる
。又マイクロプロセッサから入力端子２２にイネーブル
信号が所定周期で加えられ、そのイネーブル信号はアン
ド回路２０を介してフリップフロップ１７のクロック端
子Ｃに加えられることになる。それにより、その時点に
於けるアンド回路１９の出力信号がフリップフロップ１
７に保持されることになる。

入力端子７にハードクロツタが入力されると、フリップ
フロップ１１のクロック端子Ｃ，フリップフロップ１２
．１３のＴ端子、フリップフロップ１４．１５のリセッ
ト端子Ｒ及び単安定マルチハイブレーク１６のトリガ端
子Ａに加えられる。

このハードクロックによりフリップフロップ１１はセフ
　１・され、そのＱ端子出力信号は出力端子９からマイ
クロプロセッサに割込要求信号として加えられることに
なる。マイクロプロセッサはこの割込要求信号を受付け
ることにより、割込リセット信号が入力端子２１がらフ
リップフロップ１１のリセット端子Ｒに加えられる。又
単安定マルチハイブレーク１６は抵抗Ｒ１とコンデンサ
ｃ１とによる時定数に従った時間幅の信号を出力するも
のである。この出力時間幅は、少なくともハードクロッ
クあ周期より長く設定され、リトリガ可能の構成となっ
ているものである。

又入力端子８にソフトクロックが入力されると、フリッ
プ７０ノブ１２，１３のりセント端子Ｒと、フリップフ
ロップ１４．１５のクロック端子Ｃに加えられる。

第３図は、フリップフロップ１２．１３からなる３進カ
ウンタの動作説明図であり、（Ｉｌｌはハードクロック
、ｆｂ）はソフトクロツタ、（Ｃ）はナンド回路１８の
出力信号を示す。ハードクロックによりフリップフロッ
プ１２のＱ、　Ｑ端子出力信号は反転し、このフリップ
フロップ１２のＱ端子出力信号がフリップフロップ１３
のＪ、に端子に加えられるので、次のハードクロックに
よりフリップフロップ１３のＱ端子出力信号は反転する
。従って、３進カウンタを構成することになり、ハード
クロックによりフリップフロップ１２のＱ端子出力信号
がハイレベル（Ｈ）となったとしても、次にソフトクロ
ックが加えられると、フリップフロップ１２．１３はリ
セットされ、Ｑ端子出力信号はローレベル（Ｌ）となる
。

例えば、１個のソフトクロックが抜けた場合、フリップ
フロップ１２のＱ端子出力信号がハイレベル（Ｈ）とな
るが、フリップフロップ１３のＱ端子出力信号はローレ
ベル（Ｌ）であるから、ナンド回路１８の出力信号はハ
イレベル（Ｈ）のままである。しかし、時刻ｔｌ、ｔ２
のハードクロックに対してソフトクロックが出力されな
い時は、次の時刻ｔ３のハードクロックにより、フリッ
プフロップ１２．１３のＱ端子出力信号はハイレベル（
Ｈ）となるので、ナンド回路１８の出力信号はローレベ
ル（Ｌ）となる。従って、ハードクロック２個に対して
ソフトクロックが１個の場合、即ちソフトクロックが何
等かの条件で抜けた場合は未だ正常であり、ハードクロ
ック３個以上に対してソフトクロックが１個以下の場合
、即ち、ハードクロックに対してソフトクロックが継続
して２個以上出力されない場合を検出することができる
ことになる。

、：１・　ナンド回路１８の出力信号がローレベルとな
ると、アンド回路１９の出力信号もローレベルとなり、
入力端子２２に加えられるイネーブル信号のタイミング
でフリップフロップ１７にランチされ、出力端子１０か
らのアラーム信号がローレベル（Ｌ）となり、マイクロ
プロセッサの暴走状態であることを示すものとなる。

又第４図は、フリップフロップ１４．１５からなる２進
カウンタの動作説明図であり、（ａ）はハードクロック
、（ｂ）はソフトクロック、（Ｃ１はフリップフロップ
１５のｄ端子出力信号を示す。フリップフロップ１４は
ソフトクロックによりＱ端子出力信号がハイレベル（Ｈ
）となり、次のハードクロックによりリセットされるの
で、Ｑ端子出力信号はローレベル（Ｌ）となる。なおハ
ードクロックによりリセットされないと、次のソフトク
ロックによりフリップフロップ１５のｄ端子出力信号が
ローレベル（Ｌ）となる。例えば、時刻ｔ４のハードク
ロックに対して時刻ｔ５．ｔ６に連続的にソフトクロッ
クが発生すると、フリップフロップ１５の０端子出力信
号はローレベル（Ｌ）となる。従って、ソフトクロック
間にハードクロックが存在しない場合、即ち、ハードク
ロックに対応しないソフトクロックが発生していること
を検出することができる。゛ 又第５図は、単安定マルチバイブレーク１６の動作説明
図であり、（ａｌはハードクロック、（ｂ）はソフトク
ロック、（Ｃ）はＱ端子出力信号を示す。単安定マルチ
バイブレーク１６のトリガ端子Ａにハードクロックが加
えられて、ハードクロックの周期より少し長い時間幅の
出力信号をＱ端子から出力するものであり、継続してハ
ードクロツタがトリガ端子Ａに加えられると、Ｑ端子出
力信号はハイレベル（Ｈ）を継続したものとなる。例え
ば、時刻ｔ７以後ハードクロックが入力されないと、単
安定マルチバイブレーク１６のＱ端子出力信号は、ハー
ドクロックの周期より少し長くなるように抵抗Ｒ１，コ
ンデンサＣ１により設定された時間Ｔｌ後の時刻ｔ８に
ローレベル（Ｌ）となる。従って、ハードクロックがハ
イレベル或いはローレベルのまま断となった場合を検出
することができることになる。

ナンド回路１８．フリップフロップ１５のｄ端子及び単
安定マルチバイブレーク１６のＱ端子の出力信号の何れ
かがローレベルとなると、アンド回路１９の出力信号も
ローレベルとなり、イネーブル信号のタイミングで、保
持回路６を構成するフリップフロップ１７にランチされ
、そのｄ端子出力信号はローレベル（Ｌ）となり、アラ
ーム状態となる。又それによりアンド回路２ｏは閉じら
れるので、次のイネーブル信号は無効化され、アラーム
信号は初期リセットするまで保持されることになる。

第６図は、マイクロプロセッサとの関係を示す要部ブロ
ック図であり、第１図と同一符号は同一部分を示し、３
１はマイクロプロセッサ、３２は発振器、３３は分周器
である。マイクロプロセッサ３１の端子から初期リセッ
ト信号が保持回路６に加えられて、保持回路６はリセッ
トされる。又発振器３２の出力が分周器３３により１　
／　ｎに分周されて、例えば、１０ｍＳ周期のハードク
ロックとなり、割込発生回路１．カウンタ２のクロソり
端子、カウンタ３のリセット端子及び断検出回路４に加
えられる。

ハードクロックにより、割込発生回路１からは割込要求
信号が発生されて、マイクロプロセッサ３１の端子ＲＥ
Ｑに加えられ、マイクロプロセッサ３１はこの割込要求
信号を受付けると、割込処理を開始し、且つ端子ＲＥＳ
から割込リセット信号を割込発生回路１に加えるので、
割込要求信号はりセントされる。

又割込処理により端子ＷＤＴＳからソフトクロックが発
生されて、カウンタ２のリセット端子及びカウンタ３の
クロック端子に加えられる。従って、カウンタ２により
ハードクロツタの個数に対してソフトクロックの個数が
所定数少ない場合を検出して保持回路６に加えることに
なり、又カウンタ３によりソフトクロック間にハードク
ロックが存在しない場合を検出して保持回路６に加える
ことになる。又断検出回路４により、発振器３２又は分
周器３３の障害等によって所定周期のハードクロツタが
発生しないことを検出して保持回路６に加えることにな
る。

マイクロプロセッサ３１の端子ＢＮから保持回路６にイ
ネーブル信号が加えられ、このイネーブル信号の夕、イ
ミングで、カウンタ２，３又は断検出回路４の検出信号
の保持が行われて、出力端子ＩＯからアラーム信号が出
力される。

ハードクロックを発生するハードウェアとしての発振器
３２２分周器３３は、マイクロプロセッサ３１との関係
で、種々の構成があり、マイクロプロセッサ３１のクロ
ック源となる発振器の出力を利用してハードクロックを
形成することも可能である。

発明の詳細 な説明したように、本発明は、カウンタ２等からなる個
数比較手段と、カウンタ３等からなる検出手段と、単安
定マルチバイブレーク１６等からなる断検出手段とを設
けたことにより、ハードクロックによる割込要求に対し
て割込処理を実行しないような異常状態は、ソフトクロ
ックの個数が少ないことから、個数比較手段により検出
することができ、又ハードクロックによる割込要求を行
わない時にも、割込処理を実行する等によりソフトクロ
ックが出力される異常状態は、検出手段によりソフトク
ロック間にハードクロックが存在しないことで検出する
ことができる。又ハードクロックが断となり、所定周期
毎の割込要求がマイクロプロセッサに加えられないよう
な異常状態は、断検出手段により検出することができる
。従って、マイクロプロセッサの各種の暴走状態を監視
することができることになる。

【図面の簡単な説明】

第１図は本発明の実施例の要部ブロック図、第２図は第
１図の更に詳細なブロック図、第３図。 第４図及び第５図は動作説明図、第６図はマイクロプロ
セッサとの関係を示すブロック図である。 ■は割込発生回路、２．３はカウンタ、４は断検出回路
、６は保持回路、７はハードクロックの入力端子、８は
ソフトクロックの入力端子、１１ばＤフリップフロップ
、１２．１３はＪ−にフリップフロップ、１４，１５．
１７はＤフリップフロップ、１６は単安定マルチバイブ
レーク、１８はナンド回路、１９．２０はアント回路で
ある。 特許出願７人　富士通株式会社 代理人弁理士　相　谷　昭　司 代理人弁理士　渡　邊　弘　− 第１図 第２図 番υ 第３図 第４図 第５図 ｔ７　ｔ８ 第６図

Claims (1)

【特許請求の範囲】
1. ハードウェアにより発生されるハードクロックによって
   マイクロプロセンサに割込処理をさせ、該マイクロプロ
   セッサにより発生されるソフトクロックと前記ハードク
   ロックとを比較して、前記マイクロプロセッサの暴走を
   監視する方式に於いて、前記ハードクロックの個数に対
   して前記ソフトクロックの個数が所定数少ない場合を検
   出する個数比較手段と、連続する前記ソフトクロック間
   に前記ハードクロックが存在しない場合を検出する検出
   手段と、前記ハードクロックの断を検出する断検出手段
   とを備え、前記各手段の何れか一つの手段でも検出信号
   が得られた時多こアラーム信号を出力することを特徴と
   するマイクロプロセッサ暴走監視方式。