JPS63101917A - 制御装置のクロツクパルス監視方法 - Google Patents
制御装置のクロツクパルス監視方法Info
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- JPS63101917A JPS63101917A JP61247640A JP24764086A JPS63101917A JP S63101917 A JPS63101917 A JP S63101917A JP 61247640 A JP61247640 A JP 61247640A JP 24764086 A JP24764086 A JP 24764086A JP S63101917 A JPS63101917 A JP S63101917A
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- clock pulse
- clock pulses
- common clock
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- common
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- 230000005856 abnormality Effects 0.000 claims abstract description 9
- 238000012544 monitoring process Methods 0.000 claims description 12
- 230000002123 temporal effect Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000015654 memory Effects 0.000 description 4
- 230000002159 abnormal effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 101100008052 Schizosaccharomyces pombe (strain 972 / ATCC 24843) cut8 gene Proteins 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、複数のプロセッサを備える制御装置において
、各プロセッサが用いる共通のクロックパルスに周波数
の異常等が生じたか否かの監視を行なう方法に関するも
のである。
、各プロセッサが用いる共通のクロックパルスに周波数
の異常等が生じたか否かの監視を行なう方法に関するも
のである。
鉄道の信号保安用制御装置等においては、高信頼性と共
にフェールセーフ性が要求され、複数のプロセッサを備
える装置が一般に採用されておシ、その−例を挙げれば
第４図のブロック図に示すとおシとなっている。
にフェールセーフ性が要求され、複数のプロセッサを備
える装置が一般に採用されておシ、その−例を挙げれば
第４図のブロック図に示すとおシとなっている。
すなわち、マイクロプロセッサ等を用いた同一形式のプ
ロセッサ（以下、Ｃｉ’Ｕ） １ ｔ ＋ １ ｚを設
け、各々に対し、各同一形式の固定メモリ（以下、ＲＯ
Ｍ）２ｚ、２ｚ、可変メモリ（以下、ＲＡＭ） ３ ｔ
、３２および入出力回路（以下、Ｉｌｏ ）４＋ 、
４２ を周辺に配したうえ、これらを各組毎に母線
５１，５２により接続し、ＣＰＵＩ Ｉ ！ １２に対
しては、発振器（以下、０８Ｃ）６から共通のクロック
パルスＣＬＫ ｅを供給しておシ、これに基づき、ＣＰ
Ｕ Ｉ Ｈ＋ １２が互いに同期して制御動作を行なっ
ている。
ロセッサ（以下、Ｃｉ’Ｕ） １ ｔ ＋ １ ｚを設
け、各々に対し、各同一形式の固定メモリ（以下、ＲＯ
Ｍ）２ｚ、２ｚ、可変メモリ（以下、ＲＡＭ） ３ ｔ
、３２および入出力回路（以下、Ｉｌｏ ）４＋ 、
４２ を周辺に配したうえ、これらを各組毎に母線
５１，５２により接続し、ＣＰＵＩ Ｉ ！ １２に対
しては、発振器（以下、０８Ｃ）６から共通のクロック
パルスＣＬＫ ｅを供給しておシ、これに基づき、ＣＰ
Ｕ Ｉ Ｈ＋ １２が互いに同期して制御動作を行なっ
ている。
ここにおいて、ＣＰＵ １１＋ １２は、ＲＯＭ２ｔ
＋ ２２中へ格納されている同一の命令を各個に実行し
、ＲＡｌｄ ３ ！＋ ３ ｚに対し必要とするデータ
をアクセスしながら各種演算処理を含む制御動作を互い
に並行して行ない、ｌ１０４１ ＋ ４２を介する入力
データに応じて制御上の判断を行なったうえ、１１０４
ｔ＊４２を介して制御データの送出を行なっておシ、制
御動作中には、入力データの周波数判別、入力データに
応するタイマー動作等の時間的処理を含むものとなって
いる。
＋ ２２中へ格納されている同一の命令を各個に実行し
、ＲＡｌｄ ３ ！＋ ３ ｚに対し必要とするデータ
をアクセスしながら各種演算処理を含む制御動作を互い
に並行して行ない、ｌ１０４１ ＋ ４２を介する入力
データに応じて制御上の判断を行なったうえ、１１０４
ｔ＊４２を介して制御データの送出を行なっておシ、制
御動作中には、入力データの周波数判別、入力データに
応するタイマー動作等の時間的処理を含むものとなって
いる。
したがって、時間的処理は、０８Ｃ６からのクロックパ
ルスＣＬＫｅを基準として実行され、これの周波数変化
、発振不安定等が生ずれば、時間的処理の結果に誤シを
生じ、制御状況が危険側となるおそれを招来するため、
別途に監視用のクロックパルスＣＬＫＩを発生する０８
Ｃ７を設け、これによってクロックパルスＣＬＫｅと同
一周波数のクロックパルスＣＬＫ＠を発生しておシ、こ
れをＣＰＵ １ ｔ 。
ルスＣＬＫｅを基準として実行され、これの周波数変化
、発振不安定等が生ずれば、時間的処理の結果に誤シを
生じ、制御状況が危険側となるおそれを招来するため、
別途に監視用のクロックパルスＣＬＫＩを発生する０８
Ｃ７を設け、これによってクロックパルスＣＬＫｅと同
一周波数のクロックパルスＣＬＫ＠を発生しておシ、こ
れをＣＰＵ １ ｔ 。
１２の各々と対応するカウンタ（以下、ＣＵＴ）８１＋
８２へ各個に与え、これによってクロックパルスＣＬＫ
ｓのカウントを各個に行なわせている。
８２へ各個に与え、これによってクロックパルスＣＬＫ
ｓのカウントを各個に行なわせている。
一方、ＣＰＵ １１ ＊ １２は、クロックパルスＣＬ
Ｋｃに基づくタイマー処理によ）一定周期のタイミング
を規定し、これに応じてＣＵＴ ８１１８２の各カウン
ト値をチェックすると共に、ＣＵＴ８１，８□に対しリ
セットおよびカウントの再開を指令しておシ、ＣＵＴ８
８．Ｊｈは一定周期毎にクロックパルスＣＬＫ＠のカウ
ントを反復することにより、クロックパルスＣＬＫｅと
ＣＬＫ、との周波数が同一であれば、一定周期間の各カ
ウント値が常に一定であるのに対し、クロックパルスＣ
ＬＫｅの発生状況に異常を生ずれば一定周期が変動し、
これに応じてチェック時点の各カウント値が一定外とな
るため、これによってクロックパルスＣＬＫ、の異常を
判断するものとなっている。
Ｋｃに基づくタイマー処理によ）一定周期のタイミング
を規定し、これに応じてＣＵＴ ８１１８２の各カウン
ト値をチェックすると共に、ＣＵＴ８１，８□に対しリ
セットおよびカウントの再開を指令しておシ、ＣＵＴ８
８．Ｊｈは一定周期毎にクロックパルスＣＬＫ＠のカウ
ントを反復することにより、クロックパルスＣＬＫｅと
ＣＬＫ、との周波数が同一であれば、一定周期間の各カ
ウント値が常に一定であるのに対し、クロックパルスＣ
ＬＫｅの発生状況に異常を生ずれば一定周期が変動し、
これに応じてチェック時点の各カウント値が一定外とな
るため、これによってクロックパルスＣＬＫ、の異常を
判断するものとなっている。
また、ＣＵＴ ８ ｔ ＋ ８２の各カウント値を含む
母線５１．５ｚの各データビットは、比較器（以下、Ｃ
ＭＰ）９により常時比較されておシ、内入力の一致に応
じて交番信号を送出し、これをＩｌｏ ４１．４２へ与
えｌ１０４し４２の出力データを交番信号状としている
が、内入力の不一致に応じて交番信号を一定レベルへ固
定するため、Ｉｌｏ ４１．４！の出力データも一定レ
ベルとなり、出力データを受取る回路において、交番信
号を整流し制御出力としていることにより、ＣＰＵ１１
，１ｚの制御動作に不一致を生ずれば制御出力が消滅し
、リレー等が必ず復旧して制御状況が安全側となる。
母線５１．５ｚの各データビットは、比較器（以下、Ｃ
ＭＰ）９により常時比較されておシ、内入力の一致に応
じて交番信号を送出し、これをＩｌｏ ４１．４２へ与
えｌ１０４し４２の出力データを交番信号状としている
が、内入力の不一致に応じて交番信号を一定レベルへ固
定するため、Ｉｌｏ ４１．４！の出力データも一定レ
ベルとなり、出力データを受取る回路において、交番信
号を整流し制御出力としていることにより、ＣＰＵ１１
，１ｚの制御動作に不一致を生ずれば制御出力が消滅し
、リレー等が必ず復旧して制御状況が安全側となる。
しかし、第４図の構成においては、ＣＵＴ ８１＊ ８
２を２個必要とし、構成が複雑化すると共に、ＣＵＴ８
１．８２のカウント値に１カウントの差でも発生すれば
、実用上特に支障のない場合であってもＣＭＰ９の交番
信号が一定レベルとなシ、制御動作の停止が必要以上に
行なわれる問題を生じている。
２を２個必要とし、構成が複雑化すると共に、ＣＵＴ８
１．８２のカウント値に１カウントの差でも発生すれば
、実用上特に支障のない場合であってもＣＭＰ９の交番
信号が一定レベルとなシ、制御動作の停止が必要以上に
行なわれる問題を生じている。
前述の問題上解決するため、本発明はっぎの手段により
構成するものとなっている。
構成するものとなっている。
すなわち、上述の制御装置において、共通のクロックパ
ルスと同一周波数の監視用クロックパルスを別途に発生
し、この監視用クロックパルスをプリセッタブルカウン
タによりカラントすると共に１共通のクロックパルスに
基づく一定周期毎のタイミングにより前記カウンタへ交
互に異なる初期値をプリセットし、このプリセットの直
前における前記カウンタのカウント値と初期値へ一定周
期の間の監視用クロックパルスによるカウント数を加算
した値とを比較し、この比較結果の不一致により共通の
クロックパルスに異常の生じたものと判断している。
ルスと同一周波数の監視用クロックパルスを別途に発生
し、この監視用クロックパルスをプリセッタブルカウン
タによりカラントすると共に１共通のクロックパルスに
基づく一定周期毎のタイミングにより前記カウンタへ交
互に異なる初期値をプリセットし、このプリセットの直
前における前記カウンタのカウント値と初期値へ一定周
期の間の監視用クロックパルスによるカウント数を加算
した値とを比較し、この比較結果の不一致により共通の
クロックパルスに異常の生じたものと判断している。
したがって、一定周期毎のカウント値が交互に異なシ、
プリセッタブルカウンタおよび監視用クロックパルスの
異常も監視できると共に、これらおよび共通のクロック
パルスが正常であれば、一定周期毎のカウント値が常に
予測値どおりとなるのに対し、共通のクロックパルスに
異常を生ずればカウント値と予測値とが不一致となる。
プリセッタブルカウンタおよび監視用クロックパルスの
異常も監視できると共に、これらおよび共通のクロック
パルスが正常であれば、一定周期毎のカウント値が常に
予測値どおりとなるのに対し、共通のクロックパルスに
異常を生ずればカウント値と予測値とが不一致となる。
以下、実施例を示す図によって本発明の詳細な説明する
。
。
第１図は構成を示すブロック図であシ、第４図とほぼ同
様であるが、共通のクロックパルスＣＬＫｃと同一周波
数の監視用クロックパルスＣＬＫ、を別途に発生する０
８Ｃ７の出力は、プリセッタブルカウンタ（以下、ＰＣ
Ｔ）１１へ与えられ、これがクロックパルスＣＬＫｓの
カウントを行なうものになっていると共に、ＰＣＴｌｌ
と母線Ｓｔ 、５２との間には、双方向および単方向の
バッファ回路（以下、ＢＡＦ）１２．１３が各個に挿入
されている。
様であるが、共通のクロックパルスＣＬＫｃと同一周波
数の監視用クロックパルスＣＬＫ、を別途に発生する０
８Ｃ７の出力は、プリセッタブルカウンタ（以下、ＰＣ
Ｔ）１１へ与えられ、これがクロックパルスＣＬＫｓの
カウントを行なうものになっていると共に、ＰＣＴｌｌ
と母線Ｓｔ 、５２との間には、双方向および単方向の
バッファ回路（以下、ＢＡＦ）１２．１３が各個に挿入
されている。
第２図は、第１図における各部の動作状況および波形を
示すタイミングチャートでアシ、この例では、ＣＰＵ１
１がクロックパルスＣＬＫｅに基づくタイマー処理によ
υ−一定周期のタイミング（＆）を定め、これに応する
割込処理によ、ｊ５、ＰＣＴｌｌに対しＢＡＦ１２を介
して交互に異なる初期値ＡまたはＢをニ 一定周期毎にプリセットすると共に、このプリセット直
前におけるＰＣＴｌｌのカウント値をＣＰＵ １ ｔ
。
示すタイミングチャートでアシ、この例では、ＣＰＵ１
１がクロックパルスＣＬＫｅに基づくタイマー処理によ
υ−一定周期のタイミング（＆）を定め、これに応する
割込処理によ、ｊ５、ＰＣＴｌｌに対しＢＡＦ１２を介
して交互に異なる初期値ＡまたはＢをニ 一定周期毎にプリセットすると共に、このプリセット直
前におけるＰＣＴｌｌのカウント値をＣＰＵ １ ｔ
。
１２が各々ＢＡＦ１２．１３を介して読込み、カウント
値のチェックを行なうものとなっている。
値のチェックを行なうものとなっている。
したがって、タイミング（１）毎にＰＣＴｌ １へ初期
値ＡおよびＢが交互にプリセットされ、これを基準とし
てＰＣＴｌｌがクロックパルスＣＬＫｓ（ｂ）のカウン
トを一定周期Ｔの間荷ない、これを反復するものとなシ
、この間のカウント数をｎとすれば、ＰＣＴ１１０カウ
ント内容を（ｃ）に示すとおり、初期値人がプリセット
された一定周期Ｔの終了する直前ではカウント値がＡ
＋ｎ 、初期値Ｂがプリセットされた一定周期Ｔの終了
する直前ではカウント値がＢ ＋ ｎとなシ、プリセッ
ト値に応じてＡ ＋ ｎ ”！たはＢ ＋ｎを予測値と
して用い、この予測値とカウント値とを比較し、一致し
ていれば正常、不一致であればクロックパルスＣＬＫｅ
の異常または０８Ｃ７乃至ＰＣＴｌｌの異常と判断でき
る。
値ＡおよびＢが交互にプリセットされ、これを基準とし
てＰＣＴｌｌがクロックパルスＣＬＫｓ（ｂ）のカウン
トを一定周期Ｔの間荷ない、これを反復するものとなシ
、この間のカウント数をｎとすれば、ＰＣＴ１１０カウ
ント内容を（ｃ）に示すとおり、初期値人がプリセット
された一定周期Ｔの終了する直前ではカウント値がＡ
＋ｎ 、初期値Ｂがプリセットされた一定周期Ｔの終了
する直前ではカウント値がＢ ＋ ｎとなシ、プリセッ
ト値に応じてＡ ＋ ｎ ”！たはＢ ＋ｎを予測値と
して用い、この予測値とカウント値とを比較し、一致し
ていれば正常、不一致であればクロックパルスＣＬＫｅ
の異常または０８Ｃ７乃至ＰＣＴｌｌの異常と判断でき
る。
なお、初期値をｉｔたはＢのみとすれば、Ａ＋ｎまたは
Ｂ ＋ ｎのカウント値と力ったときにＰＣＴｌｌがカ
ウントを停止した場合、Ｏ２０７乃至ＰＣＴｌｌの異常
であるにもかかわらずカウント値と予測値とが常に一致
し、とれらの異常が判断不能となる。
Ｂ ＋ ｎのカウント値と力ったときにＰＣＴｌｌがカ
ウントを停止した場合、Ｏ２０７乃至ＰＣＴｌｌの異常
であるにもかかわらずカウント値と予測値とが常に一致
し、とれらの異常が判断不能となる。
第３図は、ＣＰＵ １１ が行なう割込処理のフローチ
ャートであシ、第２図のタイミング（ａ）に応じて実行
され、ＢＡＦ１２を介するｌ’−ＰＣＴのカウント値Ｎ
。
ャートであシ、第２図のタイミング（ａ）に応じて実行
され、ＢＡＦ１２を介するｌ’−ＰＣＴのカウント値Ｎ
。
読込み」１０１を行なってから、後述の［偶数フラグ９
セツト？Ｊ１０２をチェックし、これがＹ （ＹＥＳ）
であれば初期値Ａのプリセットされた一定周期であるた
め、ｒ Ｎｃ ＝Ａ＋ｎ ？Ｊ １１１を判断し、これ
がＹのときは正常であシ、「偶数フラグ書リセット」１
１２を行なってからｒ ＰＣＴへＢプリセット」１１３
を行ない、主ルーチンへ復帰する。
セツト？Ｊ１０２をチェックし、これがＹ （ＹＥＳ）
であれば初期値Ａのプリセットされた一定周期であるた
め、ｒ Ｎｃ ＝Ａ＋ｎ ？Ｊ １１１を判断し、これ
がＹのときは正常であシ、「偶数フラグ書リセット」１
１２を行なってからｒ ＰＣＴへＢプリセット」１１３
を行ない、主ルーチンへ復帰する。
一方、ステップ１０２がＮ（Ｎｏ）のときは、初期値Ｂ
のプリセットされた一定周期であｆｉ、［Ｎ、＝Ｂ＋ｎ
？Ｊ１２１を判断し、これがＹであれば正常なため、「
偶数フラグ・セット」１２３を行ない、「ＰＣＴへＡプ
リセット」１２４を行なってから主ルーチンへ復帰する
。
のプリセットされた一定周期であｆｉ、［Ｎ、＝Ｂ＋ｎ
？Ｊ１２１を判断し、これがＹであれば正常なため、「
偶数フラグ・セット」１２３を行ない、「ＰＣＴへＡプ
リセット」１２４を行なってから主ルーチンへ復帰する
。
以上に対し、ステップ１１１または１２１による比較結
果が不一致であり、いずれかがＮとなれば「異常処理」
１３１へ移行し、制御停止、警報表示等を行なう。
果が不一致であり、いずれかがＮとなれば「異常処理」
１３１へ移行し、制御停止、警報表示等を行なう。
なお、ＣＰＵ １２においては、プリセットを行なわず
ともよいが、ＣＭＰ ９との関係上、同一処理とすれば
よい。
ともよいが、ＣＭＰ ９との関係上、同一処理とすれば
よい。
したがって、単一のＰＣＴｌｌにより十分目的が達せら
れると共に、複数のカウンタを用いていないため、必要
以上の制御停止を生ぜず、制御状況が安定となる。
れると共に、複数のカウンタを用いていないため、必要
以上の制御停止を生ぜず、制御状況が安定となる。
ただし、ＣＰＵ １ ｌ＋ １ ｘ乃至Ｉｌｏ ４ｔ
、４２の構成を３組以上の多重プロセッサ・システムと
した場合にも適用できると共に、一定周期Ｔのタイミン
グを別途のタイマーにより行ない、これをクロックパル
スＣＬＫ＠により動作させてもよく、カウント値の比較
に許容範囲を設けてもよい等、程々の変形が自在である
。
、４２の構成を３組以上の多重プロセッサ・システムと
した場合にも適用できると共に、一定周期Ｔのタイミン
グを別途のタイマーにより行ない、これをクロックパル
スＣＬＫ＠により動作させてもよく、カウント値の比較
に許容範囲を設けてもよい等、程々の変形が自在である
。
以上の説明により明らかなとお９本発明によれば、簡単
かつ安価な構成により、共通のクロックパルスに対する
監視が確実罠なされると共に、みだシに制御停止を生ぜ
ず、共通のクロックパルスにより動作する複数のＣＰＵ
を備え、時間的処理を行なう各種の制御装置において顕
著な効果が得られる。
かつ安価な構成により、共通のクロックパルスに対する
監視が確実罠なされると共に、みだシに制御停止を生ぜ
ず、共通のクロックパルスにより動作する複数のＣＰＵ
を備え、時間的処理を行なう各種の制御装置において顕
著な効果が得られる。
第１図乃至第３図は本発明の実施例を示し、第１図はブ
ロック図、第２図は第１図における各部の動作状況を示
すタイミングチャート、第３図は割込処理のフローチャ
ート、第４因は従来例のブロック図である。 １１ ＋ １２・１１＠・ＣＰＵ （プロセッサ） ２
ｔ 、２２・・・・ＲＯＭ （固定メモリ）、３１，３
２・・・・ＲＡＭ （可変メモリ）、６．７・・・・Ｏ
ＳＣ（発振器）、１１・・＠−ＰＣＴ （プリセッタブ
ルカウンタ）、ＣＬＫｅ ｒ ＣＬＫｇ ａ １１ ＠
１１クロツクパルス、Ｔ＠・・・一定周期、Ａ、Ｂ・
・・・初期値。
ロック図、第２図は第１図における各部の動作状況を示
すタイミングチャート、第３図は割込処理のフローチャ
ート、第４因は従来例のブロック図である。 １１ ＋ １２・１１＠・ＣＰＵ （プロセッサ） ２
ｔ 、２２・・・・ＲＯＭ （固定メモリ）、３１，３
２・・・・ＲＡＭ （可変メモリ）、６．７・・・・Ｏ
ＳＣ（発振器）、１１・・＠−ＰＣＴ （プリセッタブ
ルカウンタ）、ＣＬＫｅ ｒ ＣＬＫｇ ａ １１ ＠
１１クロツクパルス、Ｔ＠・・・一定周期、Ａ、Ｂ・
・・・初期値。
Claims (1)
- 複数のプロセッサを備え、共通のクロックパルスにより
前記各プロセッサが同一の時間的処理を互いに同期して
行なう制御装置において、前記クロックパルスと同一周
波数の監視用クロックパルスを別途に発生し、該監視用
クロックパルスをプリセッタブルカウンタによりカウン
トすると共に、前記共通のクロックパルスに基づく一定
周期毎のタイミングにより前記カウンタへ交互に異なる
初期値をプリセットし、該プリセットの直前における前
記カウンタのカウント値と前記初期値へ前記一定周期の
間の監視用クロックパルスによるカウント数を加算した
値とを比較し、該比較結果の不一致により前記共通のク
ロックパルスに異常の生じたものと判断することを特徴
とした制御装置のクロックパルス監視方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61247640A JPS63101917A (ja) | 1986-10-20 | 1986-10-20 | 制御装置のクロツクパルス監視方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61247640A JPS63101917A (ja) | 1986-10-20 | 1986-10-20 | 制御装置のクロツクパルス監視方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63101917A true JPS63101917A (ja) | 1988-05-06 |
| JPH0434170B2 JPH0434170B2 (ja) | 1992-06-05 |
Family
ID=17166504
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61247640A Granted JPS63101917A (ja) | 1986-10-20 | 1986-10-20 | 制御装置のクロツクパルス監視方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63101917A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100359726B1 (ko) * | 1999-11-23 | 2002-11-04 | 엘지전자 주식회사 | 클럭주기의 개수를 이용한 클럭 감시 장치 |
-
1986
- 1986-10-20 JP JP61247640A patent/JPS63101917A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100359726B1 (ko) * | 1999-11-23 | 2002-11-04 | 엘지전자 주식회사 | 클럭주기의 개수를 이용한 클럭 감시 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0434170B2 (ja) | 1992-06-05 |
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