JPH06168163A - Ｃｐｕ監視方法及びｃｐｕ監視装置 - Google Patents

Ｃｐｕ監視方法及びｃｐｕ監視装置

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JPH06168163A
JPH06168163A JP5149299A JP14929993A JPH06168163A JP H06168163 A JPH06168163 A JP H06168163A JP 5149299 A JP5149299 A JP 5149299A JP 14929993 A JP14929993 A JP 14929993A JP H06168163 A JPH06168163 A JP H06168163A
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JP
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cpu
processing sequence
pulse
output
flag
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JP5149299A
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Manabu Hirao
学 平尾
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NEC Home Electronics Ltd
NEC Corp
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NEC Home Electronics Ltd
Nippon Electric Co Ltd
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/0751—Error or fault detection not based on redundancy
    • G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
    • G06F11/076—Error or fault detection not based on redundancy by exceeding limits by exceeding a count or rate limit, e.g. word- or bit count limit
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
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Abstract

(57)【要約】 【目的】 ＣＰＵが正しく動作しているかどうか監視す
る。 【構成】 ＣＰＵ１２がプログラムのループ開始端で出
力するラップタイムパルスＬＴＰの周期を監視し、この
パルス周期が正規の範囲を逸脱したときにループ処理シ
ーケンス異常信号を出力することにより、ループ処理周
期の異常から暴走を発見するとともに、ＣＰＵ１２がプ
ログラム内要所に組み込まれたステップを実行するつど
出力するフラグパルスＦＰを監視し、一定ループ数が実
行された時点でフラグパルスＦＰの積算値が正規の数値
に一致しない場合にステップ処理シーケンス異常信号を
出力することにより、ＣＰＵ監視装置１１がプログラム
の実行状況にまで踏み込んだＣＰＵ監視を行う。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、ＣＰＵが正しく動作
しているかどうかを監視するＣＰＵ監視方法及びＣＰＵ
監視装置に関する。
【０００２】
【従来の技術】図１２は、従来のＣＰＵ監視装置１とＣ
ＰＵ２の接続関係を示すものであり、ＣＰＵ２が正しく
動作しているかどうか監視するＣＰＵ監視装置１は、例
えばウォッチドッグタイマなどと呼ばれる。ＣＰＵ２
は、プログラムの実行過程でタイマ割り込みがかかるつ
ど、すなわちほぼ一定時間置きに出力ポートからウォッ
チドッグパルスＷＤＰを出力し、このウォッチドッグパ
ルスＷＤＰはクリア入力端子を介してＣＰＵ監視装置１
内に取り込まれる。ＣＰＵ監視装置１は、このウォッチ
ドッグパルスＷＤＰの周期すなわちパルス間隔を計測
し、パルス間隔が予め定めた所定の間隔を逸脱していな
いかどうか判断し、逸脱が判明したときにキャリー出力
端子からＣＰＵ２のリセット入力端子に対してリセット
信号ＲＳを供給する。具体的には、ＣＰＵ監視装置１
は、一定周期のクロックパルスを計数するタイマ（図示
せず）を内蔵しており、ＣＰＵ２が正常に作動している
ときは、タイマがキャリー（桁上がり）出力を出す前に
ウォッチドッグパルスＷＤＰによってタイマ値がクリア
されるが、ＣＰＵ２がプログラムを正規に処理できず、
ウォッチドッグパルスＷＤＰの出力周期が延び始める
と、タイマがクリアされる前にキャリー出力がＣＰＵ２
のリセット入力端子に供給され、これによりＣＰＵ２に
対しリセットがかかるよう構成されていた。
【０００３】
【発明が解決しようとする課題】上記従来のＣＰＵ監視
装置１は、ＣＰＵ２が出力するウォッチドッグパルスＷ
ＤＰの周期が長くなる故障か、或いはウォッチドッグパ
ルスＷＤＰがまったく出力されない故障については、キ
ャリー出力端子から出力されるリセット信号ＲＳにより
ＣＰＵ２はリセットされるが、ウォッチドッグパルスＷ
ＤＰの周期が短くなる故障、すなわちＣＰＵ２が所定の
シーケンスに従って順次実行しなければならない複数の
ステップのうち、何箇所かのステップを実行しないまま
通過したり、或いはプログラムを正規に実行しなくなる
暴走等が発生したりすると、リセット信号ＲＳが出力さ
れる前にタイマがクリアされ続けてしまうために、いつ
までもＣＰＵ２に対してリセットがかからず、異常を発
見することができないといった課題があった。
【０００４】また、ＣＰＵ２が出力するウォッチドッグ
パルスＷＤＰは、タイマ割り込みルーチンを実行するさ
いに出力されるパルスに過ぎず、メインルーチンやタイ
マ割り込みルーチンの実行状況、すなわちそれぞれのル
ーチンを構成する複数のステップを個々にしかるべく実
行したかどうかに関しては、一切知る由もなく、従って
入力異常や予期しない事態により特定のステップだけが
実行されなかったり、瞬時或いは断続的な暴走を引き起
こしていても、異常を発見することができないといった
課題があった。
【０００５】
【課題を解決するための手段】この発明は、上記課題を
解決したものであり、ＣＰＵがプログラムのループ開始
端で出力するラップタイムパルスの周期を監視し、該パ
ルス周期が正規の範囲を逸脱したときにループ処理シー
ケンス異常信号を出力し、前記ＣＰＵが前記プログラム
内要所に組み込まれたステップを実行するつど出力する
フラグを監視し、一定ループ数が実行された時点で前記
フラグがすべて正規に得られなかった場合にステップ処
理シーケンス異常信号を出力するＣＰＵ監視方法を特徴
とするものである。また、この発明のＣＰＵ監視方法
は、前記ラップタイムパルスは、前記ＣＰＵがタイマ割
り込みルーチンを実行するつど出力され、前記フラグ
は、前記ＣＰＵがメインルーチン及びタイマ割り込みル
ーチンの各要所に組み込まれたフラグ起立ステップを実
行したか否かを一括して示す複数ビットのフラグデータ
として出力されることを特徴とするものである。
【０００６】さらにまた、この発明は、ＣＰＵがプログ
ラムのループ開始端で出力するラップタイムパルスの周
期を監視し、該パルス周期が正規の範囲を逸脱したとき
にループ処理シーケンス異常信号を出力するループ処理
シーケンス異常診断回路と、前記ＣＰＵが前記プログラ
ム内要所に組み込まれたステップを実行するつど出力す
るフラグパルスを監視し、一定ループ数が実行された時
点で前記フラグパルスの積算値が正規の数値に一致しな
い場合にステップ処理シーケンス異常信号を出力するス
テップ処理シーケンス異常診断回路とを具備することを
特徴とするＣＰＵ監視装置を特徴とするものである。ま
た、この発明のＣＰＵ監視装置は、ループ処理シーケン
ス異常診断回路が、前記ラップタイムパルスの立ち上が
りエッジと立ち下がりエッジで充放電を繰り返す充放電
器と、該充放電器の出力電圧が上限電圧を上回るか又は
下限電圧を下回るかしたときにループ処理シーケンス異
常信号を出力するウインドウ・コンパレータ手段とから
なること、或いはステップ処理シーケンス異常診断回路
が、前記フラグパルスを計数するカウンタと、該カウン
タの計数値を前記一定ループ数が実行された時点で正規
の数値と比較し、両者が一致しないときにステップ処理
シーケンス異常信号を出力するステップ数比較器とから
なること等を、他の特徴とするものである。
【０００７】
【作用】この発明は、ＣＰＵがプログラムのループ開始
端で出力するラップタイムパルスの周期を監視し、該パ
ルス周期が正規の範囲を逸脱したときにループ処理シー
ケンス異常信号を出力することにより、ループ処理周期
の異常から暴走を発見するとともに、前記ＣＰＵが前記
プログラム内要所に組み込まれたステップを実行するつ
ど出力するフラグを監視し、一定ループ数が実行された
時点で前記フラグがすべて正規に得られなかったり、或
いはフラグの積算値が正規の数値に一致しない場合に、
ステップ処理シーケンス異常信号を出力することによ
り、ループごとに所要ステップを間引くことなく正確に
実行したかどうか診断し、プログラムの実行経過内容に
まで踏み込んだ監視を行う。
【０００８】
【実施例】以下、この発明の実施例について、図１ない
し図１１を参照して説明する。図１は、この発明のＣＰ
Ｕ監視装置の一実施例を示す回路ブロック図、図２は、
ラップタイムパルスの周期が短くなったときの図１に示
した回路各部の信号波形図、図３は、ラップタイムパル
スの周期が長くなったときの図１に示した回路各部の信
号波形図である。図４は、この発明のＣＰＵ監視装置の
他の実施例とＣＰＵの接続関係を示す図、図５は、図４
に示した回路各部の信号波形図、図６は、図４に示した
ＣＰＵのメインルーチンを示すフローチャート、図７
は、図６に示したメインジョブを示すフローチャート、
図８は、図４に示したＣＰＵのタイマ割り込みルーチン
を示すフローチャート、図９は、図４に示したＣＰＵの
通信ルーチンを示すフローチャート、図１０は、図４に
示したＣＰＵ監視装置のメインルーチンを示すフローチ
ャート、図１１は、図４に示したＣＰＵ監視装置のラッ
プタイムパルス割り込みルーチンを示すフローチャート
である。
【０００９】図１に示すＣＰＵ監視装置１１は、ＣＰＵ
１２が実行するプログラムのループ開始端で出力するラ
ップタイムパルスＬＴＰの周期を監視し、この周期が正
規の範囲を逸脱したときにループ処理シーケンス異常信
号を出力するループ処理シーケンス異常診断回路１３
と、ＣＰＵ１２がプログラム内要所に組み込まれたステ
ップを実行するつど出力するフラグパルスＦＰを監視
し、一定ループ数が実行された時点でフラグパルスＦＰ
の積算値が正規の数値に一致しない場合にステップ処理
シーケンス異常信号を出力するステップ処理シーケンス
異常診断回路１４と、ループ処理シーケンス異常診断回
路１３とステップ処理シーケンス異常診断回路１４の両
出力を一括出力するアンドゲート回路１５と、アンドゲ
ート回路１５の出力を受けて動作する警報器１６から構
成される。
【００１０】ループ処理シーケンス異常診断回路１３
は、出力ポートＰ１を経由して出力されるラップタイム
パルスＬＴＰの立ち上がりエッジと立ち下がりエッジで
それぞれエッジパルスを生成する両エッジトリガ回路１
７と、両エッジトリガ回路１７の出力エッジトリガパル
スで充電と放電を交互に繰り返す充放電器１８と、充放
電器１８の出力電圧の最大値が上限電圧Ｖｈを上回るか
又は下限電圧Ｖｌを下回るかしたときにループ処理シー
ケンス異常信号を出力するウインドウ・コンパレータ手
段とからなる。充放電器１８は、充電時定数に比べて放
電時定数が非常に短く、ラップタイムパルスＬＴＰの立
ち上がりで緩速充電した充放電器１８は、ラップタイム
パルスＬＴＰの立ち上がりで急速放電する。ウィンドウ
・コンパレータ手段は、充放電器１８の出力電圧の最大
値をそれぞれ上限電圧Ｖｈと下限電圧Ｖｌと比較する上
限比較器１９と下限比較器２０、下限比較器２０の出力
の立ち上がりで緩速充電し、かつ立ち下がりで急速放電
する副充放電器２１と、副充放電器２１の出力電圧の最
大値を副上限電圧Ｖｈ’と比較する副上限比較器２２と
からなり、上限比較器１９と副上限比較器２２がそれぞ
れループ処理シーケンス異常信号を出力する。
【００１１】ステップ処理シーケンス異常診断回路１４
は、ＣＰＵ１２がメインルーチン及びタイマ割り込みル
ーチンの実行過程で、要所に組み込まれたフラグ起立ス
テップを通過するつど極性を反転するフラグパルスＦＰ
を、出力ポートＰ２を経由して供給され、このフラグパ
ルスＦＰの立ち上がり及び立ち下がりでエッジトリガパ
ルスを生成する両エッジトリガ回路２３と、両エッジト
リガ回路２３の出力エッジトリガパルスを計数するカウ
ンタ２４と、カウンタ２４の計数値を一定ループ数が実
行された時点で正規の数値と比較し、両者が一致しない
ときにステップ処理シーケンス異常信号を出力するステ
ップ数比較器２５とからなる。カウンタ２４は、エッジ
トリガパルスを計数する一方、ＣＰＵ１２から出力ポー
トＰ３経由で供給される計数停止を命ずる停止信号ＳＴ
と、計数値のリセットを命ずるリセット信号ＲＳとを供
給される。停止信号ＳＴは、ＣＰＵ１２が一定ループ数
を実行した時点でリセット信号ＲＳに先だって発するも
のであり、カウンタ２４の外にステップ数比較器２５に
も同時供給され、ステップ数の比較を命ずる。
【００１２】ところで、ラップタイムパルスＬＴＰの周
期が正規の周期よりも短くなった場合、図２（Ａ）〜
（Ｃ）に示したように、充放電器１８の充電期間が短縮
されるため、最大充電電圧が下限電圧Ｖｌまで達せず、
図２（Ｄ）に示したように、異常発生時点付近で下限比
較器２０の出力はハイレベルのままとなる。その結果、
下限比較器２０の出力エッジで充放電する副充放電器２
１の出力が、図２（Ｅ）に示したように、副上限比較器
２２に設定された上限電圧Ｖｈ’を越えてしまい、それ
と同時に図２（Ｆ）に示したように、副上限比較器２２
の出力は異常を示すロウレベルに反転する。副上限比較
器２２のロウレベル出力は、図２（Ｇ）に示したよう
に、ループ処理シーケンス異常信号としてアンドゲート
回路１５を経由して警報器１６を作動させ、ループ処理
シーケンス異常が報知される。
【００１３】一方また、ラップタイムパルスＬＴＰの周
期が正規の周期よりも長くなった場合、図３（Ａ）〜
（Ｃ）に示したように、充放電器１８の充電期間が長期
化するため、最大充電電圧が上限レベルＶｈを越えてし
まい、図３（Ｄ）に示したように、上限比較器１９の出
力は異常発生点付近からラップタイムパルスＬＴＰの立
ち下がり点までの間ロウレベルとなる。上限比較器１９
のロウレベル出力は、図３（Ｅ）に示したように、ルー
プ処理シーケンス異常信号としてアンドゲート回路１５
を経由して警報器１６を作動させ、ループ処理シーケン
ス異常が報知される。
【００１４】こうしてループ処理シーケンスの監視が行
われるが、このループ処理シーケンスの監視と並行して
ステップ処理シーケンスの監視も行われる。ＣＰＵ１２
は、メインルーチン及びタイマ割り込みルーチンの実行
過程で、要所に組み込まれたフラグ起立ステップを通過
するつど出力ポートＰ２の出力極性すなわちフラグパル
スＦＰの極性を反転させる。このため、出力ポートＰ２
に接続された両エッジトリガ回路２３が、フラグパルス
ＦＰの立ち上がり及び立ち下がりでエッジトリガパルス
を生成する。生成されたエッジトリガパルスはカウンタ
２４によって計数されるが、ＣＰＵ１２が一定ループ数
を実行した時点でリセット信号に先だって発する停止信
号ＳＴが、出力ポートＰ３を経由してカウンタ２４の停
止信号入力端子に供給される。このため、カウンタ２４
はＣＰＵ１２が所定ループ数を消化する間に通過したフ
ラグ起立ステップの数を計数することになる。こうし
て、計数されたステップ数は、ステップ数比較器２５に
設定された正規のステップ数と比較され、正規のステッ
プ数に満たない場合、或いは正規のステップ数を越える
場合は、ステップ数比較器２５からロウレベルのステッ
プ処理シーケンス異常信号が出力される。このステップ
処理シーケンス異常信号は、アンドゲート回路１５を経
由して警報器１６を作動させる。なお、停止信号ＳＴに
より計数動作を停止したカウンタ２４は、停止信号ＳＴ
に続いて出力ポートＰ３から供給されるリセット信号Ｒ
Ｓにより計数値をリセットされ、計数動作を新規に再開
する。
【００１５】このように、上記ＣＰＵ監視装置１１によ
れば、ＣＰＵ１２がプログラムのループ開始端で出力す
るラップタイムパルスＬＴＰの周期を監視し、該パルス
周期が正規の範囲を逸脱したときにループ処理シーケン
ス異常信号を出力することにより、ループ処理周期の異
常から暴走を発見するとともに、ＣＰＵ１２がプログラ
ム内要所に組み込まれたステップを実行するつど出力す
るフラグパルスＦＰを監視し、一定ループ数が実行され
た時点でフラグパルスＦＰの積算値が正規の数値に一致
しない場合にステップ処理シーケンス異常信号を出力す
ることにより、ループごとに所要ステップを間引くこと
なく正確に実行したかどうか診断し、プログラムの実行
状況にまで踏み込んだ監視を行うことができる。このた
め、従来のウォッチドッグタイマ型のＣＰＵ監視装置１
では発見することのできなかったウォッチドッグパルス
ＷＤＰの周期短縮やステップ飛ばしなど、瞬時の暴走な
どの兆候を確実に検出することができ、しかも異常の所
在についてもループ処理シーケンスにあるのか或いはス
テップ処理シーケンスにあるのかを究明する手掛かりを
提供することができる。
【００１６】なお、上記実施例では、ＣＰＵ監視装置１
１を複数のアナログ回路で構成したが、図４に示したご
とく、監視対象であるメインＣＰＵ３２に対してサブの
関係にあるサブＣＰＵをもってＣＰＵ監視装置３１を構
成し、ソフトウェアを使ってＣＰＵ３２を監視する構成
とすることもできる。ＣＰＵ３２には、ラップタイムパ
ルスＬＴＰを出力するラップタイムパルス出力ポートＰ
１と、データセット信号ＤＳを出力するデータセット信
号出力端子ＤＳｏと、データレシーブ信号ＤＲを入力す
るデータレシーブ信号入力端子ＤＲｉと、８ビットのメ
インフラグデータＭＦＤを出力するＭＦＤ出力端子Ｄｏ
０〜Ｄｏ７と、リセット信号ＲＳを入力するリセット信
号入力端子ＲＳｉとが備わっている。一方、ＣＰＵ監視
装置３１には、ラップタイムパルスＬＴＰを入力する割
り込み入力端子ＩＮＴと、データセット信号ＤＳを入力
するデータセット信号入力端子ＤＳｉと、データレシー
ブ信号を出力するデータレシーブ信号出力端子ＤＲｏ
と、メインフラグデータＭＦＤを入力するＭＦＤ入力端
子Ｄｉ０〜Ｄｉ７と、リセット信号ＲＳを出力するリセ
ット信号出力端子ＲＳｏとが備わっており、ＣＰＵ３２
との接続関係は図示の通りである。３３は、ＣＰＵ監視
装置３１に接続された警報器であり、ループ処理シーケ
ンス異常又はステップ処理シーケンス異常を受けて作動
し、点滅警報や警報音を発する。
【００１７】ところで、ＣＰＵ３２のメインルーチン
は、図６に示したように、まずステップ（１０１）にて
イニシャライズ（初期化）を行うことで開始される。さ
らに、イニシャライズに続くステップ（１０２）にて、
タイマ割り込みを開始させる。割り込みを開始させたＣ
ＰＵ３２は、ステップ（１０３）において図７に要所を
示すメインジョブを実行する。そして、メインジョブの
実行と後述するタイマ割り込みルーチンの実行過程で得
られたメインフラグデータＭＦＤを、通信ステップ（１
０４）にてＣＰＵ監視装置３１に送信し、再びステップ
（１０３）に復帰する。
【００１８】ところで、メインジョブは、図７に示した
ように、ジョブを構成する複数のループの要所にフラグ
起立ステップ（３１０），（３２０）．．，（３７０）
が挿入してあり、フラグ起立ステップを実行通過するつ
ど、８ビットのメインフラグデータＭＦＤの下位側ビッ
トから順に「１」を立てて行く。すなわち、フラグ起立
ステップ（３１０）を実行すると、ＭＦＤの最下位ビッ
トＭｂ０に「１」を立て、同様にフラグ起立ステップ
（３２０）を実行すると、メインフラグデータＭＦＤの
下位第２ビットＭｂ１に「１」を立てる。そして、ルー
プの開始端に挿入されたすべてのフラグ起立ステップが
実行された段階で、８ビットのメインフラグデータＭＦ
Ｄの下位７ビットＭｂ０〜Ｍｂ６には、すべて「１」が
立つ。当然のことながら、たとえ一つと言えどもフラグ
起立ループが実行されないまま通過してしまった場合
は、メインフラグデータＭＦＤの下位７ビットＭｂ０〜
Ｍｂ６の少なくとも１ビットは「０」のままで終わる。
【００１９】上記メインジョブが完了すると、通信ステ
ップ（１０４）に移行するのであるが、ここでは通信ス
テップの説明に入る前に、ＣＰＵ３２のタイマ割り込み
ルーチンについて説明する。タイマ割り込みルーチン
は、図８に示したように、ＣＰＵ３２が内蔵するタイマ
（図示せず）が一定時間ごとに割り込みパルスを発生
し、その時点でメインルーチンの処理を中断して実行さ
れる。まず、図示のステップ（５０１）において、図５
（Ａ）に示したように、ラップタイムパルスＬＴＰの極
性を反転させる。すなわち、ラップタイムパルスＬＴＰ
は、割り込みルーチンが開始されるたびに、すなわちタ
イマ周期をもって立ち上がりと立ち下がりを交互に繰り
返すことになる。
【００２０】次に、ステップ（５０２）において、８ビ
ットのインタラプトフラグデータＩＦＤの全ビットＩｂ
０〜Ｉｂ７が「１」であるかどうか判断される。このイ
ンタラプトフラグデータＩＦＤは、割り込みルーチンの
途中８箇所に組み込まれたフラグ起立ステップ（５１
０），（５２０）．．，（５８０）が実行されるつど、
対応ビットＩｂ０，Ｉｂ１．．，Ｉｂ７に「１」を立て
ることで生成されるデータである。従って、インタラプ
トフラグデータＩＦＤの全ビットＩｂ０〜Ｉｂ７が
「１」であることは、すなわち割り込みルーチンのすべ
てのステップが滞りなく実行されたことを表しており、
この場合はステップ（５０３）において前述のメインフ
ラグデータＭＦＤの最上位ビットＭｂ７に「１」を立て
る。また、インタラプトフラグデータＩＦＤの一部のビ
ットに「０」が含まれる場合は、割り込みルーチンの一
部のステップが実行されなかったことを示すため、その
場合はステップ（５０４）においてＭＦＤの最上位ビッ
トＭｂ７に「０」を立てる。
【００２１】従って、メインフラグデータＭＦＤは、割
り込みルーチンのすべてのステップが正規に実行され、
かつメインルーチンのすべてのステップが正規に実行さ
れる場合にのみ全ビット「１」となり、それ以外すなわ
ちなんらかの異常によりプログラムが正規に消化されて
いない場合は、一部のビットに「０」が含まれることに
なる。従って、メインルーチン及びタイマ割り込みルー
チンの各要所に組み込まれたフラグ起立ステップ（３１
０）〜（３７０），（５１０）〜（５８０）がすべて実
行されたか否かは、８ビットのメインフラグデータＭＦ
Ｄにより一括して示されることになる。こうして、一定
ループ数を消化した段階で得られるメインフラグデータ
ＭＦＤは、図６に示した通信ステップ（１０４）におい
て、詳しくは図９のステップ（４０１）〜（４０４）に
より、ＣＰＵ監視装置３１に送信される。
【００２２】すなわち、まずステップ（４０１）におい
て、図５（Ｃ）に示したように、ＣＰＵ３２が８ビット
のメインフラグデータＭＦＤをデータバス中に出力す
る。さらに、データバス中にメインフラグデータＭＦＤ
を出力したことをＣＰＵ監視装置３１に告知するため、
続くステップ（４０２）において、図５（Ｂ）に示した
ように、データセット信号出力端子ＤＳｏの出力レベル
をロウレベルに極性反転し、データセット信号ＤＳをア
クティブとする。ここで、メインフラグデータＭＦＤを
受信したＣＰＵ監視装置３１は、後述するようにＣＰＵ
３２に対して図５（Ｄ）に示すデータレシーブ信号ＤＲ
を返信するため、データレシーブ信号ＤＲの受信をチェ
ックする判断ステップ（４０３）に続き、ステップ（４
０４）において、データセット信号ＤＳを立ち上げてノ
ンアクティブに復帰させる。こうして、一定ループ数を
実行した段階で得られたメインフラグデータＭＦＤが、
所定の通信手続きを踏んでＣＰＵ３２からＣＰＵ監視装
置３１に転送される。
【００２３】ところで、ＣＰＵ３２を監視するＣＰＵ監
視装置３１には、図１０に示すメインルーチンが与えら
れており、まず図示のステップ（６０１）に示すイニシ
ャライズ（初期化）からメインルーチンが実行される。
初期化に続き、ステップ（６０２）においてラップタイ
ムパルスＬＴＰの割り込みが許可され、後述するラップ
タイムパルス割り込みルーチンが定期的に割り込むよう
になる。割り込み許可に続く判断ステップ（６０３）に
おいて、データセット信号ＤＳがアクティブであること
が判ると、ステップ（６０４）では、データバスを介し
てＣＰＵ３２から送り込まれたメインフラグデータＭＦ
Ｄを読み取り、判断ステップ（６０５）における判断に
かける。この判断ステップ（６０５）は、前記実施例に
示したＣＰＵ監視装置１１におけるステップ処理シーケ
ンスの異常判断に相当するものであり、ＭＦＤの全ビッ
トＭｂ０〜Ｍｂ７が「１」であるかどうか、すなわちＣ
ＰＵ３２側ですべてのメインルーチンとタイマ割り込み
ルーチンが所期の通り実行されかどうか判断される。た
だし、実施例では、正規のステップ数との直接比較では
なく、メインフラグデータＭＦＤの個々のビットに示さ
れるステップ通過の有無としてより詳細に判断できる
が、広義にはステップ数の一致判断と同義であるとして
差し支えない。
【００２４】ここで、メインフラグデータＭＦＤの全ビ
ットＭｂ０〜Ｍｂ７が「１」であることが判ると、ステ
ップ（６０６）においてデータレシーブ信号ＤＲを立ち
下げてアクティブにする。アクティブとなったデータレ
シーブ信号ＤＲを受信したＣＰＵ３２は、前述のごとく
データセット信号ＤＳをノンアクティブに切り替えるた
め、判断ステップ（６０７）の判断が肯定された後で、
ステップ（６０８）においてデータレシーブ信号ＤＲを
立ち上げてノンアクティブとし、ステップ（６０３）に
戻る。これにより、ＣＰＵ３２に異常が発生していない
ときの１回の通信手続きが完了する。これに対し、ステ
ップ（６０５）においてメインフラグデータＭＦＤの少
なくとも一部のビットに「０」が含まれることが判った
場合は、ステップ（６０９）においてリセット出力端子
ＲＳｏからリセット信号ＲＳを出力し、ＣＰＵ３２をリ
セットする。また、このＣＰＵ３２のリセットとほぼ同
時に、ステップ（６１０）において警報器３３を作動さ
せる。
【００２５】ところで、ＣＰＵ監視装置３１は、ＣＰＵ
３２からラップタイムパルスＬＴＰを受信するつど、図
１１に示すラップタイム割り込みルーチンを実施する。
このラップタイム割り込みルーチンでは、まずステップ
（７０１）において、初めての割り込みであるかどうか
が判断される。この場合、初めての割り込みである場合
は、ステップ（７０２）においてタイマをクリアしてセ
ットし、続くステップ（７０３）においてタイマを動作
させる。ただし、初めての割り込みではなく、２回目以
降の割り込みであることが判明した場合は、ステップ
（７０４）において、タイマを停止させたのち、ステッ
プ（７０５）において、停止した時点でのタイマ出力を
ラッチする。さらに、タイマ出力のラッチに続き、ステ
ップ（７０６）においてタイマを再動作させる。
【００２６】次に、判断ステップ（７０７）において、
タイマ値（ラッチされたタイマ出力）すなわちラップタ
イムパルスＬＴＰの周期が、規定範囲内にあるかどうか
判断する。この判断ステップ（７０７）は、前記実施例
に示したＣＰＵ監視装置１１におけるループ処理シーケ
ンスの異常判断に相当するものであり、ラップタイムパ
ルスＬＴＰの周期が規定範囲内にある場合は、異常が発
生していないので、ステップ（７０３）の場合と同じく
メインルーチンに戻る。ただし、ラップタイムパルスＬ
ＴＰの周期が規定範囲を逸脱している場合は、ステップ
（７０８）において、リセット信号出力端子ＲＳｏから
ＣＰＵ３２にリセット信号ＲＳを出力し、ＣＰＵ３２を
リセットする。また、ＣＰＵ３２のリセットに合わせて
ステップ（７０９）において、警報器３３を作動させて
異常の発生を報知する。
【００２７】このように、上記ＣＰＵ監視装置３１は、
ＣＰＵ３２がタイマ割り込みルーチンを実行するつど出
力するラップタイムパルスＬＴＰと、ＣＰＵ３２がメイ
ンルーチン及びタイマ割り込みルーチンの各要所に組み
込まれたフラグ起立ステップを実行したか否かを一括し
て示すメインフラグデータＭＦＤのビット内容とから、
ソフトウェアを使ってＣＰＵ３２の異常を発見すること
ができる。すなわち、ＣＰＵ３２が内蔵するタイマによ
りタイマ割り込みルーチンを実行するつど出力されるラ
ップタイムパルスＬＴＰの周期が、異常に短縮されたり
或いは異常に長周期化した場合に、周期監視ソフトウェ
アによって異常が発見され、これによりループ処理シー
ケンスの異常が警報をもって報知される。また、メイン
ルーチンとタイマ割り込みルーチンのそれぞれの要所に
組み込まれたフラグ起立ステップのうちの一つでも実行
されなかった場合は、複数ビットのフラグデータのうち
ステップ番号に対応するビットが「０」をとるため、所
定数のループが実行された段階でフラグデータの内容を
判別することで、簡単かつ正確にステップ処理シーケン
スの異常を発見することができる。
【００２８】
【発明の効果】以上説明したように、この発明は、ＣＰ
Ｕがプログラムのループ開始端で出力するラップタイム
パルスの周期を監視し、該パルス周期が正規の範囲を逸
脱したときにループ処理シーケンス異常信号を出力する
ことにより、ループ処理周期の異常から暴走を発見する
とともに、前記ＣＰＵが前記プログラム内要所に組み込
まれたステップを実行するつど出力するフラグを監視
し、一定ステップ数が実行された時点で前記フラグがす
べて正規に得られなかったり、或いはフラグの積算値が
正規の数値に一致しない場合に、ステップ処理シーケン
ス異常信号を出力することにより、ループごとに所要ス
テップを間引くことなく正確に実行したかどうか診断
し、プログラムの実行状況にまで踏み込んだ監視を行う
ことができ、これにより従来のウォッチドッグタイマ型
のＣＰＵ監視装置では発見することのできなかったウォ
ッチドッグパルスの周期短縮やステップ飛ばしなど、瞬
時の暴走などの兆候を確実に検出することができ、しか
も異常の所在についてもループ処理シーケンスにあるの
か或いはステップ処理シーケンスにあるのかを究明する
手掛かりを提供することができる等の優れた効果を奏す
る。
【００２９】また、この発明は、ＣＰＵがタイマ割り込
みルーチンを実行するつどラップタイムパルスを出力
し、ＣＰＵがメインルーチン及びタイマ割り込みルーチ
ンの各要所に組み込まれたフラグ起立ステップを実行し
たか否かを一括して示す複数ビットのフラグデータとし
てフラグを出力するようにしたので、ＣＰＵが内蔵する
タイマによりタイマ割り込みルーチンを実行するつど出
力されるラップタイムパルスの周期が、異常に短縮され
たり或いは異常に長周期化した場合に、周期監視ソフト
ウェアによって異常を発見し、ループ処理シーケンスの
異常を報知することができ、またメインルーチンとタイ
マ割り込みルーチンのそれぞれの要所に組み込まれたフ
ラグ起立ステップのうちの一つでも実行されなかった場
合は、複数ビットのフラグデータのうちステップ番号に
対応するビットが「０」をとるなど、その旨の表示がな
されるため、所定数のループが実行された段階でフラグ
データの内容を判別することで、簡単かつ正確にステッ
プ処理シーケンスの異常を発見することができる等の効
果を奏する。
【００３０】さらに、この発明は、ループ処理シーケン
ス異常診断回路を、ラップタイムパルスの立ち上がりエ
ッジと立ち下がりエッジで充放電を繰り返す充放電器
と、この充放電器の出力電圧が上限電圧を上回るか又は
下限電圧を下回るかしたときにループ処理シーケンス異
常信号を出力するウインドウ・コンパレータ手段とから
構成したので、ラップタイムパルスの周期を充放電器と
上下限比較器とを組み合わせたアナログ回路により、Ｃ
ＰＵのループ処理シーケンスを監視することができ、ソ
フトウェア処理によらない異常監視が可能である等の効
果を奏する。
【００３１】また、ステップ処理シーケンス異常診断回
路が、フラグを計数するカウンタと、カウンタの計数値
を一定ループ数が実行された時点で正規の数値と比較
し、両者が一致しないときにステップ処理シーケンス異
常信号を出力するステップ数比較器とから構成したの
で、ＣＰＵのループシーケンスが正常であっても、ルー
プを構成する個々のステップが正確に実行されているか
どうかを、カウンタと比較器をもって正確に監視し、Ｃ
ＰＵのステップ処理シーケンスの異常を速やかに発見す
ることができる等の効果を奏する。
【図面の簡単な説明】
【図１】この発明のＣＰＵ監視装置の一実施例を示す回
路ブロック図である。
【図２】ラップタイムパルスの周期が短くなったときの
図１に示した回路各部の信号波形図である。
【図３】ラップタイムパルスの周期が長くなったときの
図１に示した回路各部の信号波形図である。
【図４】この発明のＣＰＵ監視装置の他の実施例とＣＰ
Ｕの接続関係を示す図である。
【図５】図４に示した回路各部の信号波形図である。
【図６】図４に示したＣＰＵのメインルーチンを示すフ
ローチャートである。
【図７】図６に示したメインジョブを示すフローチャー
トである。
【図８】図４に示したＣＰＵのタイマ割り込みルーチン
を示すフローチャートである。
【図９】図４に示したＣＰＵの通信ルーチンを示すフロ
ーチャートである。
【図１０】図４に示したＣＰＵ監視装置のメインルーチ
ンを示すフローチャートである。
【図１１】図４に示したＣＰＵ監視装置のラップタイム
パルス割り込みルーチンを示すフローチャートである。
【図１２】従来のＣＰＵ監視装置の一例とＣＰＵの接続
関係を示す図である。
【符号の説明】
１１，３１ ＣＰＵ監視装置 １２，３２ ＣＰＵ １３ ループ処理シーケンス異常診断回路 １４ ステップ処理シーケンス異常診断回路 １６，３３ 警報器

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 ＣＰＵがプログラムのループ開始端で出
    力するラップタイムパルスの周期を監視し、該パルス周
    期が正規の範囲を逸脱したときにループ処理シーケンス
    異常信号を出力し、前記ＣＰＵが前記プログラム内要所
    に組み込まれたステップを実行するつど出力するフラグ
    を監視し、一定ループ数が実行された時点で前記フラグ
    がすべて正規に得られなかった場合にステップ処理シー
    ケンス異常信号を出力するＣＰＵ監視方法。
  2. 【請求項２】 前記ラップタイムパルスは、前記ＣＰＵ
    がタイマ割り込みルーチンを実行するつど出力され、前
    記フラグは、前記ＣＰＵがメインルーチン及びタイマ割
    り込みルーチンの各要所に組み込まれたフラグ起立ステ
    ップを実行したか否かを一括して示す複数ビットのフラ
    グデータとして出力されることを特徴とする請求項１記
    載のＣＰＵ監視方法。
  3. 【請求項３】 ＣＰＵがプログラムのループ開始端で出
    力するラップタイムパルスの周期を監視し、該パルス周
    期が正規の範囲を逸脱したときにループ処理シーケンス
    異常信号を出力するループ処理シーケンス異常診断回路
    と、前記ＣＰＵが前記プログラム内要所に組み込まれた
    ステップを実行するつど出力するフラグパルスを監視
    し、一定ループ数が実行された時点で前記フラグパルス
    の積算値が正規の数値に一致しない場合にステップ処理
    シーケンス異常信号を出力するステップ処理シーケンス
    異常診断回路とを具備することを特徴とするＣＰＵ監視
    装置。
  4. 【請求項４】 前記ループ処理シーケンス異常診断回路
    は、前記ラップタイムパルスの立ち上がりエッジと立ち
    下がりエッジで充放電を繰り返す充放電器と、該充放電
    器の出力電圧が上限電圧を上回るか又は下限電圧を下回
    るかしたときにループ処理シーケンス異常信号を出力す
    るウインドウ・コンパレータ手段とを具備することを特
    徴とする請求項３記載のＣＰＵ監視装置。
  5. 【請求項５】 前記ステップ処理シーケンス異常診断回
    路は、前記フラグパルスを計数するカウンタと、該カウ
    ンタの計数値を前記一定ループ数が実行された時点で正
    規の数値と比較し、両者が一致しないときにステップ処
    理シーケンス異常信号を出力するステップ数比較器とを
    具備することを特徴とする請求項３記載のＣＰＵ監視装
    置。
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