JPH0563823B2 - - Google Patents
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- JPH0563823B2 JPH0563823B2 JP63285944A JP28594488A JPH0563823B2 JP H0563823 B2 JPH0563823 B2 JP H0563823B2 JP 63285944 A JP63285944 A JP 63285944A JP 28594488 A JP28594488 A JP 28594488A JP H0563823 B2 JPH0563823 B2 JP H0563823B2
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
- G06F11/0727—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment in a storage system, e.g. in a DASD or network based storage system
-
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- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/079—Root cause analysis, i.e. error or fault diagnosis
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/2236—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test CPU or processors
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- Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Hardware Redundancy (AREA)
- Detection And Correction Of Errors (AREA)
Description
Ａ 産業上の利用分野
本発明は、データ処理システムのエラー探知回
路に関し、特に、データ処理システム中で他モジ
ユールへのエラー伝播を引き起こす障害モジユー
ルを識別する回路に関する。 Ｂ 従来技術及び解決しようとする問題点 多くのデータ処理システムでは通常、データ処
理回路は複数のフイールド交換可能装置（すなわ
ちFRU）に分割されており、従つて一つのFRU
に障害が起こつても、フイールドエンジニアが容
易に交換でき、システムダウンの時間を最少限に
することができる。本適用業務では、データ処理
システム中の全FRUはシステム・クロツクによ
つて制御され、一FRUの出力データが他の一以
上のFRUへ入力されるよう、内部接続される。
システム・クロツクの走行が高速のため、障害
FRUによるエラーが探知される前に他のFRUへ
すでにエラーが伝播されてしまい、障害FRUを
識別・半断するのは困難となる。 「IBMテクニカル・デイスクロージヤ・ブレ
テイン（IBM Technical Disclosure Bulletin）」
第22巻第１号（1979年６月）、255〜257ページ、
R.J.コルヴイツク・ジユニア著「フイールド交換
可能装置の拡大解決策のためのアルゴリズム
（Algorithms for Increased Resolu−tion of
Field Replaceable Units）」は、各FRUに常駐
するエクスクルーシブ（排他的）OR関数により
パリテイチエツクを行うシステム、及び転送
FRU・受信FRUいずれのエラー状況をも識別す
るアルゴリズムについて述べている。 「IBMテクニカル・デイスクロージヤ・ブレ
テイン（IBM Technical Disclosure Bulletin）」
第26巻第11号（1984年４月）、6078〜6079ページ、
W.P.スプロール著「エラーシーケンスの捕獲
（Error Sequence Tagging）」は、多重機能装置
を持つ機械について述べており、そこでは、各機
能装置がエラーシーケンス・カウンタとエラー探
知回路を持つ。エラーが探知されると、各エラー
シーケンス・カウンタは同期パルスをカウント
し、のちエラー探知回路がカウントを停止する。
その後全カウンタの内容が詳細分析され、最初に
起こつたエラーを判別して障害機能装置を識別す
る。 「IBMテクニカル・デイスクロージヤ・ブレ
テイン（IBM Technical Disclosure Bulletin）」
第26巻第11号（1984年４月）、6187〜6188ページ、
R.H.バーソツチ他著「最初のエラーを探知する
回路（First Frror Detection Circuit）」は、ラ
ツチング回路について述べており、これは、最初
のエラー発生の徴候を、複数の障害入力線の一つ
から取り出して保持（ラツチ）する。最初のエラ
ー徴候が生じた後に続いて、違うエラーが回路に
入力されても無視され、保持されたエラーが分析
されて、構成の不備を判別するようになつてい
る。 米国特許第4679195号は、複数のデータ記憶位
置を持つデータ処理システムを開示している。各
データ記憶位置は、カウンタとエラー探知器を持
つ。エラーを探知するとカウンタがカウント作業
を中断するため、システム・サイクルのカウント
は、エラーの発生に符合する値のままフリーズ
（凍結）される。その後各データ記憶位置のカウ
ンタが詳細分析され、データ処理システムのエラ
ー状況を判別するようになつている。 本発明の目的は、内部接続モジユールシステム
において最初に障害を起こしたモジユールを識別
する。エラー探知回路を提供することである。 さらに本発明の目的は、エラートリガで構成さ
れるカウンタ（複数モジユールを持つたシステム
の各モジユールにあり、最初に障害を起こしたモ
ジユールを識別するカウンタ）を含む、エラー探
知回路を提供することである。 さらに本発明の目的は、そのように構成される
カウンタがガロワ・フイールド・カウンタとな
る、エラー探知回路を提供することである。 Ｃ 問題点を解決するための手段 本発明のエラー探知回路は、フイールド交換可
能装置のような複数の内部接続モジユールを持
ち、各モジユールはエラーチエツカ回路を最低一
つ持つ。これは、エラー発生時にエラーチエツカ
信号を生成する。各モジユールにはエラートリガ
が最低一つ含まれ、これは、エラーチエツカ信号
の探知を受け持つべくセツトされる。各エラート
リガはカウンタ・ステージ（段）を構成してい
る。そのカウントによつて最初のエラートリガ・
セツトを識別し、それから最初に障害を起こした
モジユールを識別する。エラートリガで構成され
るカウンタは、好ましくはガロワ・フイールド・
カウンタである。これは、ステージのいずれかに
ノン・ゼロ・インパルスを受け取つた時のみカウ
ントを開始し、カウントの最終内容が、最初のノ
ン・ゼロ・インパルスの出所を示す独自の値とな
る。 Ｄ 実施例 図解したシステム１０は、複数のフイールド交
換可能装置（FRU１からFRU７で示してある）
を含んでいる。FRU１からFRU７の各フイール
ド交換可能装置は、FRU１にあるエラー分離回
路（EIC）１１と同一の回路を持つ。EIC１１は
フリーズ論理回路１４、エラー報告レジスタ回路
（ERR）１６、ORゲート１８、及びエラートリ
ガ２０より成る。エラートリガ２０からの出力
が、それぞれのFRUの出力となる。すなわち、
FRU１からFRU７のエラートリガ出力部は、01
〜07にそれぞれ対応する。フリーズ論理１４は、
大域フリーズ信号（後述する）を受け取る入力部
Ｇ、局所フリーズ信号を受け取る第二入力部２
２、及びERR１６の入力部２４に接続されてフ
リーズ報告信号を生成する出力部２３を持つ。
ERR１６はFRUのエラーチエツカ回路（図示せ
ず）から入力されるエラー入力部２５を一以上持
ち、これがエラーの発生を知らせる。ERR１６
はまた、FRUでのエラー発生時にエラーメツセ
ージを生成する第一出力部２６を持ち、これには
発生エラーのタイプを示す複数ビツトコードが含
まれることがある。ERR１６はまた、第二出力
部２８を持ち、これはフリーズ論理１４の入力部
２２、及びORゲート１８の第一入力部に接続さ
れている。ORゲート１８の第二入力部はEIC１
１の入力部Ｆと接続しており、入力部Ｆは、カウ
ント信号を受け取るべく直前FRUの（FRU１な
らばFRU７の）エラートリガ出力部と接続して
いる。FRU７は、前記FRU１のEIC１１にあた
るEIC１１′及びその他の、論理支援機構（LSS）
１２（後述する）を構成する回路を含む。 FRU１からFRU７のERR出力端子２６はそれ
ぞれＱ１からＱ７で示してあり、プロセツサが
ERR１６の内容を分析できるよう、当技術にお
いて周知の方法によりエラー母線（図示せず）に
接続されることがある。入力部２４及び２５は、
ERR１６の適当な回路により典型的に択一され、
その結果、フリーズ論理１４からフリーズ報告信
号、あるいはいずれかの入力部２５からエラーチ
エツカ信号を受け取ると、出力部２６ではエラー
メツセージ、出力部２８では局所フリーズ信号が
生成される。この出力部２８の局所フリーズ信号
は、入力部２２を経由してフリーズ論理１４へ、
及びORゲート１８の第一入力部へ入力される。
フリーズ論理１４は、システム・クロツク（図示
せず）を止める、すなわちシステム１０のデータ
処理を中断する回路（図示せず）を含む。前述の
通り、システム・クロツクの走行は、いずれかの
入力部２５にエラーチエツカ信号が発生してか
ら、フリーズ論理１４がシステム・クロツクを止
めるまでの数サイクル間続く。尚、フリーズ論理
１４は当技術において熟知されているものであ
り、ここでは詳述しない。 図解したエラートリガ２０は二つの状態装置を
含み、そのセツト入力部(S)はORゲート１８の出
力部と接続されて、そこからのエラー信号を受け
取る。フリーズ論理１４は、入力部Ｇまたは第二
入力部２２からの信号によりエネーブル（活動開
始）されると、ERR１６でのエラーチエツカ信
号のレジスタ、及びORゲート１８からのエラー
信号によるエラートリガのセツトを、そこまでで
停止する。FRUの各エラートリガ出力部は、次
FRUの入力部Ｆ、及びLSS１２にある複数入力
ORゲートのいずれかの入力部に接続される。出
力部05及び06はエクスクルーシブORゲート３１
の入力部に接続され、エクスクルーシブORゲー
ト３１の出力部はEIC１１′の入力部Ｆに接続さ
れる。ORゲート３０の出力部は、大域フリーズ
論理回路３２の入力部に接続され、３２の出力部
は、導体３５を経由して、FRU１からFRU７の
各フイールド交換可能装置の入力部Ｇに接続され
る。全FRUはシステム・クロツクにより駆動さ
れるので、ERR１６の出力部２８からのフリー
ズ信号、あるいは直前FRUからのノン・ゼロ・
インパルスがEICの入力部Ｆを経由して出力され
た後のサイクルにおいて、エラートリガ２０の出
力は、ノン・ゼロとなる。出力はその後、次クロ
ツク・サイクルにおいてゼロ状態に戻る。 図面ではエラートリガ２０はモジユーロ２・カ
ウンタとして機能している。各エラートリガはガ
ロワ・フイールド・カウンタのステージとなるよ
う内部接続されるので、カウントはGF（2**Ｎ）
の不換多項式に従つて行われ、2**Ｎがシステ
ム・クロツクを止めるのに必要なだけのサイクル
数以上になるようＮが選定される。既知の通りガ
ロワ・フイールド・カウンタは、ノン・ゼロ値が
いずれかのエラートリガ２０によりカウンタに入
力されなければ、カウントを始めない。エラーが
発生すると、最初に障害を起こしたFRUのエラ
ートリガ２０が、ガロワ・フイールド・カウンタ
に最初にノン・ゼロ・インパルスを入力する。既
知の通りモジユーロ２・カウンタは、多様に内部
接続されることがある。これは、ガロワ・フイー
ルド・カウンタによつて特定の多項方程式を解く
ためである。例えば、解析される多項方程式の種
類により、エクスクルーシブOR３１が多様に接
続されるか、または一以上のエクスクルーシブ
ORゲートが使用されることが考えられる。この
ようにして構成されたガロワ・フイールド・カウ
ンタに、最初にノン・ゼロ・インパルスを入力す
るフイールド交換可能装置は、01から07までの出
力部に現れるカウントから、常に識別できる。シ
ステム・クロツクを止めるのに必要なサイクル数
がわかればそれにより、出力部01から07における
ガロワ・フイールドのカウンタが分析され、どの
FRUが最初にノン・ゼロ・インパルスを入力し
て、ガロワ・フイールド・カウンタを始動させた
か判別できる。障害発生を判別すると大域フリー
ズ論理３２は、導体３５を経て各FRUの入力部
Ｇに大域フリーズ信号を入力し、各局所フリーズ
論理１４にエラートリガ２０のセツトを中断する
よう指示し、ガロワ・フイールド・カウンタのカ
ウントをフリーズする。いずれかの入力部２５よ
りエラーチエツカ信号を受け取つてから、FRU
１からFRU７の局所フリーズ論理回路１４がガ
ロワ・フイールドのカウントをフリーズするまで
のサイクル数は、明細な設計パラメータであるた
め、最初のエラー発生からガロワ・フイールドの
最終カウントまでのサイクルは常に知ることがで
きる。 エラー発生時の動作は以下の通りである。最初
のエラー発生と同時にフイールド交換可能装置の
エラートリガ２０がセツトされ、最初のノン・ゼ
ロ値をガロワ・フイールド論理に入力する。一サ
イクル後、局所フリーズ論理１４は、ERR１６
及び該フイールド交換可能装置のエラートリガ
に、エラーが続いてレジスタされないよう阻止す
る。ノン・ゼロ値はガロワ・フイールド・カウン
タ及びLSS１２のカウンタ・フイードバツク経路
を通じて伝播し、その結果大域フリーズ論理が大
域フリーズ信号を生成する。大域フリーズ論理３
２による大域フリーズ信号生成後に、FRU１か
らFRU７のいずれかのフイールド交換可能装置
が受け取るエラーチエツカ信号は、ガロワ・フイ
ールド・カウンタによつてカウントされない。局
所フリーズ論理回路１４の全てがフリーズされた
後に、出力部01から07に生じる信号から判別され
る独自の値が、最初にエラーを起こしたフイール
ド交換可能装置を識別する。 第一表に示すのは、フイールド交換可能装置で
一エラー発生後の、出力部01から07に生じる信号
の一番目から五番目までのサイクルに対する値で
ある。大域フリーズが起こつたサイクルがわかれ
ば、本表をそのサイクルに適用して、最初に障害
を起こしたフイールド交換可能装置を判別でき
る。フイールド交換可能装置の障害によりガロ
ワ・フイールド・カウンタがカウントを開始し、
システム・クロツク停止以前にエラーが他のフイ
ールド交換可能装置に伝播して、多重エラーを引
き起こすような場合には、同様の表を作成して対
応することができる。そのような多重エラー発生
の場合にも、ガロワ・フイールドのカウント値は
独自のものとなり、最初の障害フイールド交換可
能装置が識別できる。
路に関し、特に、データ処理システム中で他モジ
ユールへのエラー伝播を引き起こす障害モジユー
ルを識別する回路に関する。 Ｂ 従来技術及び解決しようとする問題点 多くのデータ処理システムでは通常、データ処
理回路は複数のフイールド交換可能装置（すなわ
ちFRU）に分割されており、従つて一つのFRU
に障害が起こつても、フイールドエンジニアが容
易に交換でき、システムダウンの時間を最少限に
することができる。本適用業務では、データ処理
システム中の全FRUはシステム・クロツクによ
つて制御され、一FRUの出力データが他の一以
上のFRUへ入力されるよう、内部接続される。
システム・クロツクの走行が高速のため、障害
FRUによるエラーが探知される前に他のFRUへ
すでにエラーが伝播されてしまい、障害FRUを
識別・半断するのは困難となる。 「IBMテクニカル・デイスクロージヤ・ブレ
テイン（IBM Technical Disclosure Bulletin）」
第22巻第１号（1979年６月）、255〜257ページ、
R.J.コルヴイツク・ジユニア著「フイールド交換
可能装置の拡大解決策のためのアルゴリズム
（Algorithms for Increased Resolu−tion of
Field Replaceable Units）」は、各FRUに常駐
するエクスクルーシブ（排他的）OR関数により
パリテイチエツクを行うシステム、及び転送
FRU・受信FRUいずれのエラー状況をも識別す
るアルゴリズムについて述べている。 「IBMテクニカル・デイスクロージヤ・ブレ
テイン（IBM Technical Disclosure Bulletin）」
第26巻第11号（1984年４月）、6078〜6079ページ、
W.P.スプロール著「エラーシーケンスの捕獲
（Error Sequence Tagging）」は、多重機能装置
を持つ機械について述べており、そこでは、各機
能装置がエラーシーケンス・カウンタとエラー探
知回路を持つ。エラーが探知されると、各エラー
シーケンス・カウンタは同期パルスをカウント
し、のちエラー探知回路がカウントを停止する。
その後全カウンタの内容が詳細分析され、最初に
起こつたエラーを判別して障害機能装置を識別す
る。 「IBMテクニカル・デイスクロージヤ・ブレ
テイン（IBM Technical Disclosure Bulletin）」
第26巻第11号（1984年４月）、6187〜6188ページ、
R.H.バーソツチ他著「最初のエラーを探知する
回路（First Frror Detection Circuit）」は、ラ
ツチング回路について述べており、これは、最初
のエラー発生の徴候を、複数の障害入力線の一つ
から取り出して保持（ラツチ）する。最初のエラ
ー徴候が生じた後に続いて、違うエラーが回路に
入力されても無視され、保持されたエラーが分析
されて、構成の不備を判別するようになつてい
る。 米国特許第4679195号は、複数のデータ記憶位
置を持つデータ処理システムを開示している。各
データ記憶位置は、カウンタとエラー探知器を持
つ。エラーを探知するとカウンタがカウント作業
を中断するため、システム・サイクルのカウント
は、エラーの発生に符合する値のままフリーズ
（凍結）される。その後各データ記憶位置のカウ
ンタが詳細分析され、データ処理システムのエラ
ー状況を判別するようになつている。 本発明の目的は、内部接続モジユールシステム
において最初に障害を起こしたモジユールを識別
する。エラー探知回路を提供することである。 さらに本発明の目的は、エラートリガで構成さ
れるカウンタ（複数モジユールを持つたシステム
の各モジユールにあり、最初に障害を起こしたモ
ジユールを識別するカウンタ）を含む、エラー探
知回路を提供することである。 さらに本発明の目的は、そのように構成される
カウンタがガロワ・フイールド・カウンタとな
る、エラー探知回路を提供することである。 Ｃ 問題点を解決するための手段 本発明のエラー探知回路は、フイールド交換可
能装置のような複数の内部接続モジユールを持
ち、各モジユールはエラーチエツカ回路を最低一
つ持つ。これは、エラー発生時にエラーチエツカ
信号を生成する。各モジユールにはエラートリガ
が最低一つ含まれ、これは、エラーチエツカ信号
の探知を受け持つべくセツトされる。各エラート
リガはカウンタ・ステージ（段）を構成してい
る。そのカウントによつて最初のエラートリガ・
セツトを識別し、それから最初に障害を起こした
モジユールを識別する。エラートリガで構成され
るカウンタは、好ましくはガロワ・フイールド・
カウンタである。これは、ステージのいずれかに
ノン・ゼロ・インパルスを受け取つた時のみカウ
ントを開始し、カウントの最終内容が、最初のノ
ン・ゼロ・インパルスの出所を示す独自の値とな
る。 Ｄ 実施例 図解したシステム１０は、複数のフイールド交
換可能装置（FRU１からFRU７で示してある）
を含んでいる。FRU１からFRU７の各フイール
ド交換可能装置は、FRU１にあるエラー分離回
路（EIC）１１と同一の回路を持つ。EIC１１は
フリーズ論理回路１４、エラー報告レジスタ回路
（ERR）１６、ORゲート１８、及びエラートリ
ガ２０より成る。エラートリガ２０からの出力
が、それぞれのFRUの出力となる。すなわち、
FRU１からFRU７のエラートリガ出力部は、01
〜07にそれぞれ対応する。フリーズ論理１４は、
大域フリーズ信号（後述する）を受け取る入力部
Ｇ、局所フリーズ信号を受け取る第二入力部２
２、及びERR１６の入力部２４に接続されてフ
リーズ報告信号を生成する出力部２３を持つ。
ERR１６はFRUのエラーチエツカ回路（図示せ
ず）から入力されるエラー入力部２５を一以上持
ち、これがエラーの発生を知らせる。ERR１６
はまた、FRUでのエラー発生時にエラーメツセ
ージを生成する第一出力部２６を持ち、これには
発生エラーのタイプを示す複数ビツトコードが含
まれることがある。ERR１６はまた、第二出力
部２８を持ち、これはフリーズ論理１４の入力部
２２、及びORゲート１８の第一入力部に接続さ
れている。ORゲート１８の第二入力部はEIC１
１の入力部Ｆと接続しており、入力部Ｆは、カウ
ント信号を受け取るべく直前FRUの（FRU１な
らばFRU７の）エラートリガ出力部と接続して
いる。FRU７は、前記FRU１のEIC１１にあた
るEIC１１′及びその他の、論理支援機構（LSS）
１２（後述する）を構成する回路を含む。 FRU１からFRU７のERR出力端子２６はそれ
ぞれＱ１からＱ７で示してあり、プロセツサが
ERR１６の内容を分析できるよう、当技術にお
いて周知の方法によりエラー母線（図示せず）に
接続されることがある。入力部２４及び２５は、
ERR１６の適当な回路により典型的に択一され、
その結果、フリーズ論理１４からフリーズ報告信
号、あるいはいずれかの入力部２５からエラーチ
エツカ信号を受け取ると、出力部２６ではエラー
メツセージ、出力部２８では局所フリーズ信号が
生成される。この出力部２８の局所フリーズ信号
は、入力部２２を経由してフリーズ論理１４へ、
及びORゲート１８の第一入力部へ入力される。
フリーズ論理１４は、システム・クロツク（図示
せず）を止める、すなわちシステム１０のデータ
処理を中断する回路（図示せず）を含む。前述の
通り、システム・クロツクの走行は、いずれかの
入力部２５にエラーチエツカ信号が発生してか
ら、フリーズ論理１４がシステム・クロツクを止
めるまでの数サイクル間続く。尚、フリーズ論理
１４は当技術において熟知されているものであ
り、ここでは詳述しない。 図解したエラートリガ２０は二つの状態装置を
含み、そのセツト入力部(S)はORゲート１８の出
力部と接続されて、そこからのエラー信号を受け
取る。フリーズ論理１４は、入力部Ｇまたは第二
入力部２２からの信号によりエネーブル（活動開
始）されると、ERR１６でのエラーチエツカ信
号のレジスタ、及びORゲート１８からのエラー
信号によるエラートリガのセツトを、そこまでで
停止する。FRUの各エラートリガ出力部は、次
FRUの入力部Ｆ、及びLSS１２にある複数入力
ORゲートのいずれかの入力部に接続される。出
力部05及び06はエクスクルーシブORゲート３１
の入力部に接続され、エクスクルーシブORゲー
ト３１の出力部はEIC１１′の入力部Ｆに接続さ
れる。ORゲート３０の出力部は、大域フリーズ
論理回路３２の入力部に接続され、３２の出力部
は、導体３５を経由して、FRU１からFRU７の
各フイールド交換可能装置の入力部Ｇに接続され
る。全FRUはシステム・クロツクにより駆動さ
れるので、ERR１６の出力部２８からのフリー
ズ信号、あるいは直前FRUからのノン・ゼロ・
インパルスがEICの入力部Ｆを経由して出力され
た後のサイクルにおいて、エラートリガ２０の出
力は、ノン・ゼロとなる。出力はその後、次クロ
ツク・サイクルにおいてゼロ状態に戻る。 図面ではエラートリガ２０はモジユーロ２・カ
ウンタとして機能している。各エラートリガはガ
ロワ・フイールド・カウンタのステージとなるよ
う内部接続されるので、カウントはGF（2**Ｎ）
の不換多項式に従つて行われ、2**Ｎがシステ
ム・クロツクを止めるのに必要なだけのサイクル
数以上になるようＮが選定される。既知の通りガ
ロワ・フイールド・カウンタは、ノン・ゼロ値が
いずれかのエラートリガ２０によりカウンタに入
力されなければ、カウントを始めない。エラーが
発生すると、最初に障害を起こしたFRUのエラ
ートリガ２０が、ガロワ・フイールド・カウンタ
に最初にノン・ゼロ・インパルスを入力する。既
知の通りモジユーロ２・カウンタは、多様に内部
接続されることがある。これは、ガロワ・フイー
ルド・カウンタによつて特定の多項方程式を解く
ためである。例えば、解析される多項方程式の種
類により、エクスクルーシブOR３１が多様に接
続されるか、または一以上のエクスクルーシブ
ORゲートが使用されることが考えられる。この
ようにして構成されたガロワ・フイールド・カウ
ンタに、最初にノン・ゼロ・インパルスを入力す
るフイールド交換可能装置は、01から07までの出
力部に現れるカウントから、常に識別できる。シ
ステム・クロツクを止めるのに必要なサイクル数
がわかればそれにより、出力部01から07における
ガロワ・フイールドのカウンタが分析され、どの
FRUが最初にノン・ゼロ・インパルスを入力し
て、ガロワ・フイールド・カウンタを始動させた
か判別できる。障害発生を判別すると大域フリー
ズ論理３２は、導体３５を経て各FRUの入力部
Ｇに大域フリーズ信号を入力し、各局所フリーズ
論理１４にエラートリガ２０のセツトを中断する
よう指示し、ガロワ・フイールド・カウンタのカ
ウントをフリーズする。いずれかの入力部２５よ
りエラーチエツカ信号を受け取つてから、FRU
１からFRU７の局所フリーズ論理回路１４がガ
ロワ・フイールドのカウントをフリーズするまで
のサイクル数は、明細な設計パラメータであるた
め、最初のエラー発生からガロワ・フイールドの
最終カウントまでのサイクルは常に知ることがで
きる。 エラー発生時の動作は以下の通りである。最初
のエラー発生と同時にフイールド交換可能装置の
エラートリガ２０がセツトされ、最初のノン・ゼ
ロ値をガロワ・フイールド論理に入力する。一サ
イクル後、局所フリーズ論理１４は、ERR１６
及び該フイールド交換可能装置のエラートリガ
に、エラーが続いてレジスタされないよう阻止す
る。ノン・ゼロ値はガロワ・フイールド・カウン
タ及びLSS１２のカウンタ・フイードバツク経路
を通じて伝播し、その結果大域フリーズ論理が大
域フリーズ信号を生成する。大域フリーズ論理３
２による大域フリーズ信号生成後に、FRU１か
らFRU７のいずれかのフイールド交換可能装置
が受け取るエラーチエツカ信号は、ガロワ・フイ
ールド・カウンタによつてカウントされない。局
所フリーズ論理回路１４の全てがフリーズされた
後に、出力部01から07に生じる信号から判別され
る独自の値が、最初にエラーを起こしたフイール
ド交換可能装置を識別する。 第一表に示すのは、フイールド交換可能装置で
一エラー発生後の、出力部01から07に生じる信号
の一番目から五番目までのサイクルに対する値で
ある。大域フリーズが起こつたサイクルがわかれ
ば、本表をそのサイクルに適用して、最初に障害
を起こしたフイールド交換可能装置を判別でき
る。フイールド交換可能装置の障害によりガロ
ワ・フイールド・カウンタがカウントを開始し、
システム・クロツク停止以前にエラーが他のフイ
ールド交換可能装置に伝播して、多重エラーを引
き起こすような場合には、同様の表を作成して対
応することができる。そのような多重エラー発生
の場合にも、ガロワ・フイールドのカウント値は
独自のものとなり、最初の障害フイールド交換可
能装置が識別できる。
【表】
【表】
【表】
【表】
【表】
【表】
【表】
またあるいは入力部２５が、一つのフイールド
交換可能装置の一要素からではなく、フイールド
交換可能装置の組から入力されるエラーを示すこ
とがある。この場合入力部２５は、分離したガロ
ワ・フイールド・カウンタの大域フリーズ論理回
路の出力を表わす。こういつた配列では、一つの
ガロワ・フイールド・カウンタはフイールド交換
可能装置の何組かのうち一組を指し、さらにこの
ガロワ・フイールド・カウンタが、最初にエラー
を起こしたフイールド交換可能装置を指す。 Ｅ 発明の効果 最初に障害を起こした回路部分を、回路モジユ
ール単位（交換可能単位）で素早く発見できるの
で、回路交換が容易になり、システムダウンの時
間を短縮できる。
交換可能装置の一要素からではなく、フイールド
交換可能装置の組から入力されるエラーを示すこ
とがある。この場合入力部２５は、分離したガロ
ワ・フイールド・カウンタの大域フリーズ論理回
路の出力を表わす。こういつた配列では、一つの
ガロワ・フイールド・カウンタはフイールド交換
可能装置の何組かのうち一組を指し、さらにこの
ガロワ・フイールド・カウンタが、最初にエラー
を起こしたフイールド交換可能装置を指す。 Ｅ 発明の効果 最初に障害を起こした回路部分を、回路モジユ
ール単位（交換可能単位）で素早く発見できるの
で、回路交換が容易になり、システムダウンの時
間を短縮できる。
これは本発明の概略図である。フイールド交換
可能装置（FRU）を接続して、エラー発生時に
障害FRUを識別するカウンタを構成している。 １〜７…フイールド交換可能装置（FRU）、１
０…システム、１１…エラー分離回路（EIC）、
１２…論理支援機構（LSS）、１４…フリーズ論
理回路、１６…エラー報告レジスタ回路
（ERR）、１８…ORゲート、２０…エラートリ
ガ、３０…ORゲート、３１…エクスクルーシブ
ORゲート、３２…大域フリーズ論理回路、３５
…導体。
可能装置（FRU）を接続して、エラー発生時に
障害FRUを識別するカウンタを構成している。 １〜７…フイールド交換可能装置（FRU）、１
０…システム、１１…エラー分離回路（EIC）、
１２…論理支援機構（LSS）、１４…フリーズ論
理回路、１６…エラー報告レジスタ回路
（ERR）、１８…ORゲート、２０…エラートリ
ガ、３０…ORゲート、３１…エクスクルーシブ
ORゲート、３２…大域フリーズ論理回路、３５
…導体。
Claims (1)
- 【特許請求の範囲】 １ エラーを生じた時にエラーチエツカ信号を発
生する手段を夫々持つた複数個の回路モジユール
を含んだシステムのためのエラー探知回路であつ
て、 上記エラーチエツカ信号に応答してエラー信号
を発生するため、上記回路モジユールの各々に設
けられたエラー探知手段と、 上記エラー探知手段のうちの対応するものから
上記エラー信号を受け取るための入力、及び出力
を有し、上記エラー探知手段からのエラー信号を
感知するため、上記回路モジユールの各々に設け
られたエラートリガ手段と、 上記すべてのエラートリガ手段が夫々一つのカ
ウンタ段を構成するように該エラートリガ手段の
すべての出力に接続されてカウンタを形成する接
続手段であつて、該カウンタの計数値が上記エラ
ートリガ手段のうちの、入力に上記エラー信号を
最初に受け取つたエラートリガを指示するように
した接続手段と、より成るエラー探知回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/148,826 US4852095A (en) | 1988-01-27 | 1988-01-27 | Error detection circuit |
| US148826 | 1988-01-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01197846A JPH01197846A (ja) | 1989-08-09 |
| JPH0563823B2 true JPH0563823B2 (ja) | 1993-09-13 |
Family
ID=22527564
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63285944A Granted JPH01197846A (ja) | 1988-01-27 | 1988-11-14 | エラー探知回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4852095A (ja) |
| EP (1) | EP0325727A3 (ja) |
| JP (1) | JPH01197846A (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5206948A (en) * | 1989-12-22 | 1993-04-27 | Bull Hn Information Systems Inc. | Bus monitor with means for selectively capturing trigger conditions |
| US5361267A (en) * | 1992-04-24 | 1994-11-01 | Digital Equipment Corporation | Scheme for error handling in a computer system |
| US6236654B1 (en) | 1997-02-14 | 2001-05-22 | Advanced Micro Devices, Inc. | Method and apparatus for managing learning in an address table in memory |
| US6389557B1 (en) * | 1998-09-16 | 2002-05-14 | Advanced Micro Devices, Inc. | Freezing mechanism for debugging |
| US6550022B1 (en) * | 1999-11-02 | 2003-04-15 | International Business Machines Corporation | Hierarchical JTAG based checkstop architecture for computer systems |
| US20040216003A1 (en) * | 2003-04-28 | 2004-10-28 | International Business Machines Corporation | Mechanism for FRU fault isolation in distributed nodal environment |
| US7251748B2 (en) * | 2003-09-12 | 2007-07-31 | Sun Microsystems, Inc. | System and method for determining a global ordering of events using timestamps |
| JP4804408B2 (ja) * | 2007-04-17 | 2011-11-02 | 株式会社日立製作所 | ログ解析方法及び装置 |
| US9425802B1 (en) * | 2015-05-28 | 2016-08-23 | Altera Corporation | Methods and apparatus for configuring and reconfiguring a partial reconfiguration region |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4100605A (en) * | 1976-11-26 | 1978-07-11 | International Business Machines Corporation | Error status reporting |
| US4167041A (en) * | 1977-04-05 | 1979-09-04 | International Business Machines Corporation | Status reporting |
| US4139818A (en) * | 1977-09-30 | 1979-02-13 | Burroughs Corporation | Circuit means for collecting operational errors in IC chips and for identifying and storing the locations thereof |
| US4184630A (en) * | 1978-06-19 | 1980-01-22 | International Business Machines Corporation | Verifying circuit operation |
| US4679195A (en) * | 1985-04-10 | 1987-07-07 | Amdahl Corporation | Error tracking apparatus in a data processing system |
-
1988
- 1988-01-27 US US07/148,826 patent/US4852095A/en not_active Expired - Fee Related
- 1988-11-14 JP JP63285944A patent/JPH01197846A/ja active Granted
- 1988-11-26 EP EP19880119740 patent/EP0325727A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0325727A3 (en) | 1990-10-24 |
| EP0325727A2 (en) | 1989-08-02 |
| JPH01197846A (ja) | 1989-08-09 |
| US4852095A (en) | 1989-07-25 |
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