JP2003066124A - 半導体集積回路試験装置 - Google Patents
半導体集積回路試験装置Info
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- JP2003066124A JP2003066124A JP2001254769A JP2001254769A JP2003066124A JP 2003066124 A JP2003066124 A JP 2003066124A JP 2001254769 A JP2001254769 A JP 2001254769A JP 2001254769 A JP2001254769 A JP 2001254769A JP 2003066124 A JP2003066124 A JP 2003066124A
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Abstract
(57)【要約】
【課題】 ＩＣテスタを構成する各種機能構成要素の異
常に起因する試験のロス時間を短縮する。 【解決手段】 予め決められた試験用パターン信号を半
導体デバイスＸに入力し、該試験用パターン信号に対し
て半導体デバイスＸから出力される出力信号を評価する
ことにより各種の半導体デバイスＸの動作を試験する半
導体集積回路試験装置において、半導体集積回路試験装
置を構成する各種機能構成要素の異常を試験実行中に自
動検出し、この検出の内容をエラーメッセージとして表
示する。
常に起因する試験のロス時間を短縮する。 【解決手段】 予め決められた試験用パターン信号を半
導体デバイスＸに入力し、該試験用パターン信号に対し
て半導体デバイスＸから出力される出力信号を評価する
ことにより各種の半導体デバイスＸの動作を試験する半
導体集積回路試験装置において、半導体集積回路試験装
置を構成する各種機能構成要素の異常を試験実行中に自
動検出し、この検出の内容をエラーメッセージとして表
示する。
Description
【０００１】
【発明の属する技術分野】本発明は、デバイス試験実行
中にハードウェアの故障や誤動作による異常現象を自動
検出可能な半導体集積回路試験装置に関する。
中にハードウェアの故障や誤動作による異常現象を自動
検出可能な半導体集積回路試験装置に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】周知の
ように、半導体集積回路試験装置（通称、ＩＣテスタ）
は、各種半導体集積回路（半導体デバイス）の動作を試
験する装置であり、試験用パターン信号に対する出力信
号を評価することにより、半導体デバイスの動作が正常
であるか否かを試験するものである。このようなＩＣテ
スタには、用途等に応じてロジックテスタやメモリテス
タ、テストバーンインテスト・システム等、種々のもの
がある。
ように、半導体集積回路試験装置（通称、ＩＣテスタ）
は、各種半導体集積回路（半導体デバイス）の動作を試
験する装置であり、試験用パターン信号に対する出力信
号を評価することにより、半導体デバイスの動作が正常
であるか否かを試験するものである。このようなＩＣテ
スタには、用途等に応じてロジックテスタやメモリテス
タ、テストバーンインテスト・システム等、種々のもの
がある。
【０００３】ところで、従来の半導体集積回路試験装置
では、システム電源電圧異常、煙検知、漏水検知、ＣＰ
Ｕと外部機器との通信異常、半導体デバイスの電源供給
用ＢＳ電源における出力電圧異常や過電流、半導体デバ
イスへの印加信号レベル異常等の重大なシステム障害や
半導体デバイス破壊を引き起こすハードウェア故障につ
いては、システムアラームやＢＳアラームとしてハード
ウェア故障を検出している。しかしながら、装置の機能
動作を処理するハードウェア回路に対するデバイス試験
実行中での異常検出は、殆ど実施されていない。
では、システム電源電圧異常、煙検知、漏水検知、ＣＰ
Ｕと外部機器との通信異常、半導体デバイスの電源供給
用ＢＳ電源における出力電圧異常や過電流、半導体デバ
イスへの印加信号レベル異常等の重大なシステム障害や
半導体デバイス破壊を引き起こすハードウェア故障につ
いては、システムアラームやＢＳアラームとしてハード
ウェア故障を検出している。しかしながら、装置の機能
動作を処理するハードウェア回路に対するデバイス試験
実行中での異常検出は、殆ど実施されていない。
【０００４】このため、ＣＰＵからパターン発生ユニッ
トへのパターン転送エラーやパターン発生ユニットのパ
ターンシーケンス制御回路部の故障等によるパターン無
限ループや、パターン発生ユニットのパターン起動制御
回路部の故障等によるパターン発生起動不良といった現
象が発生した場合に、デバイス試験がそこで停滞しいつ
までも終了しないという状況に陥ってしまう。このよう
な状況に陥った場合、比較的試験時間の短いロジックデ
バイスの試験においては半導体集積回路試験装置のオペ
レーターが直ぐにその異常に気づき対処することも可能
だが、比較的試験時間の長いメモリデバイスの試験や、
さらに総試験時間が数時間以上にも及ぶテストバーンイ
ンテストシステムによるデバイス試験においては、オペ
レーターがデバイス試験実行起動後、装置周辺から離れ
てしまうケースも多く、気が付いたときには膨大な試験
時間が無駄になる。
トへのパターン転送エラーやパターン発生ユニットのパ
ターンシーケンス制御回路部の故障等によるパターン無
限ループや、パターン発生ユニットのパターン起動制御
回路部の故障等によるパターン発生起動不良といった現
象が発生した場合に、デバイス試験がそこで停滞しいつ
までも終了しないという状況に陥ってしまう。このよう
な状況に陥った場合、比較的試験時間の短いロジックデ
バイスの試験においては半導体集積回路試験装置のオペ
レーターが直ぐにその異常に気づき対処することも可能
だが、比較的試験時間の長いメモリデバイスの試験や、
さらに総試験時間が数時間以上にも及ぶテストバーンイ
ンテストシステムによるデバイス試験においては、オペ
レーターがデバイス試験実行起動後、装置周辺から離れ
てしまうケースも多く、気が付いたときには膨大な試験
時間が無駄になる。
【０００５】また、半導体デバイスからの出力信号を期
待値と比較判定するための判定タイミングを与えるスト
ローブ信号について、ストローブ信号系回路の故障等に
よりストローブ判定回路にて正常な判定が実行されなか
った場合には、最終的な試験結果として不良デバイスが
良品デバイスとして判定されてしまう。このような場
合、オペレーターが直ちに誤判定現象を発見することは
極めて困難である。
待値と比較判定するための判定タイミングを与えるスト
ローブ信号について、ストローブ信号系回路の故障等に
よりストローブ判定回路にて正常な判定が実行されなか
った場合には、最終的な試験結果として不良デバイスが
良品デバイスとして判定されてしまう。このような場
合、オペレーターが直ちに誤判定現象を発見することは
極めて困難である。
【０００６】本発明は、上述する問題点に鑑みてなされ
たもので、半導体集積回路試験装置を構成する各種機能
構成要素の異常に起因する試験のロス時間を短縮するこ
とを目的とする。
たもので、半導体集積回路試験装置を構成する各種機能
構成要素の異常に起因する試験のロス時間を短縮するこ
とを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明では、第１の手段として、予め決められた試
験用パターン信号を半導体デバイスに入力し、該試験用
パターン信号に対して半導体デバイスから出力される出
力信号を評価することにより各種の半導体デバイスの動
作を試験する半導体集積回路試験装置において、各種機
能構成要素の異常を試験実行中に自動検出し、この検出
の内容をエラーメッセージとして表示するという手段を
採用する。
に、本発明では、第１の手段として、予め決められた試
験用パターン信号を半導体デバイスに入力し、該試験用
パターン信号に対して半導体デバイスから出力される出
力信号を評価することにより各種の半導体デバイスの動
作を試験する半導体集積回路試験装置において、各種機
能構成要素の異常を試験実行中に自動検出し、この検出
の内容をエラーメッセージとして表示するという手段を
採用する。
【０００８】また、第２の手段として、上記第１の手段
において、機能構成要素の１つとして、試験用パターン
信号を生成するパターン発生回路の動作異常を検出する
という手段を採用する。
において、機能構成要素の１つとして、試験用パターン
信号を生成するパターン発生回路の動作異常を検出する
という手段を採用する。
【０００９】第３の手段として、上記第２の手段におい
て、パターン発生回路に試験用パターン信号の生成開始
を指示するパターンスタート信号によりセットされ、か
つ、生成終了を指示するパターン終了信号によりリセッ
トされるテストフラグの状態をモニタリングすることに
より、パターン発生回路における試験用パターン信号の
生成開始異常を検出するという手段を採用する。
て、パターン発生回路に試験用パターン信号の生成開始
を指示するパターンスタート信号によりセットされ、か
つ、生成終了を指示するパターン終了信号によりリセッ
トされるテストフラグの状態をモニタリングすることに
より、パターン発生回路における試験用パターン信号の
生成開始異常を検出するという手段を採用する。
【００１０】第４の手段として、上記第２または第３の
手段において、パターン発生回路に試験用パターン信号
の生成開始を指示するパターンスタート信号によりセッ
トされ、かつ、生成終了を指示するパターン終了信号に
よりリセットされるテストフラグの状態をモニタリング
することにより、パターン発生回路における試験用パタ
ーン信号の生成終了異常を検出するという手段を採用す
る。
手段において、パターン発生回路に試験用パターン信号
の生成開始を指示するパターンスタート信号によりセッ
トされ、かつ、生成終了を指示するパターン終了信号に
よりリセットされるテストフラグの状態をモニタリング
することにより、パターン発生回路における試験用パタ
ーン信号の生成終了異常を検出するという手段を採用す
る。
【００１１】第５の手段として、上記第１〜第４いずれ
かの手段において、機能構成要素の１つとして、出力信
号を期待値信号と比較評価するストローブ判定回路の動
作異常を検出するという手段を採用する。
かの手段において、機能構成要素の１つとして、出力信
号を期待値信号と比較評価するストローブ判定回路の動
作異常を検出するという手段を採用する。
【００１２】さらに、第６の手段として、上記第５の手
段において、出力信号と期待値信号との比較タイミング
を規定するストローブ信号のストローブ判定回路への供
給異常を検出するという手段を採用する。
段において、出力信号と期待値信号との比較タイミング
を規定するストローブ信号のストローブ判定回路への供
給異常を検出するという手段を採用する。
【００１３】
【発明の実施の形態】以下、図面を参照して、本発明に
係わる半導体集積回路試験装置の第１及び第２実施形態
について説明する。
係わる半導体集積回路試験装置の第１及び第２実施形態
について説明する。
【００１４】〔第１実施形態〕本第１実施形態は、本発
明をパターン発生回路の異常検出に適用したものであ
る。図１は、第１実施形態の要部（パターン発生ユニッ
トの周辺回路）の機能構成を示すブロック図である。こ
の図１において、符号１はパターン発生ユニット、２は
パターン起動制御回路、３はパターン発生回路、４はリ
ードバック回路、５はＣＰＵ、６はモニタ、７はブザー
である。
明をパターン発生回路の異常検出に適用したものであ
る。図１は、第１実施形態の要部（パターン発生ユニッ
トの周辺回路）の機能構成を示すブロック図である。こ
の図１において、符号１はパターン発生ユニット、２は
パターン起動制御回路、３はパターン発生回路、４はリ
ードバック回路、５はＣＰＵ、６はモニタ、７はブザー
である。
【００１５】パターン発生ユニット１は、制御用に別途
設けられたＣＰＵ５による制御の下でパターン信号（試
験用パターン信号）を生成する。パターン起動制御回路
２は、上記ＣＰＵ５から入力されるパターンスタート命
令（ＰＡＴＳＴ命令）によりセットされると共に、パタ
ーンデータの最終行に付加されているパターン終了コマ
ンド（ＨＡＬＴコマンド）によってリセットされる制御
回路２ａを内部に備えている。このパターン起動制御回
路２は、上記制御回路２ａの設定状態をＴＥＳＴフラグ
としてパターン発生回路３に出力すると共に、ＨＡＬＴ
コマンドに基づいてパターン信号の生成終了を通知する
パターンエンド割り込み（ＰＡＴＥＮＤＩ）をＣＰＵ５
に出力する。
設けられたＣＰＵ５による制御の下でパターン信号（試
験用パターン信号）を生成する。パターン起動制御回路
２は、上記ＣＰＵ５から入力されるパターンスタート命
令（ＰＡＴＳＴ命令）によりセットされると共に、パタ
ーンデータの最終行に付加されているパターン終了コマ
ンド（ＨＡＬＴコマンド）によってリセットされる制御
回路２ａを内部に備えている。このパターン起動制御回
路２は、上記制御回路２ａの設定状態をＴＥＳＴフラグ
としてパターン発生回路３に出力すると共に、ＨＡＬＴ
コマンドに基づいてパターン信号の生成終了を通知する
パターンエンド割り込み（ＰＡＴＥＮＤＩ）をＣＰＵ５
に出力する。
【００１６】パターン発生回路３は、ＴＥＳＴフラグに
基づいてパターン信号の生成開始と生成終了とが制御さ
れると共に、別途入力されるパターンデータに応じたパ
ターン信号を生成する。リードバック回路４は、上記Ｔ
ＥＳＴフラグをバッファリングしてＣＰＵ５に出力す
る。なお、ＴＥＳＴフラグは、図示するようにタイミン
グ発生部にも供給されており、パターン信号の生成動作
に同期した各種のタイミング信号が生成される。
基づいてパターン信号の生成開始と生成終了とが制御さ
れると共に、別途入力されるパターンデータに応じたパ
ターン信号を生成する。リードバック回路４は、上記Ｔ
ＥＳＴフラグをバッファリングしてＣＰＵ５に出力す
る。なお、ＴＥＳＴフラグは、図示するようにタイミン
グ発生部にも供給されており、パターン信号の生成動作
に同期した各種のタイミング信号が生成される。
【００１７】ＣＰＵ５は、リードバック回路４から入力
されるＴＥＳＴフラグの設定状態に応じてパターン発生
回路３におけるパターン信号の生成開始及び生成終了の
正常／異常をそれぞれ検出し、異常を検出した場合に
は、その異常内容をエラーメッセージとしてモニタ６に
出力すると共に、ブザー７に異常発生信号を出力する。
モニタ６は、上記エラーメッセージを画像表示する。ま
た、ブザー７は、異常発生信号に基づいて鳴動し、異常
発生を警告音として報知する。
されるＴＥＳＴフラグの設定状態に応じてパターン発生
回路３におけるパターン信号の生成開始及び生成終了の
正常／異常をそれぞれ検出し、異常を検出した場合に
は、その異常内容をエラーメッセージとしてモニタ６に
出力すると共に、ブザー７に異常発生信号を出力する。
モニタ６は、上記エラーメッセージを画像表示する。ま
た、ブザー７は、異常発生信号に基づいて鳴動し、異常
発生を警告音として報知する。
【００１８】次に、本第１実施形態の異常検出動作につ
いて、図２のフローチャートに沿って詳しく説明する。
なお、このフローチャートは、上記ＣＰＵ５におけるパ
ターン生成異常検出処理の手順を示している。
いて、図２のフローチャートに沿って詳しく説明する。
なお、このフローチャートは、上記ＣＰＵ５におけるパ
ターン生成異常検出処理の手順を示している。
【００１９】まず最初に、ＣＰＵ５は、ＰＡＴＳＴ命令
をパターン起動制御回路２に出力する（ステップＳ
1）。そして、ＣＰＵ５は、パターン起動制御回路２に
おいてＰＡＴＳＴ命令に基づいてＴＥＳＴフラグが
「１」にセットされるまでの固定時間分だけＷａｉｔし
た後（ステップＳ2）、デバイス試験プログラムのＴＥ
ＳＴ命令で使用されるパターンプログラムにおけるパタ
ーン走行時間以上の条件で任意に設定される任意設定Ｗ
ａｉｔ時間の時間計数（計時）を開始する（ステップＳ
3）と共に、ＴＥＳＴフラグの設定値をリードする（ス
テップＳ4）。
をパターン起動制御回路２に出力する（ステップＳ
1）。そして、ＣＰＵ５は、パターン起動制御回路２に
おいてＰＡＴＳＴ命令に基づいてＴＥＳＴフラグが
「１」にセットされるまでの固定時間分だけＷａｉｔし
た後（ステップＳ2）、デバイス試験プログラムのＴＥ
ＳＴ命令で使用されるパターンプログラムにおけるパタ
ーン走行時間以上の条件で任意に設定される任意設定Ｗ
ａｉｔ時間の時間計数（計時）を開始する（ステップＳ
3）と共に、ＴＥＳＴフラグの設定値をリードする（ス
テップＳ4）。
【００２０】そして、ＣＰＵ５は、上記ＴＥＳＴフラグ
の設定値を判断し（ステップＳ5）、この設定値が
「０」であった場合（ｎｏの場合）は、パターン発生起
動が正常に行われていないものと判断して、「パターン
発生起動不良」のエラーメッセージをモニター６に出力
する（ステップＳ6）と共に、必要に応じてブザー７が
警告音を鳴らすように異常発生信号をも出力する。この
結果、オペレータは、警告音によって異常の発生を感知
し、さらにモニター６上に表示されたエラーメッセージ
を参照することにより、「パターン発生起動不良」が発
生したことを知る。
の設定値を判断し（ステップＳ5）、この設定値が
「０」であった場合（ｎｏの場合）は、パターン発生起
動が正常に行われていないものと判断して、「パターン
発生起動不良」のエラーメッセージをモニター６に出力
する（ステップＳ6）と共に、必要に応じてブザー７が
警告音を鳴らすように異常発生信号をも出力する。この
結果、オペレータは、警告音によって異常の発生を感知
し、さらにモニター６上に表示されたエラーメッセージ
を参照することにより、「パターン発生起動不良」が発
生したことを知る。
【００２１】一方、上記ステップＳ5において、ＴＥＳ
Ｔフラグが「１」に設定されていると判断した場合に
は、ＣＰＵ５は、ＰＡＴＥＮＤＩの入力を待って待機す
る。そして、任意設定Ｗａｉｔ時間の計数終了以前に
（ステップＳ9）、ＰＡＴＥＮＤＩが入力された場合は
（ステップＳ7）、正常にパターン信号の生成が終了し
たものと判断し、「パターンエンド」として認識する
（ステップＳ8）。
Ｔフラグが「１」に設定されていると判断した場合に
は、ＣＰＵ５は、ＰＡＴＥＮＤＩの入力を待って待機す
る。そして、任意設定Ｗａｉｔ時間の計数終了以前に
（ステップＳ9）、ＰＡＴＥＮＤＩが入力された場合は
（ステップＳ7）、正常にパターン信号の生成が終了し
たものと判断し、「パターンエンド」として認識する
（ステップＳ8）。
【００２２】しかし、上記ステップＳ7及びステップＳ9
の処理において、任意設定Ｗａｉｔ時間が経過（計数終
了）してもＰＡＴＥＮＤＩが入力されていなかった場合
には、ＴＥＳＴフラグの設定値を再度リードする（ステ
ップＳ10）。そして、この設定値が「１」である場合は
（ステップＳ11）、パターン信号の発生処理が無限ルー
プ状態に陥っていると判断し、「パターン無限ループ」
のエラーメッセージをモニター６に出力し（ステップＳ
13）、また必要に応じてブザー８に異常発生信号を出力
して警告音を発生させる。
の処理において、任意設定Ｗａｉｔ時間が経過（計数終
了）してもＰＡＴＥＮＤＩが入力されていなかった場合
には、ＴＥＳＴフラグの設定値を再度リードする（ステ
ップＳ10）。そして、この設定値が「１」である場合は
（ステップＳ11）、パターン信号の発生処理が無限ルー
プ状態に陥っていると判断し、「パターン無限ループ」
のエラーメッセージをモニター６に出力し（ステップＳ
13）、また必要に応じてブザー８に異常発生信号を出力
して警告音を発生させる。
【００２３】なお、上記再リードの結果、ＴＥＳＴフラ
グの設定値が「０」であった場合には（ステップＳ1
1）、パターン信号の発生処理が何らかの原因で異常停
止したものと判断し、「パターン異常停止」のエラーメ
ッセージをモニター６に出力する（ステップＳ12）と共
に、必要に応じてブザー８に異常発生信号を出力する。
グの設定値が「０」であった場合には（ステップＳ1
1）、パターン信号の発生処理が何らかの原因で異常停
止したものと判断し、「パターン異常停止」のエラーメ
ッセージをモニター６に出力する（ステップＳ12）と共
に、必要に応じてブザー８に異常発生信号を出力する。
【００２４】本題１実施形態によれば、パターン発生回
路３におけるパターン生成の起動不良、パターン無限ル
ープあるいはパターン異常停止等のパターン信号生成に
おける異常発生をデバイス試験の実行中に自動的に検出
することができる。したがって、このような異常発生に
起因するデバイス試験のロス時間を大幅に短縮すること
ができる。
路３におけるパターン生成の起動不良、パターン無限ル
ープあるいはパターン異常停止等のパターン信号生成に
おける異常発生をデバイス試験の実行中に自動的に検出
することができる。したがって、このような異常発生に
起因するデバイス試験のロス時間を大幅に短縮すること
ができる。
【００２５】〔第２実施形態〕次に、本発明の第２実施
形態について、図３及び図４を参照して説明する。本第
２実施形態は、本発明をストローブ信号の異常検出に適
用したものである。
形態について、図３及び図４を参照して説明する。本第
２実施形態は、本発明をストローブ信号の異常検出に適
用したものである。
【００２６】図３において、符号１０はドライバー回路
（ＤＲＶ）、１１はアナログコンパレータ回路（ＣＭ
Ｐ）、１２はストローブ判定回路、１３は４０Bitスト
ローブカウンタ回路、１４は４０Bitリードバック回
路、１５はＣＰＵ、１６はモニタ、１７はブザー、また
Ｘは半導体デバイス（ＤＵＴ：被試験デバイス）であ
る。ドライバー回路１０とアナログコンパレータ回路１
１とは、Ｉ／ＯピンＰを構成している。
（ＤＲＶ）、１１はアナログコンパレータ回路（ＣＭ
Ｐ）、１２はストローブ判定回路、１３は４０Bitスト
ローブカウンタ回路、１４は４０Bitリードバック回
路、１５はＣＰＵ、１６はモニタ、１７はブザー、また
Ｘは半導体デバイス（ＤＵＴ：被試験デバイス）であ
る。ドライバー回路１０とアナログコンパレータ回路１
１とは、Ｉ／ＯピンＰを構成している。
【００２７】ドライバー回路１０は、上述したパターン
信号をバッファリングして半導体デバイスＸに出力す
る。アナログコンパレータ回路１１は、パターン信号に
対して半導体デバイスＸから出力された出力信号を判定
レベルと比較し、この比較結果をストローブ判定回路１
２に出力する。ストローブ判定回路１２は、上述したタ
イミング発生部から供給されるストローブ信号のタイミ
ングで上記比較結果と期待値パターンとを比較すること
により、出力信号が期待値パターンに合致したものであ
るか否かを判定する。
信号をバッファリングして半導体デバイスＸに出力す
る。アナログコンパレータ回路１１は、パターン信号に
対して半導体デバイスＸから出力された出力信号を判定
レベルと比較し、この比較結果をストローブ判定回路１
２に出力する。ストローブ判定回路１２は、上述したタ
イミング発生部から供給されるストローブ信号のタイミ
ングで上記比較結果と期待値パターンとを比較すること
により、出力信号が期待値パターンに合致したものであ
るか否かを判定する。
【００２８】４０Bitストローブカウンタ回路１３は、
ＣＰＵ１５から入力されるＰＡＴＳＴ命令によってリセ
ットされると共に、ストローブ信号のパルス数をカウン
トし、そのカウント値つまりパルス数を４０Bitリード
バック回路１４に出力する。この４０Ｂｉｔストローブ
カウンタ１３は４０Ｂｉｔ構成であり、実際のストロー
ブ信号のパルス数を十分にカウントすることができる。
ＣＰＵ１５から入力されるＰＡＴＳＴ命令によってリセ
ットされると共に、ストローブ信号のパルス数をカウン
トし、そのカウント値つまりパルス数を４０Bitリード
バック回路１４に出力する。この４０Ｂｉｔストローブ
カウンタ１３は４０Ｂｉｔ構成であり、実際のストロー
ブ信号のパルス数を十分にカウントすることができる。
【００２９】４０Bitリードバック回路１４は、上記カ
ウント値をバッファリングしてＣＰＵ１５に出力する。
ＣＰＵ１５は、４０Bitリードバック回路１４から入力
されるストローブ信号のパルス数の異常を検出した場合
には、その異常内容をエラーメッセージとしてモニタ１
６に出力すると共に、ブザー１７に異常発生信号を出力
する。モニタ１６は上記エラーメッセージを画像表示
し、ブザー１７は、異常発生信号に基づいて鳴動し、異
常発生を警告音として報知する。
ウント値をバッファリングしてＣＰＵ１５に出力する。
ＣＰＵ１５は、４０Bitリードバック回路１４から入力
されるストローブ信号のパルス数の異常を検出した場合
には、その異常内容をエラーメッセージとしてモニタ１
６に出力すると共に、ブザー１７に異常発生信号を出力
する。モニタ１６は上記エラーメッセージを画像表示
し、ブザー１７は、異常発生信号に基づいて鳴動し、異
常発生を警告音として報知する。
【００３０】なお、図３では、１つのＩ／ＯピンＰに関
する機能構成のみを示している。実際には、Ｉ／Ｏピン
Ｐは、半導体デバイスＸの端子数に相当する数だけ設け
られている。したがって、ストローブ判定回路１２、４
０Bitストローブカウンタ回路１３及び４０Bitリードバ
ック回路１４は、各Ｉ／ＯピンＰ毎に設けられている。
する機能構成のみを示している。実際には、Ｉ／Ｏピン
Ｐは、半導体デバイスＸの端子数に相当する数だけ設け
られている。したがって、ストローブ判定回路１２、４
０Bitストローブカウンタ回路１３及び４０Bitリードバ
ック回路１４は、各Ｉ／ＯピンＰ毎に設けられている。
【００３１】また、上述した構成では、ストローブ信号
のパルス数を十分にカウントするために４０Ｂｉｔスト
ローブカウンタ回路１３と４０Ｂｉｔカウント値リード
バック回路１４とを用いているが、必ずしも４０Ｂｉｔ
ストローブカウンタ回路１３及び４０Ｂｉｔカウント値
リードバック回路１４に限定されるものではない。他の
Bit構成のカウンタ回路やリードバック回路を用いても
良い。
のパルス数を十分にカウントするために４０Ｂｉｔスト
ローブカウンタ回路１３と４０Ｂｉｔカウント値リード
バック回路１４とを用いているが、必ずしも４０Ｂｉｔ
ストローブカウンタ回路１３及び４０Ｂｉｔカウント値
リードバック回路１４に限定されるものではない。他の
Bit構成のカウンタ回路やリードバック回路を用いても
良い。
【００３２】次に、本第２実施形態におけるＣＰＵ１５
のストローブ信号異常検出処理について、図４及び図５
を参照して説明する。
のストローブ信号異常検出処理について、図４及び図５
を参照して説明する。
【００３３】最初に、図４は、ストローブ信号異常検出
処理を示すフローチャートである。ＣＰＵ１５は、上述
した第１実施形態における「パターンエンド」の場合
（ステップＳ8）、判定対象となる第１のＩ／ＯピンＰ
の４０Bitストローブカウンタ回路１３からストローブ
信号のカウント値（パルス数）を４０Bitリードバック
回路１４を介してリードする（ステップＳ20）。そし
て、ステップＳ21の処理、つまり判定対象となる全ての
Ｉ／ＯピンＰについて上記ステップＳ20の処理が終了し
たかを判断することにより、全てのＩ／ＯピンＰに関す
るカウント値をリードする。
処理を示すフローチャートである。ＣＰＵ１５は、上述
した第１実施形態における「パターンエンド」の場合
（ステップＳ8）、判定対象となる第１のＩ／ＯピンＰ
の４０Bitストローブカウンタ回路１３からストローブ
信号のカウント値（パルス数）を４０Bitリードバック
回路１４を介してリードする（ステップＳ20）。そし
て、ステップＳ21の処理、つまり判定対象となる全ての
Ｉ／ＯピンＰについて上記ステップＳ20の処理が終了し
たかを判断することにより、全てのＩ／ＯピンＰに関す
るカウント値をリードする。
【００３４】ＣＰＵ１５は、このようにして全てのＩ／
ＯピンＰに関するカウント値をリードすると、カウント
値が「０」となっているＩ／ＯピンＰが存在するか否か
を判断し（ステップＳ22）、全てのカウント値が「０」
でなかった場合は、ストローブ信号に異常がなかったと
して、通常のパターンエンド処理を実行し（ステップＳ
23）、一方、カウント値が「０」であるＩ／ＯピンＰが
１つでも存在した場合には、「ストローブ信号異常」の
エラーメッセージをモニター１６に出力し（ステップＳ
24）、また必要に応じてブザー１７を鳴動させる。な
お、本ストローブ信号異常検出処理では、簡易的にカウ
ント値が「０」であるＩ／ＯピンＰが１つでもあった場
合、つまりストローブ信号が全く供給されないＩ／Ｏピ
ンＰが存在する場合にのみ、ストローブ信号の異常とし
て検出している。
ＯピンＰに関するカウント値をリードすると、カウント
値が「０」となっているＩ／ＯピンＰが存在するか否か
を判断し（ステップＳ22）、全てのカウント値が「０」
でなかった場合は、ストローブ信号に異常がなかったと
して、通常のパターンエンド処理を実行し（ステップＳ
23）、一方、カウント値が「０」であるＩ／ＯピンＰが
１つでも存在した場合には、「ストローブ信号異常」の
エラーメッセージをモニター１６に出力し（ステップＳ
24）、また必要に応じてブザー１７を鳴動させる。な
お、本ストローブ信号異常検出処理では、簡易的にカウ
ント値が「０」であるＩ／ＯピンＰが１つでもあった場
合、つまりストローブ信号が全く供給されないＩ／Ｏピ
ンＰが存在する場合にのみ、ストローブ信号の異常とし
て検出している。
【００３５】続いて、図５は、他のストローブ信号異常
検出処理を示すフローチャートである。ＣＰＵ１５は、
上述した第１実施形態における「パターンエンド」の場
合（ステップＳ8）、判定対象となる第１のＩ／Ｏピン
Ｐの４０Bitストローブカウンタ回路１３からストロー
ブ信号のカウント値（パルス数）を４０Bitリードバッ
ク回路１４を介してリードする（ステップＳa）。
検出処理を示すフローチャートである。ＣＰＵ１５は、
上述した第１実施形態における「パターンエンド」の場
合（ステップＳ8）、判定対象となる第１のＩ／Ｏピン
Ｐの４０Bitストローブカウンタ回路１３からストロー
ブ信号のカウント値（パルス数）を４０Bitリードバッ
ク回路１４を介してリードする（ステップＳa）。
【００３６】そして、ＣＰＵ１５は、上記カウント値が
予め規定された値Ａと等しいか否かを判断し（ステップ
Ｓb）、カウント値が値Ａと等しくない場合は、ストロ
ーブ信号に異常があったと判断して「ストローブ信号異
常」のエラーメッセージをモニター１６に出力し（ステ
ップＳc）、カウント値が値Ａと等しい場合には、ステ
ップＳdの処理、つまり判定対象となる全てのＩ／Ｏピ
ンＰについて上記ステップＳa，Ｓbの処理が終了したか
を判断することにより、全てのＩ／ＯピンＰに関するカ
ウント値を値Ａと比較評価する。ここで、上記数値Ａ
は、パターンプログラムにより規定される各Ｉ／Ｏピン
Ｐのストローブ判定回数であり、各Ｉ／ＯピンＰ毎に個
別に設定されていると共に、予めパターンシミュレータ
等により演算され、アプリケーションファイル等に格納
されている。
予め規定された値Ａと等しいか否かを判断し（ステップ
Ｓb）、カウント値が値Ａと等しくない場合は、ストロ
ーブ信号に異常があったと判断して「ストローブ信号異
常」のエラーメッセージをモニター１６に出力し（ステ
ップＳc）、カウント値が値Ａと等しい場合には、ステ
ップＳdの処理、つまり判定対象となる全てのＩ／Ｏピ
ンＰについて上記ステップＳa，Ｓbの処理が終了したか
を判断することにより、全てのＩ／ＯピンＰに関するカ
ウント値を値Ａと比較評価する。ここで、上記数値Ａ
は、パターンプログラムにより規定される各Ｉ／Ｏピン
Ｐのストローブ判定回数であり、各Ｉ／ＯピンＰ毎に個
別に設定されていると共に、予めパターンシミュレータ
等により演算され、アプリケーションファイル等に格納
されている。
【００３７】したがって、ステップＳa〜Ｓdの一連処理
によって全てのＩ／ＯピンＰの中に１つでもカウント値
が値Ａと等しくないものが存在した場合には、「ストロ
ーブ信号異常」のエラーメッセージがモニター１６に出
力されると共に、必要に応じてブザー１７が鳴動する。
これに対して、全てのＩ／ＯピンＰのカウント値が値Ａ
に等しい場合には、ＣＰＵ１５は、ストローブ信号に異
常は無かったものと判断して通常のパターンエンド処理
を実行し（ステップＳe）、デバイス試験プログラムの
次ステップへ処理を進める。
によって全てのＩ／ＯピンＰの中に１つでもカウント値
が値Ａと等しくないものが存在した場合には、「ストロ
ーブ信号異常」のエラーメッセージがモニター１６に出
力されると共に、必要に応じてブザー１７が鳴動する。
これに対して、全てのＩ／ＯピンＰのカウント値が値Ａ
に等しい場合には、ＣＰＵ１５は、ストローブ信号に異
常は無かったものと判断して通常のパターンエンド処理
を実行し（ステップＳe）、デバイス試験プログラムの
次ステップへ処理を進める。
【００３８】本第２実施形態によれば、ストローブ判定
回路１２におけるストローブ信号異常をデバイス試験の
実行中に自動的に検出することが可能であり、よってス
トローブ信号の異常に起因する出力信号判定ミスを防ぐ
ことができる。
回路１２におけるストローブ信号異常をデバイス試験の
実行中に自動的に検出することが可能であり、よってス
トローブ信号の異常に起因する出力信号判定ミスを防ぐ
ことができる。
【００３９】
【発明の効果】本発明によれば、各種機能構成要素の異
常を試験実行中に自動検出し、この検出の内容をエラー
メッセージとして表示するので、半導体集積回路試験装
置を構成する各種機能構成要素の異常に起因する試験の
ロス時間を大幅に短縮することができる。
常を試験実行中に自動検出し、この検出の内容をエラー
メッセージとして表示するので、半導体集積回路試験装
置を構成する各種機能構成要素の異常に起因する試験の
ロス時間を大幅に短縮することができる。
【図１】 本発明の第１実施形態の要部ブロック図であ
る。
る。
【図２】 本発明の第１実施形態におけるパターン発生
異常検出処理のフローチャートである。
異常検出処理のフローチャートである。
【図３】 本発明の第２実施形態の要部ブロック図であ
る。
る。
【図４】 本発明の第２実施形態におけるストローブ信
号異常検出処理のフローチャートである。
号異常検出処理のフローチャートである。
【図５】 本発明の第２実施形態における他のストロー
ブ信号異常検出処理のフローチャートである。
ブ信号異常検出処理のフローチャートである。
１……パターン発生ユニット
２……パターン起動制御回路
２ａ……制御回路
３……パターン発生回路
４……リードバック回路
５……ＣＰＵ
６……モニタ
７……ブザー
Ｘ……半導体デバイス（ＤＵＴ）
Ｐ……Ｉ／Ｏピン
１０……ドライバー回路（ＤＲＶ）
１１……アナログコンパレータ回路（ＣＭＰ）
１２……ストローブ判定回路
１３……４０Ｂｉｔストローブカウンタ回路
１４……４０Ｂｉｔカウント値リードバック回路
１５……ＣＰＵ
１６……モニタ
１７……ブザー
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｇ０６Ｆ 11/22 Ｇ０１Ｒ 31/28 Ｈ
３３０ Ｒ
Claims (6)
- 【請求項１】 予め決められた試験用パターン信号を
半導体デバイスに入力し、該試験用パターン信号に対し
て半導体デバイスから出力される出力信号を評価するこ
とにより各種の半導体デバイスの動作を試験する半導体
集積回路試験装置であって、 各種機能構成要素の異常を試験実行中に自動検出し、こ
の検出の内容をエラーメッセージとして表示することを
特徴とする半導体集積回路試験装置。 - 【請求項２】 機能構成要素の１つとして、試験用パ
ターン信号を生成するパターン発生回路（３）の動作異
常を検出することを特徴とする請求項１記載の半導体集
積回路試験装置。 - 【請求項３】 パターン発生回路（３）に試験用パタ
ーン信号の生成開始を指示するパターンスタート信号に
よりセットされ、かつ、生成終了を指示するパターン終
了信号によりリセットされるテストフラグの状態をモニ
タリングすることにより、パターン発生回路（３）にお
ける試験用パターン信号の生成開始異常を検出すること
を特徴とする請求項２記載の半導体集積回路試験装置。 - 【請求項４】 パターン発生回路（３）に試験用パタ
ーン信号の生成開始を指示するパターンスタート信号に
よりセットされ、かつ、生成終了を指示するパターン終
了信号によりリセットされるテストフラグの状態をモニ
タリングすることにより、パターン発生回路（３）にお
ける試験用パターン信号の生成終了異常を検出すること
を特徴とする請求項２または３記載の半導体集積回路試
験装置。 - 【請求項５】 機能構成要素の１つとして、出力信号
を期待値信号と比較評価するストローブ判定回路（１
２）の動作異常を検出することを特徴とする請求項請求
項１〜４いずれかに記載の半導体集積回路試験装置。 - 【請求項６】 出力信号と期待値信号との比較タイミ
ングを規定するストローブ信号のストローブ判定回路
（１２）への供給異常を検出することを特徴とする請求
項５記載の半導体集積回路試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001254769A JP2003066124A (ja) | 2001-08-24 | 2001-08-24 | 半導体集積回路試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001254769A JP2003066124A (ja) | 2001-08-24 | 2001-08-24 | 半導体集積回路試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003066124A true JP2003066124A (ja) | 2003-03-05 |
Family
ID=19082880
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001254769A Withdrawn JP2003066124A (ja) | 2001-08-24 | 2001-08-24 | 半導体集積回路試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003066124A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008046074A (ja) * | 2006-08-21 | 2008-02-28 | Advantest Corp | 試験装置 |
| JP2013167471A (ja) * | 2012-02-14 | 2013-08-29 | Denso Corp | 試験プログラム確認装置および半導体試験装置 |
| CN110515815A (zh) * | 2019-08-19 | 2019-11-29 | 成都华镭科技有限公司 | 单板复位测试的监控方法 |
-
2001
- 2001-08-24 JP JP2001254769A patent/JP2003066124A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008046074A (ja) * | 2006-08-21 | 2008-02-28 | Advantest Corp | 試験装置 |
| JP2013167471A (ja) * | 2012-02-14 | 2013-08-29 | Denso Corp | 試験プログラム確認装置および半導体試験装置 |
| CN110515815A (zh) * | 2019-08-19 | 2019-11-29 | 成都华镭科技有限公司 | 单板复位测试的监控方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20081104 |