JP2008046074A - 試験装置 - Google Patents

Abstract

【課題】試験ユニットやその設定用プログラムに発生した異常の原因追究を効率化する。
【解決手段】被試験デバイスを試験する試験装置であって、被試験デバイスを試験する複数の試験ユニットと、複数の試験ユニットのそれぞれに対してコマンドを送信して、複数の試験ユニットのそれぞれの動作を制御する制御装置と、制御装置から複数の試験ユニットのそれぞれに対して送信されたコマンドを順次受信して記憶するトレースメモリとを備える試験装置を提供する。
【選択図】図２

Description

本発明は、被試験デバイスを試験する試験装置に関する。特に本発明は、複数の試験ユニットを備えた試験装置に関する。

近年の試験装置は、試験パターンを発生させるパターン発生器、および、タイミング信号を発生させるタイミング発生器などの、複数の試験ユニットを有することで、高性能の被試験デバイスの効率的な試験を可能としている。複数の試験ユニットを有する試験装置は、試験ユニットを制御するための制御装置を有している。制御装置は、予め設定されたプログラムに従って動作し、それぞれの試験ユニットに対し試験ユニットを制御するためのコマンドやデータなどを送信する。

なお、現時点で先行技術文献の存在を認識していないので、先行技術文献に関する記載を省略する。

このような試験装置において試験ユニットが異常動作した場合には、その原因はプログラムのバグや信号伝送路の異常など様々な可能性が考えられる。このため、異常原因を追究するには、まず、制御装置からコマンドやデータが正しく出力されているかを検証し、正しく出力されていれば、信号伝送路を検証し、信号伝送路が正常ならば試験ユニットを検証するなどのステップが必要となる。このような検証処理の前提として、異常発生時に制御装置から出力されるコマンドやデータを観測できることが求められる。

制御装置から出力されるコマンドやデータなどは、制御装置の信号線にロジックアナライザなどの計測機器を接続することで観測できる。しかしながら、このような計測には手間がかかるばかりでなく、異常発生時に事後的に信号の内容を計測したのでは、異常の発生原因を解明できない場合もある。さらに、近年の試験装置においては、冷却のため密閉されている部分があり、ロジックアナライザを接続できない場合もある。

そこで本発明は、上記の課題を解決することのできる試験装置を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

本発明によると、被試験デバイスを試験する試験装置であって、被試験デバイスを試験する複数の試験ユニットと、複数の試験ユニットのそれぞれに対してコマンドを送信して、複数の試験ユニットのそれぞれの動作を制御する制御装置と、制御装置から複数の試験ユニットのそれぞれに対して送信されたコマンドを順次受信して記憶するトレースメモリとを備える試験装置を提供する。
また、制御装置と複数の試験ユニットとを接続するインターフェイス部を更に備え、インターフェイス部は、制御装置に接続され、制御装置から複数の試験ユニットのそれぞれに対して送信されたコマンドを制御装置から受信する第１インターフェイスと、複数の試験ユニットに接続され、第１インターフェイスが受信したコマンドを宛先の試験ユニットへ送信する第２インターフェイスとを有し、トレースメモリは、インターフェイス部の内部に設けられ、第１インターフェイスが順次受信したコマンドを順次記憶してもよい。

また、インターフェイス部は、制御装置からの出力指示を受けて、トレースメモリに順次記憶された複数のコマンドのそれぞれを宛先の試験ユニットに対して送信するインターフェイス制御部を更に有してもよい。
また、トレースメモリは、制御装置から複数の試験ユニットのそれぞれに対して発行されたコマンドおよびコマンドに付随するパラメータを対応付けて記憶し、制御装置は、複数の試験ユニットの少なくとも１つに対して異なる設定をすべくトレースメモリに記憶されたパラメータを変更した後に出力指示をインターフェイス部へ送信し、インターフェイス制御部は、制御装置からの出力指示を受けて、トレースメモリに順次記憶された複数のコマンドのそれぞれと、それぞれのコマンドに付随する、制御装置による変更を受けたパラメータとを宛先の試験ユニットに対して送信してもよい。

また、少なくとも１つの試験ユニットは、被試験デバイスが備える複数の端子に対応して複数の端子対応リソースを有し、トレースメモリは、少なくとも１つの試験ユニットにおける、一の端子に対応する第１の端子対応リソースを設定すべく制御装置から送信された複数のコマンドを順次記憶し、インターフェイス制御部は、制御装置の出力指示を受けて、トレースメモリに記憶された複数のコマンドを、第２の端子対応リソースを設定すべく少なくとも１つの試験ユニットに対して送信してもよい。

また、宛先の試験ユニット内のレジスタの内容を読み出す読出コマンドが制御装置から発行されたことに応じて、トレースメモリは、当該読出コマンドと、当該読出コマンドに応答して宛先の試験ユニットから返信された、レジスタの内容を示す返信データとを対応付けて記憶し、トレースメモリに記憶された読出コマンドを宛先の試験ユニットへ送信した場合に、当該読出コマンドに応じて宛先の試験ユニットから返信された新たな返信データと、読出コマンドに対応付けてトレースメモリに記憶されている過去の返信データとが不一致であった場合に異常を検出する障害検出部を更に備えてもよい。

また、インターフェイス制御部は、トレースメモリに記憶されたコマンドにおける、第２インターフェイスと複数の試験ユニットとを接続する通信路の動作クロックの各サイクルに対応するサイクルデータを、第２インターフェイスから通信路へと送信する位相を変化させながら複数回送信し、コマンドが宛先の試験ユニットにより正常に受信される位相の範囲を検出するマージン検出部を更に備えてもよい。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。

以下、発明を実施するための最良の形態（以下、実施の形態と称す）を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、試験装置１０の機能構成を示す。試験装置１０は、制御ユニット２０と、タイミング発生器３０と、パターン発生器４０と、テストヘッド５０と、電源ユニット６０とを有し、被試験デバイス１００の良否を判定することを目的とする。タイミング発生器３０、パターン発生器４０、テストヘッド５０および電源ユニット６０のそれぞれは、被試験デバイス１００を試験するための試験ユニットであり、互いに協調動作して被試験デバイス１００を試験する。例えば、タイミング発生器３０は、所定のクロック信号を生成してパターン発生器４０に供給する。パターン発生器４０は、被試験デバイス１００に供給する試験パターンを、与えられるクロック信号に応じてテストヘッド５０に対し出力する。また、パターン発生器４０は、期待値パターンをテストヘッド５０に対し出力する。テストヘッド５０は、入力を受けた試験パターンを被試験デバイス１００に対し供給する。また、テストヘッド５０は、被試験デバイス１００から出力される試験パターンを取得して期待値パターンと比較させることで被試験デバイス１００の良否を判定させる。電源ユニット６０は、これらの試験ユニットに対し電源を供給する。

制御ユニット２０は、これら複数の試験ユニットのそれぞれに対してコマンドを送信して、これら複数の試験ユニットのそれぞれの動作を制御する。例えば、制御ユニット２０は、試験開始前に試験ユニットに対し所定の初期設定を行ってもよいし、試験ユニット中のレジスタに対し所定のパラメータを設定してもよい。具体的には、制御ユニット２０は、制御装置２２と、インターフェイス部２４とを有する。制御装置２２は、タイミング発生器３０、パターン発生器４０、テストヘッド５０および電源ユニット６０に対し、インターフェイス部２４を介してコマンドを送信する。インターフェイス部２４は、ＰＣＩバス等の汎用バスによって制御装置２２に接続される。そして、インターフェイス部２４は、制御装置２２と、タイミング発生器３０、パターン発生器４０、テストヘッド５０および電源ユニット６０とを接続する。インターフェイス部２４とこれら複数の試験ユニットとの間の接続は、各種の構成を採りうる。例えば、リング状の接続であってもよいし、バス状の接続であってもよいし、ポイントツゥポイント型の接続であってもよい。

図２は、インターフェイス部２４の機能構成をテストヘッド５０と共に示す。インターフェイス部２４は、第１インターフェイス２００と、第２インターフェイス２１０と、トレースメモリ２２０と、インターフェイス制御部２３０と、障害検出部２４０と、マージン検出部２５０とを有する。第１インターフェイス２００は、制御装置２２に接続され、制御装置２２から複数の試験ユニットのそれぞれに対して送信されたコマンドを制御装置２２から受信する。第２インターフェイス２１０は、テストヘッド５０などの試験ユニットに接続され、第１インターフェイス２００が受信したコマンドを宛先の試験ユニットへ送信する。トレースメモリ２２０は、インターフェイス部２４の内部に設けられ、第１インターフェイス２００が順次受信したコマンドを順次記憶する。トレースメモリ２２０には、コマンド（図中ではＣと記す）の他、コマンドに付随して送信されるデータ（図中ではＤと記す）やアドレス（図中ではＡと記す）が記憶されてもよい。これは、書込コマンドにおける書込み先のアドレスおよび書込み対象となるデータに対応し、読出コマンドにおける読出先のアドレスおよび読み出されたデータに対応する。

トレースメモリ２２０に記憶されたコマンドやデータなどは、制御装置２２からの指示に応じて読み出され、制御装置２２に対して送信される。コマンドの送信は、ＤＭＡコントローラを利用して高速に行われることが望ましい。制御装置２２において読み出したコマンドを走査すれば、コマンド送信用のプログラムのバグなど、試験ユニットに生じた障害の原因を追究することができる。なお、トレースメモリ２２０から読み出されたコマンドなどは、様々な用途に利用可能である。例えば、既存の試験ユニットと互換性を有する新たな試験ユニットを開発する場合には、互換性試験のため、既存の試験ユニットを正常動作させていたコマンドを正常に処理できるかどうか試験する必要がある。トレースメモリ２２０から読み出されたコマンド群は、このような新たな試験ユニットの試作品やソフトウェアエミュレータの試験にそのまま利用できる。

また、インターフェイス制御部２３０は、制御装置２２からの出力指示を受けて、トレースメモリ２２０に順次記憶された複数のコマンドのそれぞれを宛先の試験ユニットに対して送信する。インターフェイス制御部２３０は、コマンドに付随して記憶されたデータやアドレスを更に送信してもよい。なお、制御装置２２および第１インターフェイス２００間のコマンド転送レートは、汎用バスを使用していることから、専用バスであるインターフェイス部２４および試験ユニット間のコマンド転送レートよりも低い場合が多い。この場合、インターフェイス制御部２３０がトレースメモリ２２０から読み出したコマンドを送信することで、制御装置２２がコマンドを再送信するよりも迅速に試験ユニットを制御することができる。これに代えて、インターフェイス制御部２３０は、最大転送レートが高い場合であっても、制御装置２２が送信したタイミングと同一のタイミングでコマンドを送信してもよい。これは、トレースメモリ２２０が、コマンドを受信する毎にその受信タイミングを示すタイミング情報をコマンドに対応付けて記憶することで実現できる。これにより、異常発生時の状態を忠実に再現できる。

なお、インターフェイス制御部２３０は、コマンドをトレースメモリ２２０から読み出して再送信するときに、コマンドに付随するパラメータを一部変更してもよい。この処理の一例を図３に示す。図３は、インターフェイス部２４を利用した第１の処理のフローチャートを示す。トレースメモリ２２０は、制御装置２２から複数の試験ユニットのそれぞれに対して発行されたコマンドおよびコマンドに付随するパラメータ（例えばデータやアドレス）を対応付けて記憶する（Ｓ３００）。そして、制御装置２２は、トレースメモリ２２０に記憶されたこのパラメータを変更する（Ｓ３１０）。そして、制御装置２２は、パラメータを変更した後に、インターフェイス制御部２３０に対し出力指示を送信する（Ｓ３２０）。インターフェイス制御部２３０は、制御装置２２からの出力指示を受けて、トレースメモリ２２０に順次記憶された複数のコマンドのそれぞれと、それぞれのコマンドに付随する、制御装置２２による変更を受けたパラメータとを宛先の試験ユニットに対して送信する（Ｓ３３０）。このようにすることで、制御装置２２は、改めて一連のコマンド群を送信しなくとも、必要なパラメータの変更と出力指示のみによって、複数の試験ユニットの少なくとも１つに対して前回と異なる設定をすることができる。

図２に戻る。少なくとも１つの試験ユニットは、被試験デバイス１００が備える複数の端子に対応して複数の端子対応リソースを有する場合がある。このような試験ユニットとしてテストヘッド５０を例示する。テストヘッド５０は、被試験デバイス１００が備えるＮピンの端子のそれぞれに対応して、リソース５００−１〜Ｎのそれぞれを有する。リソース５００−１〜Ｎのそれぞれは、例えば、対応する端子に対し信号を供給するドライバ回路と、対応する端子から信号を取り込むコンパレータ回路とを有する。このような端子対応リソースに対しては、それぞれ独立に初期設定が必要な場合がある。トレースメモリ２２０は、このような複数回の設定処理を効率化するために用いられてもよい。この処理の一例を図４に示す。

図４は、インターフェイス部２４を利用した第２の処理のフローチャートを示す。制御装置２２は、テストヘッド５０における一の端子に対応する第１の端子対応リソース（例えばリソース５００−１）を設定すべ句、複数のコマンドをテストヘッド５０に対し順次送信する（Ｓ４００）。トレースメモリ２２０は、送信されたこれらの複数のコマンドを順次記憶する（Ｓ４１０）。コマンド送信が完了すると、制御装置２２は、コマンド送信先の指定と共に、出力指示をインターフェイス制御部２３０に送信する（Ｓ４１５）。これを受けて、インターフェイス制御部２３０は、トレースメモリ２２０に記憶された複数のコマンドを、第２の端子対応リソース（例えばリソース５００−２）を設定すべくテストヘッド５０に対し送信する（Ｓ４２０−２）。同様の処理を繰り返すことにより、インターフェイス制御部２３０は、リソース５００−３〜Ｎのそれぞれに対して同様のコマンドを送信する（〜Ｓ４２０−Ｎ）。

図２に戻る。障害検出部２４０は、テストヘッド５０などの試験ユニットに対し読出コマンドを送信した結果として返信された返信データと、過去に同様の読出コマンドを送信した結果として返信された返信データとを比較することで、テストヘッド５０に生じた異常を検出してもよい。図５にその処理の一例を示す。
図５は、インターフェイス部２４を利用した第３の処理のフローチャートを示す。制御装置２２は、宛先の試験ユニット内のレジスタの内容を読み出す読出コマンドを発行する（Ｓ５００）。トレースメモリ２２０は、発行されたその読出コマンドと、その読出コマンドに応答して宛先の試験ユニットから返信された新たな返信データとを対応付けて記憶する（Ｓ５１０）。

制御装置２２は、トレースメモリ２２０に記憶された読出コマンドと同一の読出コマンドを同一の試験ユニットに対し再度発行する（Ｓ５２０）。これを受けて、障害検出部２４０は、その読出コマンドに応じて宛先に試験ユニットから返信された新たな返信データを取得する（Ｓ５３０）。障害検出部２４０は、取得したこの新たな返信データと、同一の読出コマンドに対応付けてトレースメモリ２２０に記憶されているかこの返信データとが一致するかを判断する（Ｓ５４０）。不一致であった場合に（Ｓ５４０：ＮＯ）、障害検出部２４０は、なんらかの異常を検出したものと判断し、その旨を制御装置２２に対し通知する（Ｓ５５０）。

図２に戻る。マージン検出部２５０は、コマンドの送信タイミングを変更しても試験ユニットがそのコマンドを正常に受信できるかどうかのマージン試験を行ってもよい。図６にその具体例を示す。
図６は、インターフェイス部２４を利用した第４の処理のフローチャートを示す。制御装置２２およびインターフェイス部２４は、以下の処理を繰り返す（Ｓ６００）。インターフェイス制御部２３０は、トレースメモリ２２０に記憶されたコマンドにおける、第２インターフェイス２１０と複数の試験ユニットとを接続する通信路の動作クロックの各サイクルに対応するサイクルデータを送信する（Ｓ６１０）。マージン検出部２５０は、このサイクルデータが宛先の試験ユニットにおいて正常に受信されたかを判断する（Ｓ６２０）。これは、宛先の試験ユニットからエラーが通知されるかどうかを判断することで実現できる。

正常に受信されていれば、インターフェイス制御部２３０は、サイクルデータが第２インターフェイス２１０から試験ユニットに対する通信路へと送信される位相を変更する（Ｓ６３０）。そして、インターフェイス制御部２３０は、Ｓ６１０に処理を戻して同様の処理を繰り返す（Ｓ６４０）。これにより、インターフェイス制御部２３０は、サイクルデータをその位相を変化させながら複数回送信することができる。サイクルデータが正常に受信されなければ（Ｓ６２０：ＮＯ）、マージン検出部２５０は、正常に受信できなくなった時点の位相差を、コマンドが宛先の試験ユニットにより正常に受信される位相の範囲の上限（あるいは下限）として検出する（Ｓ６５０）。

以上、本実施形態に係る試験装置１０によれば、トレースメモリ２２０を設けることで、制御装置２２から実際に送信されたコマンドを観測することができるので、試験ユニットの異常動作の原因追究を効率化することができる。また、トレースメモリ２２０を利用すれば、コマンド転送速度を向上させたり、試験ユニットに対する同様の設定を繰返し行う場合に処理を効率化させたりすることができ、試験の初期設定などにおける各種の処理を高速化できる。また、試験ユニットのマージン試験などの新たな処理を可能とすることができる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

図１は、試験装置１０の機能構成を示す。 図２は、インターフェイス部２４の機能構成をテストヘッド５０と共に示す。 図３は、インターフェイス部２４を利用した第１の処理のフローチャートを示す。 図４は、インターフェイス部２４を利用した第２の処理のフローチャートを示す。 図５は、インターフェイス部２４を利用した第３の処理のフローチャートを示す。 図６は、インターフェイス部２４を利用した第４の処理のフローチャートを示す。

符号の説明

１０ 試験装置
２０ 制御ユニット
２２ 制御装置
２４ インターフェイス部
３０ タイミング発生器
４０ パターン発生器
５０ テストヘッド
６０ 電源ユニット
１００ 被試験デバイス
２００ 第１インターフェイス
２１０ 第２インターフェイス
２２０ トレースメモリ
２３０ インターフェイス制御部
２４０ 障害検出部
２５０ マージン検出部
５００ リソース

Claims (7)

1. 被試験デバイスを試験する試験装置であって、
   前記被試験デバイスを試験する複数の試験ユニットと、
   前記複数の試験ユニットのそれぞれに対してコマンドを送信して、前記複数の試験ユニットのそれぞれの動作を制御する制御装置と、
   前記制御装置から前記複数の試験ユニットのそれぞれに対して送信された前記コマンドを順次受信して記憶するトレースメモリと
   を備える試験装置。
2. 前記制御装置と前記複数の試験ユニットとを接続するインターフェイス部を更に備え、
   前記インターフェイス部は、
   前記制御装置に接続され、前記制御装置から前記複数の試験ユニットのそれぞれに対して送信された前記コマンドを前記制御装置から受信する第１インターフェイスと、
   前記複数の試験ユニットに接続され、前記第１インターフェイスが受信した前記コマンドを宛先の前記試験ユニットへ送信する第２インターフェイスと
   を有し、
   前記トレースメモリは、前記インターフェイス部の内部に設けられ、前記第１インターフェイスが順次受信した前記コマンドを順次記憶する
   請求項１に記載の試験装置。
3. 前記インターフェイス部は、前記制御装置からの出力指示を受けて、前記トレースメモリに順次記憶された複数の前記コマンドのそれぞれを宛先の前記試験ユニットに対して送信するインターフェイス制御部を更に有する請求項２に記載の試験装置。
4. 前記トレースメモリは、前記制御装置から前記複数の試験ユニットのそれぞれに対して発行された前記コマンドおよび前記コマンドに付随するパラメータを対応付けて記憶し、
   前記制御装置は、前記複数の試験ユニットの少なくとも１つに対して異なる設定をすべく前記トレースメモリに記憶された前記パラメータを変更した後に前記出力指示を前記インターフェイス部へ送信し、
   前記インターフェイス制御部は、前記制御装置からの前記出力指示を受けて、前記トレースメモリに順次記憶された前記複数のコマンドのそれぞれと、それぞれの前記コマンドに付随する、前記制御装置による変更を受けた前記パラメータとを宛先の前記試験ユニットに対して送信する
   請求項３に記載の試験装置。
5. 少なくとも１つの前記試験ユニットは、前記被試験デバイスが備える複数の端子に対応して複数の端子対応リソースを有し、
   前記トレースメモリは、前記少なくとも１つの試験ユニットにおける、一の前記端子に対応する第１の前記端子対応リソースを設定すべく前記制御装置から送信された前記複数のコマンドを順次記憶し、
   前記インターフェイス制御部は、前記制御装置の前記出力指示を受けて、前記トレースメモリに記憶された前記複数のコマンドを、第２の前記端子対応リソースを設定すべく前記少なくとも１つの試験ユニットに対して送信する
   請求項３に記載の試験装置。
6. 宛先の前記試験ユニット内のレジスタの内容を読み出す読出コマンドが前記制御装置から発行されたことに応じて、前記トレースメモリは、当該読出コマンドと、当該読出コマンドに応答して宛先の前記試験ユニットから返信された、前記レジスタの内容を示す返信データとを対応付けて記憶し、
   前記トレースメモリに記憶された前記読出コマンドを宛先の前記試験ユニットへ送信した場合に、当該読出コマンドに応じて宛先の前記試験ユニットから返信された新たな返信データと、前記読出コマンドに対応付けて前記トレースメモリに記憶されている過去の返信データとが不一致であった場合に異常を検出する障害検出部を更に備える
   請求項３に記載の試験装置。
7. 前記インターフェイス制御部は、前記トレースメモリに記憶された前記コマンドにおける、前記第２インターフェイスと前記複数の試験ユニットとを接続する通信路の動作クロックの各サイクルに対応するサイクルデータを、前記第２インターフェイスから前記通信路へと送信する位相を変化させながら複数回送信し、
   前記コマンドが宛先の前記試験ユニットにより正常に受信される前記位相の範囲を検出するマージン検出部を更に備える
   請求項３に記載の試験装置。

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