JPS6032217B2 - 制御用コンピュ−タのフェィルセ−フ装置 - Google Patents

Description

【発明の詳細な説明】 本発明は自動車用内燃機関等を制御する制御用コンピュ
ータのフェィルセーフ装置に関する。

最近、ストアド・プログラム方式のディジタル・コンピ
ュータが、各種の制御装置に用いられるようになってき
た。このようなストアド・プログラム方式のコンピュー
タを持つ制御装置は、複雑多種にわたる制御に対処しや
すい利点はあるが、雑音などの外乱の多い場合、例えば
自動車に搭載して内燃機関の制御を行なうような場合に
は、外乱によりメモリの一部が壊されて制御プログラム
がある箇所から先へは走らなくなるおそれがある。ディ
ジタル・コンピュータを用いたシステムとしては、第１
図に示されるようなものが考えられる。

第１図において、制御装置４はメモリ５に記憶されてい
るプログラムに従って制御を行なうが、この制御は通常
、割込方式を用いた多重処理が行なわれる。１，２，３
はこの割込多重処理を行なうための割込信号発生器であ
り、いくつあってもよいが、ここでは３種類設けられて
いる場合について説明している。

割込信号発生器１，２，３は、それぞれ割込信号Ｓ，，
Ｓ２，Ｓ３を発生し、これに対してメモリ５内にはそれ
ぞれの割込信号の発生時に行なう処理プログラム５−，
，５‐２，５‐３及び割込時以外の処理プログラム５‐
４が格納されており、制御装置４例えばマイクロコンピ
ュータは、割込信号Ｓ，，Ｓ２，Ｓ３を受けとってそれ
ぞれの信号に対応する割込処理プログラム５−，，５‐
２，５‐３を行ない、又割込信号のない時や割込処理を
行なった後は、割込時以外の処理プログラム６‐４（以
下８０Ｊと記す）を繰り返し行なう。プログラムが各割
込処理及び８ＧＪ毎に確実に作動していることを確認す
るためには、各プログラム単位毎にチェック信号を出力
すればよいが、割込処理が多重で数レベルある場合には
その信号処理がきわめて複雑なものとなる。

本発明は上記の問題に鑑みてなされたものであり、割込
処理機能を有する制御用コンピュータにおいて、割込処
理プログラムの一部で異常判定用信号を第１のレベルに
し、ＢＧＪの一部で第２のレベルにし、上記異常判定用
信号が同一レベルを所定時間以上継続した場合に異常と
判定して異常処理を行なうように構成することにより、
確実にプログラムの実行をチェックし、異常時には自動
的に異常処理を行なう制御用コンピュータのフェィルセ
ーフ装置を提供することを目的とする。

以下図面に基づいて本発明を詳細に説明する。第２図は
本発明の一実施例のブロック図である。第２図において
、６は異常判定用信号の状態によって正常−異常を判定
し、異常時には異常信号Ｓ４を出力する異常判定回路、
７は異常信号Ｓ４が与えられると異常処理を行なう異常
処理回路、８は異常時に警報を発する警報装置である。

なお上記６〜８の詳細は後述する。またメモリ５内の割
込信号ＳＩ入力時の処理プログラム５−，の前半に異常
判定用信号を“１”にするプログラム５′−，が付け加
えられ、割込時以外の処理プログラム５‐４の後半に異
常判定用信号を“０”にするプログラム５′‐４が付け
加えられている。

その他第１図と同符号は同一物を示す。

次に、第３図はプログラム実行時のフローチャートであ
る。

以下フローチャートに従って本発明の動作を説明する。
Ｆ−１は割込以外の時に行なう処理の先頭であり通常、
電源ＯＮ時にここから処理がはじまる。

Ｆ−２は８ＧＪとして実行したい処理である。またＦ−
３は異常判定用信号を下位レベル“０”にするところで
ある。したがってＢＧＪが終了するごとに異常判定用信
号は“０”にされる。Ｆ−２とＦ−３はループを形成し
ており、電源がＯＦＦになるまでＦ−２とＦ−３の処理
を繰り返す。次に、Ｆ−４は割込信号発生時に行なう割
込処理の先頭である。Ｆ−５，Ｆ−６では発生して割込
の種類を判定しており、その種類によってＦ−７，Ｆ−
８，Ｆ−９において各割込信号に対する割込処理の予約
を行なう。Ｆ−１０１こおいて割込がはいった時点で既
に他の割込処理を実行していたかどうかを判定する。も
し他の割込処理を実行中であればＦ−１１に行って割込
処理を終り、それまで実行してたし、た他の割込処理を
継続する。もし割込が生じた時に他の割込を実行してい
ない時は、Ｆ−１２で最も優先度の高い割込の割込処理
１が予約されているかを判定する。予約されている場合
はＦ−１３〜Ｆ−１９の処理を行なう。割込処理１が予
約されていない場合は、Ｆ−２０で２番目に優先度のあ
る割込処理２が予約されているかを判定し、予約されて
いればＦ−２１〜Ｆ−２６の処理を行ない、予約されて
いなければ割込処理３が予約されているかどうかをＦ−
２７にて判定する。割込処理３が予約されていればＦ−
２８〜Ｆ−３３の処理を行なうが、予約されていなけれ
ばＦ一３４に来て割込処理を終る。Ｆ−１３〜Ｆ−１９
と、Ｆ一２１〜Ｆ−２６と、Ｆ−２８〜Ｆ−３３とはほ
とんど同様である為、Ｆ−１３〜ＦＩ９について説明す
る。

Ｆ−１３ではＦ−１０での判定の為に割込処理中である
ことを宣言する。この後Ｆ−１９で割込処理中である事
を解除する迄、他の割込がはいっても処理されない。な
おＦ−１４で割込受付禁止を解除し、Ｆ−１７で割込受
付を禁止しているので、この間においては他の割込処理
は行なわないが、他の割込の子約だけは行なう。

通常のマイクロコンピュータ等を用いた制御装置では一
旦割込が生じると、特に何もしなければ、その割込処理
が終了する迄、割込が禁止されている。本実施例のよう
に割込が数種類あり、それらが頻繁に起こり、それらを
無視したくないような場合には、割込処理中も他の割込
を受けつけたいためＦ−１４を行ない、Ｆ−１７で再び
割込受付を禁止するまでの間、割込受付を行なうように
している。Ｆ−１５は異常判定用信号を高位レベル“１
”にしている。これにより割込処理が終りＢＧＪの一部
で低位レベル“０”にするまでの間、割込判定用信号は
“１”となる。Ｆ−１６では割込信号Ｓ，に対応した処
理を行なう。Ｆ−１７では前述のように割込を禁止し、
Ｆ−１８ではＦ−１６で割込処理１を完了したので割込
処理１の予約を解除し、Ｆ−１９で割込処理中であるこ
とを解除する。Ｆ−２１〜Ｆ〜２６，Ｆ−２８〜Ｆ−３
３はこれとほぼ同様であるが、Ｆ−１５に相当する処理
は行なわず、Ｆ−１６に相当するＦ−２３，Ｆ−３０で
それぞれ割込信号Ｓ２，Ｓ３に対応した処理を行なう。
Ｆ−１９，Ｆ−２６，Ｆ−３３実行後はＦ−１２へ戻る
。

これにより割込処理１，２，３の予約された処理がすべ
て実行されたことを確認してＦ−３４で割込処理を終了
することになる。実施例では制御装置としてマイクロプ
ロセッサを用い、異常判定用信号としてディジタルの出
力ボートを割付ける。

また、割込処理の予約については各割込毎にメモリの１
ビットを判定フラグとし用い、例えば“１”のとき予約
中、“０”のとき予約解除とし、メモリの該当ビットを
チェックして判定を行なう。割込処理中かどうかの判定
も同様にメモリの１ビットに情報を記憶し、フラグとす
ることで行なっている。このシステムにおいて各割込入
力が正常であり、制御プログラムもすべてが順調に走っ
ている場合には、異常判定用信号は“０”と“１”と交
互に繰返している。

ところが、例えば割込処理１を実行中に何らかの原因で
プログラムが走らなくなると、Ｆ−１７，ＦＩ９を実行
しなくなるために割込が解除されず、常に割込処理中と
なり、また割込受付の禁止も行なわれないため、次に如
何なる割込が生じてもＦ−１１へ進み、プログラムが走
らなくなる箇所へ戻ることになる。これは割込処理２、
又は３を実行中にプログラムが走らなくなった場合も同
様で、結果として異常判定用信号はプログラムが先へ進
まなくなった時点のままのレベルを保持するようになる
。又、プログラムがＢＣＪを実行中に先へ進まなくなっ
た場合も、一旦、割込処理１を行なった際に異常判定用
信号を“１”にするとそのままのレベルを保持してしま
うようになる。そこで異常判定用信号が“１”又は“０
”のし、０ずれか一方を所定時間以上継続したことを異
常判定回路６によって判定すれば、プログラムの異常を
ＢＣＪの場合でも、各割込処理のいずれの場合でも検知
することができる。

なお異常判定回路６としては、例えば所定の時定数で充
放電する充放電回路と、該充放電回路の出力レベルが“
１”に近い第１所定値以上になった場合及び“０”に近
い第２所定値以下になった場合に信号を出力する比較回
路とからなる回路を用いることが出釆る。

次に、異常判定回路６は、異常と判定すると異常信号Ｓ
４（例えば上記比較回路の信号）を出力し、異常処理回
路７に送る。

異常処理回路７は、異常信号が与えられると、制御系全
体を安全に処理するための異常処理を行なう。

この異常処理としては、例えば■、制御装置４へりセッ
ト信号を送って制御装置４をリセットする。■、停止信
号を送って制御装置４を停止させる。■、警報信号を出
力して警報装置８（ブザー、ランプ等）を作動させ、異
常が生じたことを警報する。等の処理又は■、■、■を
適宜に組み合せた処理を行なう。以上説明したごと〈本
発明によれば、割込処理時及び８ＧＪ処理時のいずれに
おいても、制御プログラムが走らなくなった場合に、そ
れを検知して制御装置をリセットする等の処理を行なう
ことにより、制御系の作動の悪化を未然に防止すること
が出来る。

また制御装置が割込信号を受けとっても割込を受けつけ
ないような故障を生じた場合や、読み書き可能なメモリ
（ＲＡＭ）、レジスタ又は信号線の一部が一時的に乱さ
れてその結果プログラムが正常な処理を行なわなくなっ
た場合や、制御装置は正常だが被制御装置に異常（例え
ば機関が異常高回転になったとき）が生じて割込信号が
異常に瀕繁に発生し、制御プログラムが割込処理だけに
占有されてＢＣＪを実行する時間がなくなった場合にも
異常発生を検出することが出来る。

【図面の簡単な説明】

第１図は従来装置の一例のブロック図、第２図は本発明
の一実施例のブロック図、第３図は本発明の動作を示す
フローチャートである。 符号の説明、１〜３・・・・・・割込信号発生器、４・
・・・・・制御装置、５・・・・・・メモリ、６・・…
・異常判定回路、７…・・・異常処理回路、８・・・・
・・警報装置。 オ１図オ２図 オ３図

Claims (1)

1. 【特許請求の範囲】 １ 割込処理機能を有するストアド・プログラム方式の
   制御用コンピユータにおいて、割込処理時に割込処理プ
   ログラムの一部で異常判定用信号を第１のレベルに設定
   し、割込処理以外のプログラムの一部で上記異常判定用
   信号を第２のレベルに設定し、かつ上記異常判定用信号
   が同一レベルを所定時間以上継続した場合に異常と判定
   して異常信号を出力する第１の手段と、上記異常信号に
   応じて異常処理を行なう第２の手段とを備えた制御用コ
   ンピユータのフエイルセーフ装置。 ２ 複数の割込処理のそれぞれに対応したそれぞれ異な
   る複数の割込処理を行なう場合には、それらの割込処理
   のうち一つの割込処理プログラムの一部で上記異常判定
   用信号を第１のレベルに設定することを特徴とする特許
   請求の範囲第１項記載の制御用コンピユータのフエイル
   セーフ装置。 ３ 一つの割込処理実行中に他の割込信号が与えられた
   ときは、割込信号だけを受けつけてその割込処理は行な
   わず、実行中の割込処理が終了した後に受けつけておい
   た割込処理を行なうことを特徴とする特許請求の範囲第
   ２項記載の制御用コンピユータのフエイルセーフ装置。 ４ 上記第２の手段は、上記異常信号が与えられると制
   御用コンピユータをリセツトさせるものであることを特
   徴とする特許請求の範囲第１項又は第２項記載の制御用
   コンピユータのフエイルセーフ装置。５ 上記第２の手
   段は、上記異常信号が与えられると制御用コンピユータ
   を停止させるものであることを特徴とする特許請求の範
   囲第１項又は第２項記載の制御用コンピユータのフエイ
   ルセーフ装置。 ６ 上記第２の手段は、上記異常信号が与えられると警
   報を発するものであることを特徴とする特許請求の範囲
   第１項又は第２項記載の制御用コンピユータのフエイル
   セーフ装置。