JPS59116858A - マシンチエツク割込み処理方式 - Google Patents
マシンチエツク割込み処理方式Info
- Publication number
- JPS59116858A JPS59116858A JP57228855A JP22885582A JPS59116858A JP S59116858 A JPS59116858 A JP S59116858A JP 57228855 A JP57228855 A JP 57228855A JP 22885582 A JP22885582 A JP 22885582A JP S59116858 A JPS59116858 A JP S59116858A
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- JP
- Japan
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- machine check
- signal
- interrupt
- mcic
- machine
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
- G06F11/0721—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment within a central processing unit [CPU]
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明はデータ処理装置において、マシンチェック割込
みが発生したとき、そのマシンチェック割込みコードを
解析してその内容が以後のハードウェアの動作を保証で
きないような状態のときに強制的にディスエイプル・ウ
ェイト（ＤＬ、？αｂｅｅＷａｉｔｇ ）状態にする
ようにしたマシンチェック割込み処理方式に関する。
みが発生したとき、そのマシンチェック割込みコードを
解析してその内容が以後のハードウェアの動作を保証で
きないような状態のときに強制的にディスエイプル・ウ
ェイト（ＤＬ、？αｂｅｅＷａｉｔｇ ）状態にする
ようにしたマシンチェック割込み処理方式に関する。
従来技術と問題点
データ処理装置ではマシンチェックの割込み原因という
のが大きくわけて２つあり、システムに大きなダメージ
を与える緊急な（ＥｘｉダａｔＬｔ ）条件とりトライ
可能なりプレシブル（Ｒａｐｒｇｚｚｉｂｌｇ ）な条
件がある。前者の緊急な条件はＣＰＵに対して直接のダ
メージが発生しその時点での命令又は割込み処理の継続
が不可能となるものであって、その中にはＰ Ｄ （Ｉ
ｎｚｔτｕｃｔｉｏｒＬｐｒｏｃｅｓ、？ｉｎｇｆ）ａ
ｍａ！１ｇ）とＳ Ｄ （Ｅ３ｙｚｔｇｍ Ｄａｍａｌ
ｇ ）の２つのサック２スがある。また特定の処理に分
離できない誤動作はＳＤとして表示される。この中にメ
モリアクセス系で発生したＳＤとＣＰＵ系で発生したＳ
Ｄとがある。
のが大きくわけて２つあり、システムに大きなダメージ
を与える緊急な（ＥｘｉダａｔＬｔ ）条件とりトライ
可能なりプレシブル（Ｒａｐｒｇｚｚｉｂｌｇ ）な条
件がある。前者の緊急な条件はＣＰＵに対して直接のダ
メージが発生しその時点での命令又は割込み処理の継続
が不可能となるものであって、その中にはＰ Ｄ （Ｉ
ｎｚｔτｕｃｔｉｏｒＬｐｒｏｃｅｓ、？ｉｎｇｆ）ａ
ｍａ！１ｇ）とＳ Ｄ （Ｅ３ｙｚｔｇｍ Ｄａｍａｌ
ｇ ）の２つのサック２スがある。また特定の処理に分
離できない誤動作はＳＤとして表示される。この中にメ
モリアクセス系で発生したＳＤとＣＰＵ系で発生したＳ
Ｄとがある。
通常、データ処理装置で、Ｏ８の管理の下でジョブの奥
行が行われるものであるが、そのときに上記ＳＤが発生
すると、ソフトウェアで上記マシンチェックの割込処理
を行う。ＳＤＯ中には、以後のハードウェアの動作を保
証できない、例えばメモリアクセスを制御するＭＣＵの
誤動作などがある。しかしソフトウェアはその原因によ
りシステムダウンとはしないで、その時点でのジョブの
み中断（アベンド）させて次のジョブに移行するという
処理を実行する場合がある。ところがＭＣＵでＳＤクラ
スのマシンチェックエラーが発生すると、例えば主Ｍｅ
憶装置へデータを書込む時に主記憶装置でアドレスノ４
リテイエラーが発生すればそれ以後のジョブの実行は保
障されないことになるが、ソフトウェアでは実行処理を
やったことになるので実行処理結果は障害されないにも
かかわらず外からみれば正しい処理が行われたかのよう
にみえる。その結果データ化は等の障害につながる危険
性があった。
行が行われるものであるが、そのときに上記ＳＤが発生
すると、ソフトウェアで上記マシンチェックの割込処理
を行う。ＳＤＯ中には、以後のハードウェアの動作を保
証できない、例えばメモリアクセスを制御するＭＣＵの
誤動作などがある。しかしソフトウェアはその原因によ
りシステムダウンとはしないで、その時点でのジョブの
み中断（アベンド）させて次のジョブに移行するという
処理を実行する場合がある。ところがＭＣＵでＳＤクラ
スのマシンチェックエラーが発生すると、例えば主Ｍｅ
憶装置へデータを書込む時に主記憶装置でアドレスノ４
リテイエラーが発生すればそれ以後のジョブの実行は保
障されないことになるが、ソフトウェアでは実行処理を
やったことになるので実行処理結果は障害されないにも
かかわらず外からみれば正しい処理が行われたかのよう
にみえる。その結果データ化は等の障害につながる危険
性があった。
それ故、本来このような誤動作が発生した場合には、直
ちにチェック−ストップ（ＣＡ＃ ａｈ−８ｔ’Ｐ）状
態となることが望ましいが、従来のハードウェアでハ、
チェック−ストラフ６−モードは各サブクラスととに一
括しているので、つ１すＣＰＵでのＳＤでもＭＣＵでの
ＳＤでも、その他のＳＤでもどの部分におけるＳＤでも
、同じくチェック−ストップ状態となってしまう。これ
では通常はシステムダウンとはならないＣＰＨにおける
ＳＤクラスの誤動作でもシステムダウンとなシデータ処
理上問題がある。それ故、チェック−ストップ・モード
をオフにしておきＳＤクラスのマシンチェック割込みで
はシステムダウンが生じないようにすれば、例えば主記
憶装置への書込み時にアドレス／ｆリテイエラーが検出
されたようなＭＣＵでのＳＤではエラーデータにもとづ
き処理実行が行われ、保証できない結果となる０ 発明の目的 本発明の目的は、このような問題点を改善するために、
ファームウェアを有するデータ処理装置において、マシ
ンチェックが発生した装置及びその内容に応じてマシン
チェック割込みコードを他のデータに蜜換して、ソフト
ウェアをディスエイプル・ウェイト状態にするようにし
たマシンチェック割込み処理方式を提供することである
０発明の構成 この目的を達成するために、本発明のマシンチェック割
込み処理方式では、マシンチェック発生時にこれを検出
してマシンチェック割込信号を出力し、このマシンチェ
ック割込信号にもとづき割込み処理を行うデータ処理装
置において、マシンチェック割込信号のうち特定の割込
信号を検出する特定コード検出手段と、マシンチェック
割込の発生した割込例号が上記特定コードの場合にマシ
ンチェック割込信号を変更信号に変更する信号変更手段
と、この変更信号に応じてディスエイプル・ウェイト状
態になる制御部を具備し、上記特定コードの割込みが発
生したときに制御部をディスエイプル・ウェイト状態に
してデータ処理装置の動作ヲチェックーストップ状態に
することを特徴とする〇 発明の実施例 本発明の一実施例を添付図面にもとづき説明するＯ 図中、１は信号発生部、２はマシンチェック検出保持部
、３はｉシンチェック割込みコード変更制御回路（以下
ＭＣＩＣ変更回路という）、４はコーＦ・レジスタ、５
はデコーダ、６はセレクタ、７はマシンチェツ゛り割込
みコード変更データ保持部（以下ＭＣＩＣ変更データ部
という）、８はマシンチェック割込みコード書込部（以
下ＭＣＩＣ書込み部という）、９はマシンチェック割込
みコード保持レジスタ（以下ＭＣＩＣレジスタという）
、１０は制御部である０ マシンチェック検出保持部２は、マシンチェック割込み
信号が発生したことを検出するとともに、このマシンチ
ェック割込み信号を保持するものである。なおこのマシ
ンチェック割込み信号には、このマシンチェック割込み
信号の発生場所とその発生原因が記入され、デバッグ時
にこれらを解析することによりデータ処理装置の各部に
どのような異常現象が発生したかを分析することができ
るものである。
ちにチェック−ストップ（ＣＡ＃ ａｈ−８ｔ’Ｐ）状
態となることが望ましいが、従来のハードウェアでハ、
チェック−ストラフ６−モードは各サブクラスととに一
括しているので、つ１すＣＰＵでのＳＤでもＭＣＵでの
ＳＤでも、その他のＳＤでもどの部分におけるＳＤでも
、同じくチェック−ストップ状態となってしまう。これ
では通常はシステムダウンとはならないＣＰＨにおける
ＳＤクラスの誤動作でもシステムダウンとなシデータ処
理上問題がある。それ故、チェック−ストップ・モード
をオフにしておきＳＤクラスのマシンチェック割込みで
はシステムダウンが生じないようにすれば、例えば主記
憶装置への書込み時にアドレス／ｆリテイエラーが検出
されたようなＭＣＵでのＳＤではエラーデータにもとづ
き処理実行が行われ、保証できない結果となる０ 発明の目的 本発明の目的は、このような問題点を改善するために、
ファームウェアを有するデータ処理装置において、マシ
ンチェックが発生した装置及びその内容に応じてマシン
チェック割込みコードを他のデータに蜜換して、ソフト
ウェアをディスエイプル・ウェイト状態にするようにし
たマシンチェック割込み処理方式を提供することである
０発明の構成 この目的を達成するために、本発明のマシンチェック割
込み処理方式では、マシンチェック発生時にこれを検出
してマシンチェック割込信号を出力し、このマシンチェ
ック割込信号にもとづき割込み処理を行うデータ処理装
置において、マシンチェック割込信号のうち特定の割込
信号を検出する特定コード検出手段と、マシンチェック
割込の発生した割込例号が上記特定コードの場合にマシ
ンチェック割込信号を変更信号に変更する信号変更手段
と、この変更信号に応じてディスエイプル・ウェイト状
態になる制御部を具備し、上記特定コードの割込みが発
生したときに制御部をディスエイプル・ウェイト状態に
してデータ処理装置の動作ヲチェックーストップ状態に
することを特徴とする〇 発明の実施例 本発明の一実施例を添付図面にもとづき説明するＯ 図中、１は信号発生部、２はマシンチェック検出保持部
、３はｉシンチェック割込みコード変更制御回路（以下
ＭＣＩＣ変更回路という）、４はコーＦ・レジスタ、５
はデコーダ、６はセレクタ、７はマシンチェツ゛り割込
みコード変更データ保持部（以下ＭＣＩＣ変更データ部
という）、８はマシンチェック割込みコード書込部（以
下ＭＣＩＣ書込み部という）、９はマシンチェック割込
みコード保持レジスタ（以下ＭＣＩＣレジスタという）
、１０は制御部である０ マシンチェック検出保持部２は、マシンチェック割込み
信号が発生したことを検出するとともに、このマシンチ
ェック割込み信号を保持するものである。なおこのマシ
ンチェック割込み信号には、このマシンチェック割込み
信号の発生場所とその発生原因が記入され、デバッグ時
にこれらを解析することによりデータ処理装置の各部に
どのような異常現象が発生したかを分析することができ
るものである。
ＭＣＩ Ｃ変更回路３はセレクタ６の出力をマシンチェ
ック検出保持部２からの出力信号か、それともＭＣＩＣ
変更デー２部７の出力信号かのいずれかに選択するもの
であって、通常はマシンチェック検出保持部２から送出
されるマシンチェック割込み信号を出力するようにセレ
クタ６を制御する。しかしデコーダ５からの変更指示に
よりＭＣＩＣ変更デー２部７からの送出信号を出力する
ようにセレクタ６を制御する。
ック検出保持部２からの出力信号か、それともＭＣＩＣ
変更デー２部７の出力信号かのいずれかに選択するもの
であって、通常はマシンチェック検出保持部２から送出
されるマシンチェック割込み信号を出力するようにセレ
クタ６を制御する。しかしデコーダ５からの変更指示に
よりＭＣＩＣ変更デー２部７からの送出信号を出力する
ようにセレクタ６を制御する。
デコーダ５は、マシンチェック検出保持部２から送出さ
れ九マシンチェック割込み信号が、例えば主記憶装置へ
のデータ書込み時にアドレスｚ４１Ｊテイエラーが検出
されたような、エラーの発生した装置及びその内容が以
後のハードウェアの動作を保証できない状態を示したと
きこれを認識してＭＣＩＣ変更回路３に変更指示出力「
１」を送出する。なお変更指示出力「１」全発生するマ
シンチェック割込み信号の種類はあらかじめ決定されて
いる。
れ九マシンチェック割込み信号が、例えば主記憶装置へ
のデータ書込み時にアドレスｚ４１Ｊテイエラーが検出
されたような、エラーの発生した装置及びその内容が以
後のハードウェアの動作を保証できない状態を示したと
きこれを認識してＭＣＩＣ変更回路３に変更指示出力「
１」を送出する。なお変更指示出力「１」全発生するマ
シンチェック割込み信号の種類はあらかじめ決定されて
いる。
ＭＣＩＣ変更デー２部７はオール「０」を出力しており
、したがってセレクタ６からこのオール「０」信号が出
力されたとき、制御部１０のマシンチェック処理ルーチ
ンは、このオール「０」信号のためにマシンチェック割
込み信号を出力したデータ処理装置の発生場所及び発生
原因を全く解析することができず、マシンチェック割込
み処理の続行が不可能となりディスエイプル・ウェイト
状態となる。
、したがってセレクタ６からこのオール「０」信号が出
力されたとき、制御部１０のマシンチェック処理ルーチ
ンは、このオール「０」信号のためにマシンチェック割
込み信号を出力したデータ処理装置の発生場所及び発生
原因を全く解析することができず、マシンチェック割込
み処理の続行が不可能となりディスエイプル・ウェイト
状態となる。
制御部１０はデータ処理装置の各種動作制御に必要な制
御用のプログラムを保持してこれにより各種制御処理を
行うものであり、マシンチェック処理ルーチンをも保有
しているものである。
御用のプログラムを保持してこれにより各種制御処理を
行うものであり、マシンチェック処理ルーチンをも保有
しているものである。
次に本発明の動作を添付図面により説明する。
■ データ処理装置がデータ処理を実行中に異常が発生
してマシンチェック割込み信号をその異常発生部が出力
すると、マシンチェック検出保持部２がこれを検出し、
このマシンチェック割込み信号を一時保持する。そして
これをコードレジスタ４及びセレクタ６に送出する０こ
のコードレジスタ４に保持されたマシンチェック割込み
信号が例えばシステムダウンとはならないＣＰＵ系のエ
ラーであればデコーダ５はｒＯＪを出力し、ＭＣＩＣ変
更回路３は、セレクタ６がマシンチェック割込み信号を
出力するよう制御する。このマシンチェック割込み信号
はＭＣＩＣ書込み部８により出力レジスタ（図示省略）
に書込まれ、制御部１００ＭＣＩＣレジスタ９に転送さ
れる。そして制御部１０においてこのマシンチェック割
込み信号に指示された割込み信号発生場所や発生原因が
マシンチェック処理ルーチンによシ解析され、デバッグ
処理される。
してマシンチェック割込み信号をその異常発生部が出力
すると、マシンチェック検出保持部２がこれを検出し、
このマシンチェック割込み信号を一時保持する。そして
これをコードレジスタ４及びセレクタ６に送出する０こ
のコードレジスタ４に保持されたマシンチェック割込み
信号が例えばシステムダウンとはならないＣＰＵ系のエ
ラーであればデコーダ５はｒＯＪを出力し、ＭＣＩＣ変
更回路３は、セレクタ６がマシンチェック割込み信号を
出力するよう制御する。このマシンチェック割込み信号
はＭＣＩＣ書込み部８により出力レジスタ（図示省略）
に書込まれ、制御部１００ＭＣＩＣレジスタ９に転送さ
れる。そして制御部１０においてこのマシンチェック割
込み信号に指示された割込み信号発生場所や発生原因が
マシンチェック処理ルーチンによシ解析され、デバッグ
処理される。
■ ところがデコーダ５がこのマシンチェック割込み信
号を解読した結果、例えばＭＣＵの誤動作のような以後
のハードウェアの動作を保証できない状態を示している
ものと判断される信号の１つであることを認識すると変
更指示出力ｒｌＪを出力する。これによ５ＭＣＩＣ変更
回路３はセレクタ６を制御して、マシンチェック検出保
持部２から伝達されたマシンチェック割込み信号に代り
、ＭＣＩＣ変更デー２部７から出力されるオールｒＯＪ
信号を送出させる。そしてこれがＭＣＩＣ書込み部８を
経由してＭＣＩＣレジスタ９に送出されると制御部１０
のマシンチェック処理ルーチンはこのＭＣＩＣレジスタ
９に記入された信号を解読するが、オール「０」のため
その発生場所も発生原因も何等解読できず、したがって
マシンチェックの割込み処理の続行が不可能となりディ
スエイプル・ウェイト状態となり、そのためデータ処理
装置はチェック−ストップ状態となる。
号を解読した結果、例えばＭＣＵの誤動作のような以後
のハードウェアの動作を保証できない状態を示している
ものと判断される信号の１つであることを認識すると変
更指示出力ｒｌＪを出力する。これによ５ＭＣＩＣ変更
回路３はセレクタ６を制御して、マシンチェック検出保
持部２から伝達されたマシンチェック割込み信号に代り
、ＭＣＩＣ変更デー２部７から出力されるオールｒＯＪ
信号を送出させる。そしてこれがＭＣＩＣ書込み部８を
経由してＭＣＩＣレジスタ９に送出されると制御部１０
のマシンチェック処理ルーチンはこのＭＣＩＣレジスタ
９に記入された信号を解読するが、オール「０」のため
その発生場所も発生原因も何等解読できず、したがって
マシンチェックの割込み処理の続行が不可能となりディ
スエイプル・ウェイト状態となり、そのためデータ処理
装置はチェック−ストップ状態となる。
発明の効果
本発明によればマシンチェック割込み信号に応じて、そ
れが以後のハードウェアの動作を保証するものか否かを
識別し、動作の保証できない種類のものに対してはディ
スエイプル・ウェイト状態にして以降のハード処理をス
トップさせるので、データ処理を非常に確実なものとす
ることができる０
れが以後のハードウェアの動作を保証するものか否かを
識別し、動作の保証できない種類のものに対してはディ
スエイプル・ウェイト状態にして以降のハード処理をス
トップさせるので、データ処理を非常に確実なものとす
ることができる０
添付図面は本発明の一実施例構成図である。
図中、１は信号発生部、２はマシンチェック検出保持部
、３はマシンチェック割込みコード変更制御回路、４は
コード・レジスタ、５はデコーダ、６はセレクタ、７は
マシンチェック割込みコード変更データ保持部、８はマ
シンチェック割込みコード書込部、９はマシンチェック
割込みコード保持レジスタ、１０は制御部である。 特許出願人 富士通株式会社
、３はマシンチェック割込みコード変更制御回路、４は
コード・レジスタ、５はデコーダ、６はセレクタ、７は
マシンチェック割込みコード変更データ保持部、８はマ
シンチェック割込みコード書込部、９はマシンチェック
割込みコード保持レジスタ、１０は制御部である。 特許出願人 富士通株式会社
Claims (1)
- マシンチェック発生時にこれを検出してマシンチェック
割込信号を出力し、このマシンチェック割込信号にもと
づき割込み処理を行うデータ処理装置において、マシン
チェック割込信号のうち特定の割込信号を検出する特定
コード検出手段と、マシンチェック割込の発生した割込
信号が上記特定コードの場合にマシンチェック割込信号
を変更信号に変更する信号変更手段と、この変更信号に
応じてディスエイプル・ウェイト状態になる制御部を具
備し、上記特定コードの割込みが発生したときに制御部
をディスエイプル・ウェイト状態にしてデータ処理装置
の動作をチェックストップ状態にすることを特徴とする
マシンチェック割込み処理方式。
Priority Applications (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57228855A JPS59116858A (ja) | 1982-12-23 | 1982-12-23 | マシンチエツク割込み処理方式 |
| CA000441404A CA1204876A (en) | 1982-12-23 | 1983-11-17 | System for processing machine check interruption |
| AU21466/83A AU544915B2 (en) | 1982-12-23 | 1983-11-17 | Processing machine check interruption |
| US06/554,730 US4587654A (en) | 1982-12-23 | 1983-11-23 | System for processing machine check interruption |
| KR1019830005757A KR890001796B1 (ko) | 1982-12-23 | 1983-12-05 | 기계체크 개입중단 처리시스템 |
| DE8383307470T DE3380369D1 (en) | 1982-12-23 | 1983-12-08 | System for processing machine check interruption |
| EP83307470A EP0112672B1 (en) | 1982-12-23 | 1983-12-08 | System for processing machine check interruption |
| BR8307085A BR8307085A (pt) | 1982-12-23 | 1983-12-22 | Sistema para processamento de interrupcao de verificacao de maquina |
| ES528305A ES528305A0 (es) | 1982-12-23 | 1983-12-22 | Una instalacion para procesar las interrupciones de comprobacion de maquina |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57228855A JPS59116858A (ja) | 1982-12-23 | 1982-12-23 | マシンチエツク割込み処理方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59116858A true JPS59116858A (ja) | 1984-07-05 |
| JPS6322339B2 JPS6322339B2 (ja) | 1988-05-11 |
Family
ID=16882929
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57228855A Granted JPS59116858A (ja) | 1982-12-23 | 1982-12-23 | マシンチエツク割込み処理方式 |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US4587654A (ja) |
| EP (1) | EP0112672B1 (ja) |
| JP (1) | JPS59116858A (ja) |
| KR (1) | KR890001796B1 (ja) |
| AU (1) | AU544915B2 (ja) |
| BR (1) | BR8307085A (ja) |
| CA (1) | CA1204876A (ja) |
| DE (1) | DE3380369D1 (ja) |
| ES (1) | ES528305A0 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4916697A (en) * | 1988-06-24 | 1990-04-10 | International Business Machines Corporation | Apparatus for partitioned clock stopping in response to classified processor errors |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5028239A (ja) * | 1973-07-11 | 1975-03-22 | ||
| JPS51146143A (en) * | 1975-06-11 | 1976-12-15 | Hitachi Ltd | Wedging process mode when logic device generates error action |
| JPS57159353A (en) * | 1981-03-28 | 1982-10-01 | Fujitsu Ltd | Failure processing system |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3229251A (en) * | 1962-03-26 | 1966-01-11 | Ibm | Computer error stop system |
| US3555517A (en) * | 1968-10-30 | 1971-01-12 | Ibm | Early error detection system for data processing machine |
| US3707714A (en) * | 1971-01-08 | 1972-12-26 | Honeywell Inc | Multiple error detector |
| JPS50117336A (ja) * | 1973-11-30 | 1975-09-13 | ||
| IT1046598B (it) * | 1974-05-16 | 1980-07-31 | Honeywell Inf Systems | Interfaccia di connessione di apparecchiature periferiche a un calcolatore provvista di meccanismi di segnalazione e di distinzione tradiversi tipi di errore |
| US4044337A (en) * | 1975-12-23 | 1977-08-23 | International Business Machines Corporation | Instruction retry mechanism for a data processing system |
| JPS6032217B2 (ja) * | 1979-04-02 | 1985-07-26 | 日産自動車株式会社 | 制御用コンピュ−タのフェィルセ−フ装置 |
| DE3036926C2 (de) * | 1980-09-30 | 1984-07-26 | Siemens AG, 1000 Berlin und 8000 München | Verfahren und Anordnung zur Steuerung des Arbeitsablaufes in Datenverarbeitungsanlagen mit Mikroprogrammsteuerung |
-
1982
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