JPS59212959A - 命令制御方式 - Google Patents
命令制御方式Info
- Publication number
- JPS59212959A JPS59212959A JP58087931A JP8793183A JPS59212959A JP S59212959 A JPS59212959 A JP S59212959A JP 58087931 A JP58087931 A JP 58087931A JP 8793183 A JP8793183 A JP 8793183A JP S59212959 A JPS59212959 A JP S59212959A
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- JP
- Japan
- Prior art keywords
- instruction
- execution
- register
- pipeline
- stage
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- Pending
Links
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- 230000002401 inhibitory effect Effects 0.000 claims description 2
- 230000005764 inhibitory process Effects 0.000 abstract description 4
- 101100452002 Arabidopsis thaliana IAR1 gene Proteins 0.000 abstract 1
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
- G06F11/0721—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment within a central processing unit [CPU]
-
- G—PHYSICS
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- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/14—Error detection or correction of the data by redundancy in operation
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
Landscapes
- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ｆａｌ 発明の技術分野
パイプライン処理を行うデータ処理装置において、マシ
ンエラーマスクによる割り込み禁止状態での命令制御方
式に関す。
ンエラーマスクによる割り込み禁止状態での命令制御方
式に関す。
（ｂｌ 技術の背景
複数ステージのパイプライン処理を行うデータ処理装置
においては、データ処理装置内の複数ステージから成る
パイプライン演算器の中で複数個の命令についての、異
なる演算が同時に実行されており、マシンエラーマスク
による割り込み禁止状態においても、常にパイプライン
処理を行っている。そして該バイブライン演算器は次々
に後続する命令の処理を行っているので、或ステージの
処理に着目すると、１つ前の命令の処理が完了すると次
の新しい命令の処理を実行しており、前の命令に関する
データ類は存在しないのが普通である。従って、酸処理
ステージ（例えば演算ステージ）でエラーが発生すると
、後続する命令については、該命令のりトライが不可能
な状態になっている事が多く、効果的な対処法が望まれ
ていた。
においては、データ処理装置内の複数ステージから成る
パイプライン演算器の中で複数個の命令についての、異
なる演算が同時に実行されており、マシンエラーマスク
による割り込み禁止状態においても、常にパイプライン
処理を行っている。そして該バイブライン演算器は次々
に後続する命令の処理を行っているので、或ステージの
処理に着目すると、１つ前の命令の処理が完了すると次
の新しい命令の処理を実行しており、前の命令に関する
データ類は存在しないのが普通である。従って、酸処理
ステージ（例えば演算ステージ）でエラーが発生すると
、後続する命令については、該命令のりトライが不可能
な状態になっている事が多く、効果的な対処法が望まれ
ていた。
（０） 従来技術と問題点
パイプライン処理を行うデータ処理システムにおいて、
マシンエラーマスクによる割り込み禁止状態の時に、マ
シンエラーが発生した場合、従来方式では、常にパイプ
ライン処理を行う方式である為、前述のように後続命令
については、該命令をリトライするのに必要なソースデ
ータを保存する機能が無く、システムダウンになる問題
があった。
マシンエラーマスクによる割り込み禁止状態の時に、マ
シンエラーが発生した場合、従来方式では、常にパイプ
ライン処理を行う方式である為、前述のように後続命令
については、該命令をリトライするのに必要なソースデ
ータを保存する機能が無く、システムダウンになる問題
があった。
（ｄｌ 発明の目的
本発明は上記従来の欠点に鑑み、マシンエラーマスクに
よる割り込み禁止状態では、パイプライン処理を禁止し
、後続命令のりトライネ可能条件によるシステムダウン
を防止する方式を提供することを目的とするものである
。
よる割り込み禁止状態では、パイプライン処理を禁止し
、後続命令のりトライネ可能条件によるシステムダウン
を防止する方式を提供することを目的とするものである
。
ｔｅ＋ 発明の構成
そしてこの目的は、本発明によれば命令のパイプライン
処理を行うデータ処理装置において、マシンエラーマス
クによる割り込み禁止状態の時、上記パイプライン処理
の実行を禁止する手段を設け、命令のりトライが可能な
状態で命令を実行させる方式を提供することによって達
成され、マシンエラーマスクによる割り込み禁止状態に
おいて発生したマシンエラーも、該命令のりトライによ
ってシステムダウンを防ぐ確率を増加出来る効果がある
。
処理を行うデータ処理装置において、マシンエラーマス
クによる割り込み禁止状態の時、上記パイプライン処理
の実行を禁止する手段を設け、命令のりトライが可能な
状態で命令を実行させる方式を提供することによって達
成され、マシンエラーマスクによる割り込み禁止状態に
おいて発生したマシンエラーも、該命令のりトライによ
ってシステムダウンを防ぐ確率を増加出来る効果がある
。
（ｆ） 発明の実施例
以下本発明を図面によって詳述する。図が本発明の一実
施例をタイムチャート的に示した図であり、■が命令ア
ドレスレジスタ（１４１？ ） 、 ２がメモリ （Ｍ
） 、 ３が命令バッファレジスタ（ＩＢＲ）Ｉ４が
命令バッファレジスタ（ＩＢＲ） ３に設定された命令
を各実行ステージ毎にシフトして蓄積するシフトレジス
タ、５゛はパイプライン制御禁止検出回路、６はマシン
エラーマスクレジスタ（ＰＳＷ）、Ｓはパイプライン実
行禁止信号である。
施例をタイムチャート的に示した図であり、■が命令ア
ドレスレジスタ（１４１？ ） 、 ２がメモリ （Ｍ
） 、 ３が命令バッファレジスタ（ＩＢＲ）Ｉ４が
命令バッファレジスタ（ＩＢＲ） ３に設定された命令
を各実行ステージ毎にシフトして蓄積するシフトレジス
タ、５゛はパイプライン制御禁止検出回路、６はマシン
エラーマスクレジスタ（ＰＳＷ）、Ｓはパイプライン実
行禁止信号である。
先ず、命令アドレスレジスタ（ＩＡＲ） １に命令Ｎの
アドレスが設定され、メモリ （Ｍ）２より該命令が取
り出され命令バッファレジスタ（ＩＢＲ）３にセントさ
れる。該命令の実行はパイプライン演算器において、命
令のデコード（Ｄ）、オペラ！ ンドアドレス計Ｗ、（八）、オペランド読み出しくＢｌ
、Ｂ２ ） 、演算の実行（Ｅ）、演算結果のチェック
及び格納（匈）の各ステージを経て終了する。
アドレスが設定され、メモリ （Ｍ）２より該命令が取
り出され命令バッファレジスタ（ＩＢＲ）３にセントさ
れる。該命令の実行はパイプライン演算器において、命
令のデコード（Ｄ）、オペラ！ ンドアドレス計Ｗ、（八）、オペランド読み出しくＢｌ
、Ｂ２ ） 、演算の実行（Ｅ）、演算結果のチェック
及び格納（匈）の各ステージを経て終了する。
そして該命令は、各実行ステージ毎にシフトレジスタ４
を流れ、それぞれの実行ステージの制御に用いられる。
を流れ、それぞれの実行ステージの制御に用いられる。
この時、マシンエラーマスクレジスタ（ＰＳＷ ） ６
のマスクビット６１と命令ＮのＪｌステージ−〇シフト
レジスタ４によってパイプライン制御禁止検出回路５が
起動され、命令Ｎ＋１の実行を上記のＤステージに止め
、命令ＮがＷステージを終了（即ち命令Ｎの実行が終了
）した事により、命令Ｎ＋１の実行開始を行うよう制御
する。
のマスクビット６１と命令ＮのＪｌステージ−〇シフト
レジスタ４によってパイプライン制御禁止検出回路５が
起動され、命令Ｎ＋１の実行を上記のＤステージに止め
、命令ＮがＷステージを終了（即ち命令Ｎの実行が終了
）した事により、命令Ｎ＋１の実行開始を行うよう制御
する。
（ｇｌ 発明の効果
以上詳細に説明したように、本発明によればパイプライ
ン処理を行うデータ処理装置において、マシンエラーマ
スクによる割り込み禁止状態では命令のパイプライン処
理を行わないので、各命令の実行時に、或ステージでエ
ラーが発生しても、該命令のりトライを行うことが出来
る条件の保障確率が太き（なり、システムダウンを防止
できる度合を大きく出来、信頼度の高いシステムの構築
ができる効果がある。
ン処理を行うデータ処理装置において、マシンエラーマ
スクによる割り込み禁止状態では命令のパイプライン処
理を行わないので、各命令の実行時に、或ステージでエ
ラーが発生しても、該命令のりトライを行うことが出来
る条件の保障確率が太き（なり、システムダウンを防止
できる度合を大きく出来、信頼度の高いシステムの構築
ができる効果がある。
尚、このような制御方式を採っても、マシンエラーが発
生する確率は極めて小さいので、データ処理装置のパイ
プライン処理の効率を妨げることは殆どないことはいう
迄もない。
生する確率は極めて小さいので、データ処理装置のパイ
プライン処理の効率を妨げることは殆どないことはいう
迄もない。
図は本発明の一実施例をタイムチャート的に示した図で
ある。 図面において、１は命令アドレスレジスタ（ＩＡＲ）、
２はメモリ （Ｍ ） 、 ３は命令バッファレジスタ
（ＩＩ？）、４はシフトレジスタ、５はパイプライン制
御禁止検出回路、６はマシンエラーマスクレジスタ（Ｐ
ＳＷ ） 、 Ｓはパイプライン実行禁止信号をそれぞ
れ示す。
ある。 図面において、１は命令アドレスレジスタ（ＩＡＲ）、
２はメモリ （Ｍ ） 、 ３は命令バッファレジスタ
（ＩＩ？）、４はシフトレジスタ、５はパイプライン制
御禁止検出回路、６はマシンエラーマスクレジスタ（Ｐ
ＳＷ ） 、 Ｓはパイプライン実行禁止信号をそれぞ
れ示す。
Claims (1)
- 命令のパイプライン処理を行うデータ処理装置において
、マシンエラーマスクによる割り込み禁止状態の時、上
記パイプライン処理の実行を禁止する手段を設け、命令
のりトライが可能な状態で命令を実行させる事を特徴と
する命令制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58087931A JPS59212959A (ja) | 1983-05-19 | 1983-05-19 | 命令制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58087931A JPS59212959A (ja) | 1983-05-19 | 1983-05-19 | 命令制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59212959A true JPS59212959A (ja) | 1984-12-01 |
Family
ID=13928654
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58087931A Pending JPS59212959A (ja) | 1983-05-19 | 1983-05-19 | 命令制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59212959A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6277650A (ja) * | 1985-09-30 | 1987-04-09 | Nec Corp | 先行制御部を備えた情報処理装置 |
| US5386549A (en) * | 1992-11-19 | 1995-01-31 | Amdahl Corporation | Error recovery system for recovering errors that occur in control store in a computer system employing pipeline architecture |
-
1983
- 1983-05-19 JP JP58087931A patent/JPS59212959A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6277650A (ja) * | 1985-09-30 | 1987-04-09 | Nec Corp | 先行制御部を備えた情報処理装置 |
| US5386549A (en) * | 1992-11-19 | 1995-01-31 | Amdahl Corporation | Error recovery system for recovering errors that occur in control store in a computer system employing pipeline architecture |
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