CN1333529C - 一种电子设备中时钟信号检测方法和装置 - Google Patents
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Abstract
本发明提供一种电子设备中时钟检测方法，包括：确定所述CPU的中断端口的中断信号；将被检测时钟信号输入所述CPU的中断端口；根据所述确定的中断信号所述被检测时钟信号触发对所述被检测时钟信号进行时钟检测；本发明提供一种电子设备中时钟检测装置，包括：时钟输入模块、触发模块、时钟信号检测模块；本发明技术实现方案及电路设计简单，适用范围广泛，实现成本低。
Description
技术领域
本发明涉及网络通讯技术领域，具体涉及一种电子设备中时钟信号检测方法和装置。
背景技术
时钟是通信系统中各种通讯设备之间相互通信的基础，如果时钟信号质量差、时钟信号丢失，数字信息在传递过程中就会产生混乱，以至让整个通讯设备处于瘫痪状态。因此，确保通讯设备时钟信号的可靠性，对时钟信号进行时钟信号检测在通信系统中是十分重要的。
目前，对时钟信号进行检测的方法主要是：在通讯设备的电路中加装一个钟振源，由钟振源产生时钟信号，然后使用分频的方法根据通讯设备的需要将该时钟信号的频率改变后输出到计数器中，用被检测的时钟信号去清计数器，如果计数器溢出说明待检测时钟信号不正常。
在一些通讯设备中需要使用40.96秒的时钟信号，该时钟信号是低频时钟范围内的一种极低频时钟信号。极低频时钟一般是指频率低于30Hz的信号。该时钟信号的波形如附图1所示。对这些低频、极低频的时钟信号进行时钟信号检测时，使用上述钟振源的方法就显得力不从心了，因为钟振源一般频率都比较高，要将钟振源的时钟信号分频成很低的频率时就要占用通讯设备大量的硬件资源。当被检测的时钟频率低到一定程度，甚至无法实现时钟信号的检测。
另外，使用钟振源方法的时钟信号检测电路设计比较复杂、成本比较高，而且，时钟信号检测电路一旦设计完成，只能对一种频率的时钟信号进行检测，如果要检测其他频率的时钟信号，就只能通过改变检测电路设计来实现，检测电路的通用性差。
发明内容
本发明的目的在于，提供一种电子设备中时钟信号检测方法和装置，利用具有中断端口的CPU来实现简化时钟信号检测电路，提高检测电路的通用性，降低通讯设备成本的目的。
为达到上述目的，本发明提供的一种电子设备中时钟信号检测方法，包括：
a、确定所述CPU的两个中断端口的中断信号；
b、将被检测时钟信号输入所述CPU的中断端口；
c、所述两个中断端口分别在其中断信号触发下进入中断，开始对所述被检测时钟信号的高电平/低电平计数，并在另一个中断端口接收到中断信号时使当前处于中断的中断端口出中断，停止该出中断的中断端口对所述被检测时钟信号的高/低电平计数；
分别获取所述两个中断端口的高电平/低电平计数值；
根据所述高电平/低电平计数值、所述被检测时钟信号对应的标准的高电平/低电平预定计数值对所述被检测时钟信号进行检测。
所述两个中断端口互不相同的中断信号分别为高电平、低电平；
且所述步骤b包括：
获取所述被检测时钟信号的上升沿、下降沿；
将所述上升沿、下降沿各自对应的高电平、低电平分别输入所述CPU的两个中断端口。
所述两个中断端口的中断信号同时为上升沿或下降沿；
所述步骤b包括：
将所述被检测时钟信号和其取非后的信号分别输入所述CPU的两个中断端口作为中断信号。
所述的步骤c进一步包括：
根据对所述被检测时钟信号的检测结果进行相应的时钟信号故障指示。
本发明提供的一种电子设备中时钟信号检测装置，包括：
具有中断端口的CPU，其特征在于，所述的装置进一步包括：
时钟输入模块：将被检测时钟信号输入所述CPU的两个中断端口；
触发模块：包括第一触发子模块、第二触发子模块：
第一触发子模块：获取输入所述一个中断端口的信号，并根据该中断端口预定的中断信号将第一触发信号传输至高电平、低电平计数子模块，清所述CPU的另一个中断端口的中断信号；
第二触发子模块：获取输入所述另一个中断端口的信号，并根据该中断端口预定的中断信号将第二触发信号传输至所述高电平、低电平计数子模块，清所述CPU的一个中断端口的中断信号；
时钟信号检测模块包括：预定计数值子模块：存储所述被检测时钟信号对应的标准的高电平/低电平预定计数值；
计数子模块：根据所述第一触发子模块传输来的第一触发信号开始对所述被检测信号的高电平计数，停止对所述被检测信号的低电平计数，并存储低电平计数值；和
根据所述第二触发子模块传输来的第二触发信号开始对所述被检测信号的低电平计数，停止对所述被检测信号的高电平计数，并存储高电平计数值；
判决子模块：分别获取所述预定计数值子模块、所述高电平计数子模块和所述低电平计数子模块中的存储高电平预定计数值、低电平预定计数值、高电平计数值和低电平计数值，进行相应的时钟信号故障判决。
所述时钟输入模块包括：
第一时钟输入子模块：当所述被检测时钟信号为上升沿时，将其对应的高电平输入所述CPU的一个中断端口；
第二时钟输入子模块：当所述被检测时钟信号为下降沿时，将其对应的低电平输入所述CPU的另一个中断端口。
所述第一时钟输入子模块包括第一D触发器，所述第二时钟输入子模块包括非门，第二D触发器；
根据所述CPU的一个中断端口的中断信号所述第一D触发器的D端接地/电源，所述被检测时钟信号作为第一D触发器的时钟信号，所述第一D触发器的Q端输出至所述CPU的一个中断端口；
所述非门接收被检测时钟信号，所述非门输出信号作为所述第二D触发器的时钟信号；
根据所述CPU的另一个中断端口的中断信号所述第二D触发器的D端接地/电源，所述第二D触发器的Q端输出至所述CPU的另一个中断端口。
所述时钟输入模块包括：
第三时钟输入子模块：将所述被检测时钟信号直接输入所述CPU的一个中断端口；
第四时钟输入子模块：将所述被检测时钟信号取非后输入所述CPU的另一个中断端口。
所述计数子模块包括：
高电平计数子模块：根据所述第一触发子模块传输来的第一触发信号开始对所述被检测信号的高电平计数，根据所述第二触发子模块传输来的第二触发信号停止对所述被检测信号的高电平计数，并存储高电平计数值；
低电平计数子模块：根据所述第二触发子模块传输来的第二触发信号开始对所述被检测信号的低电平计数，根据所述第一触发子模块传输来的第一触发信号停止对所述被检测信号的低电平计数，并存储低电平计数值。通过上述技术方案的描述可明显得知，本发明利用具有中断端口的CPU，针对各种频率范围的时钟信号，尤其是低频、极低频的时钟信号都可以简单的实现对被检测时钟信号的检测，时钟信号检测电路设计简单，使用了很少的电子器件，提高了时钟信号检测电路的可靠性，同时占用通讯设备的硬件资源少；基于本发明的时钟信号检测电路，在不需要改变检测电路的前提下即可对不同频率的被检测时钟信号进行时钟信号检测，大大缩短了检测电路的开发周期和开发成本；从而实现了简化时钟信号检测电路，提高检测电路的通用性，降低通讯设备成本的目的。
附图说明
图1是低频时钟信号波形示意图；
图2是本发明的时钟信号检测方法流程图；
图3是本发明的针对中断端口1的处理流程图；
图4是本发明的针对中断端口2的处理流程图；
图5是本发明的时钟信号检测装置示意图；
图6是本发明的时钟信号检测装置中时钟输入模块逻辑框图1；
图7是本发明的时钟信号检测装置中时钟输入模块逻辑框图2。
具体实施方式
本发明的核心是利用CPU的中断端口来实现被检测时钟信号的检测。因此，首先需要确定所述CPU的中断端口的中断信号，然后将被检测时钟信号输入所述CPU的中断端口，根据所述确定的中断信号所述被检测时钟信号触发对所述被检测时钟信号进行时钟检测。
现结合附图对本发明提供的技术方案做进一步详细描述。
本发明的时钟信号检测方法流程如附图2所示。
在图2中，步骤200，确定被检测时钟信号的时钟频率，根据其时钟频率设定该时钟标准的高电平预定计数值、低电平预定计数值。
到步骤210，分别设置CPU的两个中断端口的中断信号。对于CPU的中断端口来说，其中断方式一般有两种：一种是电平触发方式，另一种是沿触发方式。电平触发方式由高电平、低电平作为中断信号来触发中断；沿触发方式由上升沿、下降沿作为中断信号来触发中断。
在本流程图中分别根据CPU中断端口的电平触发、沿触发方式进行说明。在步骤210中，设定CPU中断端口1和中断端口2的触发方式为电平触发，且中断端口1的中断信号为高电平，中断端口2的中断信号为低电平。
到步骤220，当被检测时钟信号为上升沿时，将高电平输入中断端口1，当被检测时钟信号为下降沿时，将低电平输入中断端口2。中断端口1、中断端口2分别接收高电平/低电平信号，在其各自的中断信号高电平/低电平的触发下分别进入中断，开始对被检测时钟信号的高/低电平进行计数，并分别在另一个中断端口接收到中断信号时，出中断，停止对被检测时钟信号的高/低电平计数，同时，存储高电平计数值/低电平计数值。针对两个中断端口进入中断、出中断的处理流程如附图3和附图4所示，这两个附图的说明在后面详细介绍。将被检测时钟信号的上升沿、下降沿对应的高电平、低电平分别输入中断端口1、中断端口2的具体实现装置如附图6所示，该附图的说明在后面详细介绍。
到步骤230，周期性读取高电平计数值和低电平计数值。
到步骤240，将高电平计数值、低电平计数值分别与高电平预定计数值、低电平预定计数值做比较，如果数值相差在预定范围内，说明被检测时钟信号正常，到步骤250，将高电平计数值、低电平计数值清零，到步骤220，进行下一次的对被检测时钟信号的高电平/低电平的计数过程。
在步骤240，如果高电平计数值、低电平计数值分别与高电平预定计数值、低电平预定计数值相差超过预定范围，说明被检测时钟信号不正常，到步骤241，对被检测时钟信号进行故障指示，再到步骤250，将高电平计数值、低电平计数值清零，到步骤220，进行下一次的对被检测时钟信号的高电平/低电平的计数过程。
如果CPU的中断端口采用沿触发方式，那么，在步骤210中，设定中断端口1的中断信号为对应被检测时钟信号的上升沿，中断端口2的中断信号为对应被检测时钟信号的下降沿。
到步骤220，设定中断端口1、2均为中断信号上升沿触发时，将被检测时钟信号直接输入中断端口1作为中断信号，将被检测时钟信号取非后输入中断端口2作为中断信号。中断端口1、中断端口2接收上升沿、下降沿信号，在其各自的中断信号上升沿的触发下分别进入中断，开始对被检测时钟信号的高/低电平进行计数，并分别在另一个中断端口接收中断信号时，出中断，停止对被检测时钟信号的高/低电平的计数，同时存储高电平计数值/低电平计数值。将被检测时钟信号的上升沿、下降沿分别输入中断端口1、中断端口2的具体实现装置如附图7所示，该附图的说明在后面详细介绍。
CPU的中断端口采用沿触发方式对被检测时钟信号进行时钟检测的其余步骤与上述描述的流程相同，在这里不再详细说明。
本发明提供的时钟信号检测方法只需相应改变高电平预定计数值和低电平预定计数值即可实现对基于不同时钟频率的被检测时钟信号进行时钟信号检测。
本发明的针对中断端口1的处理流程如附图3所示。
在图3中，设定中断端口1的中断信号为高电平。在步骤300，被检测时钟信号在上升沿时，将高电平信号传输至中断端口1，中断端口1接收高电平信号，CPU的中断端口1需要发生中断，到步骤310，CPU的中断端口1进入中断，禁止中断端口1发生中断。
到步骤320，开始对被检测时钟信号的高电平计数，同时，停止中断端口2的对被检测时钟信号的低电平计数，清中断端口2的中断信号，允许中断端口2发生中断。
到步骤330，在中断端口2接收到低电平中断信号时，停止中断端口1的对被检测时钟信号的高电平计数，并存储高电平计数值。
到步骤340，清中断端口1的中断信号，CPU的中断端口1出中断，允许中断端口1发生中断。
本发明的针对中断端口2的处理流程如附图4所示。
在图4中，设定中断端口2的中断信号为低电平。在步骤400，被检测时钟信号在下降沿时，将低电平信号传输至中断端口2，中断端口2接收低电平信号，CPU的中断端口2需要发生中断，到步骤410，CPU的中断端口2进入中断，禁止中断端口2发生中断。
到步骤420，开始对被检测时钟信号的低电平计数，同时，停止中断端口1的对被检测时钟信号的高电平计数，清中断端口1的中断信号，允许中断端口1发生中断。
到步骤430，在中断端口1接收到高电平中断信号时，停止中断端口2的对被检测时钟信号的低电平计数，并存储低电平计数值。
到步骤440，清中断端口2的中断信号，CPU的中断端口2出中断，允许中断端口2发生中断。
设定中断端口1的中断信号为上升沿，中断端口2的中断信号为下降沿，本发明的针对中断端口1、中断端口2的处理流程如上述描述过程，在这里不再具体说明。
本发明提供的时钟信号检测装置示意图如附图5所示。
在图5中，时钟信号检测装置包括时钟输入模块500，触发模块510和时钟信号检测模块520。
当CPU的中断端口1和中断端口2设置的中断信号为高电平、低电平时，时钟输入模块500的功能由第一时钟输入子模块501、第二时钟输入子模块502完成。
触发模块510的功能由第一触发子模块511、第二触发子模块512完成。
时钟信号检测模块520的功能由预定计数值子模块521，高电平计数子模块522，低电平计数子模块523、判决子模块524完成。
当所述被检测时钟信号为上升沿时，第一时钟输入子模块501将高电平输入CPU的中断端口1。
当所述被检测时钟信号为下降沿时，第二时钟输入子模块502将低电平输入CPU的中断端口2。
第一触发子模块511获取输入中断端口1的信号，当该中断端口的信号为高电平时，将第一触发信号传输至高电平计数子模块522、低电平计数子模块523，并清中断端口2的中断信号，使中断端口2出中断。
第二触发子模块512获取输入中断端口2的信号，当该中断端口的信号为低电平时，将第二触发信号传输至高电平计数子模块522和低电平计数子模块523，并清中断端口1的中断信号，使中断端口1出中断。
预定计数值子模块521存储被检测时钟信号对应的标准的高电平预定计数值和低电平预定计数值。
高电平计数子模块522根据第一触发子模块511传输来的第一触发信号开始对被检测时钟信号的高电平计数，根据第二触发子模块512传输来的第二触发信号停止对被检测时钟信号的高电平计数，并存储对被检测时钟信号的高电平计数值。
低电平计数子模块523根据第二触发子模块512传输来的第二触发信号开始对被检测时钟信号的低电平计数，根据所述第一触发子模块511传输来的第一触发信号停止被检测时钟信号的低电平计数，并存储对被检测时钟信号的低电平计数值。
判决子模块524分别从预定计数值子模块521、高电平计数子模块522和低电平计数子模块523中获取其各自存储的高电平预定计数值、低电平预定计数值、高电平计数值和低电平计数值，并将高电平计数值、低电平计数值分别与高电平预定计数值、低电平预定计数值做比较，如果数值相差在预定范围内，说明被检测时钟信号正常，否则，说明被检测时钟信号不正常，对被检测时钟信号进行相应的时钟信号故障指示。
当CPU的中断端口1和中断端口2设置的中断信号对应被检测时钟信号的上升沿、下降沿时，图5中第一时钟输入子模块501、第二时钟输入子模块502分别由第三时钟输入子模块、第四时钟输入子模块替代，时钟输入模块500的功能由第三时钟输入子模块、第四时钟输入子模块完成。
第三时钟输入子模块将被检测时钟信号直接输入中断端口1。
第四时钟输入子模块将被检测时钟信号取非后输入中断端口2。
当时钟输入模块500的功能由第三时钟输入子模块、第四时钟输入子模块完成时，第一触发子模块511获取输入中断端口1的信号，当该中断端口的信号为上升沿(对应被检测时钟信号的上升沿)时，将第一触发信号传输至高电平计数子模块522、低电平计数子模块523，并清中断端口2的中断信号，使中断端口2出中断。
第二触发子模块512获取输入中断端口2的信号，当该中断端口的信号为上升沿(对应被检测时钟信号的下降沿)时，将第二触发信号传输至高电平计数子模块522和低电平计数子模块523，并清中断端口1的中断信号，使中断端口1出中断。
预定计数值子模块521、高电平计数子模块522、低电平计数子模块523、判决子模块524的功能和上述描述的当时钟输入模块500的功能由第一时钟输入子模块501、第二时钟输入子模块502完成时相同，在本实施例中不再详细说明。
本发明提供的时钟信号检测装置只需相应改变预定计数值子模块521中存储的高电平预定计数值和低电平预定计数值，即可实现基于不同时钟频率的被检测时钟信号进行时钟信号检测。
本发明的时钟信号检测装置中时钟输入模块的逻辑框图如附图6、附图7所示。
附图6中包含第一时钟输入子模块501、第二时钟输入子模块502的电路设计逻辑框图。
图6中，CPU的I/O(0)和I/O(1)是CPU的I/O(输入输出)端口，其作用是清中断。INT0与INT1分别为CPU中断端口2、中断端口1的中断信号。
第一D触发器实现第一时钟输入子模块501的功能，非门和第二D触发器实现第二时钟输入子模块502的功能。非门和两个D触发器可以采用分立器件，也可以采用可编程逻辑器件设计。
电路设计原理为：CPU的中断端口1、中断端口2采用电平触发方式，利用被监测的时钟信号的上升沿和下降沿分别使两个D触发器产生高电平/低电平，从而使CPU的中断端口进入中断。根据CPU中断端口1和中断端口2的中断类型设置为低电平中断或高电平中断，两个D触发器的D端可分别采用GND(接地)或VCC(接电源)，在一般情况下电源的电压为+5V或+3.3V。
附图7中包含第三时钟输入子模块、第四时钟输入子模块的电路设计逻辑框图。
第三时钟输入子模块将被检测时钟信号直接输入CPU的中断端口1。
图7中的非门实现第四时钟输入子模块的功能。电路设计原理为：CPU的中断端口1、中断端口2采用沿触发方式，利用被检测时钟信号的上升沿、下降沿分别使CPU的中断端口1/中断端口2进入中断。
虽然通过实施例描绘了本发明，本领域普通技术人员知道，本发明有许多变形和变化而不脱离本发明的精神，希望所附的权利要求包括这些变形和变化。
Claims (9)
1、一种电子设备中时钟信号检测方法，该方法利用了具有中断端口的CPU，其特征在于包括：
a、确定所述CPU的两个中断端口的中断信号；
b、将被检测时钟信号输入所述CPU的中断端口；
c、所述两个中断端口分别在其中断信号触发下进入中断，开始对所述被检测时钟信号的高电平/低电平计数，并在另一个中断端口接收到中断信号时使当前处于中断的中断端口出中断，停止该出中断的中断端口对所述被检测时钟信号的高/低电平计数；
分别获取所述两个中断端口的高电平/低电平计数值；
根据所述高电平/低电平计数值、所述被检测时钟信号对应的标准的高电平/低电平预定计数值对所述被检测时钟信号进行检测。
2、如权利要求1所述的一种电子设备中时钟信号检测方法，其特征在于，所述两个中断端口互不相同的中断信号分别为高电平、低电平；
且所述步骤b包括：
获取所述被检测时钟信号的上升沿、下降沿；
将所述上升沿、下降沿各自对应的高电平、低电平分别输入所述CPU的两个中断端口。
3、如权利要求1所述的一种电子设备中时钟信号检测方法，其特征在于，所述两个中断端口的中断信号同时为上升沿或下降沿；
所述步骤b包括：
将所述被检测时钟信号和其取非后的信号分别输入所述CPU的两个中断端口作为中断信号。
4、如权利要求1或2或3所述的一种电子设备中时钟信号检测方法，其特征在于所述的步骤c进一步包括：
根据对所述被检测时钟信号的检测结果进行相应的时钟信号故障指示。
5、一种电子设备中时钟信号检测装置，包括具有中断端口的CPU，其特征在于，所述的装置进一步包括：
时钟输入模块：将被检测时钟信号输入所述CPU的两个中断端口；
触发模块，包括第一触发子模块、第二触发子模块：
第一触发子模块：获取输入所述一个中断端口的信号，并根据该中断端口预定的中断信号将第一触发信号传输至计数子模块，清所述CPU的另一个中断端口的中断信号；
第二触发子模块：获取输入所述另一个中断端口的信号，并根据该中断端口预定的中断信号将第二触发信号传输至计数子模块，清所述CPU的一个中断端口的中断信号；
获取输入的所述两个中断端口的信号，并根据所述中断端口预定的中断信号将触发信号传输至时钟信号检测模块；
时钟信号检测模块包括：
预定计数值子模块：存储所述被检测时钟信号对应的标准的高电平/低电平预定计数值；
计数子模块：根据所述第一触发子模块传输来的第一触发信号开始对所述被检测信号的高电平计数，停止对所述被检测信号的低电平计数，并存储低电平计数值；和
根据所述第二触发子模块传输来的第二触发信号开始对所述被检测信号的低电平计数，停止对所述被检测信号的高电平计数，并存储高电平计数值；
判决子模块：分别获取所述预定计数值子模块、所述计数子模块存储的高电平预定计数值、低电平预定计数值、高电平计数值和低电平计数值，进行相应的时钟信号故障判决。
6、如权利要求5所述的一种电子设备中时钟信号检测装置，其特征在于所述时钟输入模块包括：
第一时钟输入子模块：当所述被检测时钟信号为上升沿时，将其对应的高电平输入所述CPU的一个中断端口；
第二时钟输入子模块：当所述被检测时钟信号为下降沿时，将其对应的低电平输入所述CPU的另一个中断端口。
7、如权利要求6所述的一种电子设备中时钟信号检测装置，其特征在于所述第一时钟输入子模块包括第一D触发器，所述第二时钟输入子模块包括非门和第二D触发器；
根据所述CPU的一个中断端口的中断信号所述第一D触发器的D端接地/电源，所述被检测时钟信号作为第一D触发器的时钟信号，所述第一D触发器的Q端输出至所述CPU的一个中断端口；
所述非门接收被检测时钟信号，所述非门输出信号作为所述第二D触发器的时钟信号；
根据所述CPU的另一个中断端口的中断信号所述第二D触发器的D端接地/电源，所述第二D触发器的Q端输出至所述CPU的另一个中断端口。
8、如权利要求5所述的一种电子设备中时钟信号检测装置，其特征在于所述时钟输入模块包括：
第三时钟输入子模块：将所述被检测时钟信号直接输入所述CPU的一个中断端口；
第四时钟输入子模块：将所述被检测时钟信号取非后输入所述CPU的另一个中断端口。
9、如权利要求5所述的一种电子设备中时钟信号检测装置，其特征在于，所述计数子模块包括：
高电平计数子模块：根据所述第一触发子模块传输来的第一触发信号开始对所述被检测时钟信号的高电平计数，根据所述第二触发子模块传输来的第二触发信号停止对所述被检测时钟信号的高电平计数，并存储高电平计数值；
低电平计数子模块：根据所述第二触发子模块传输来的第二触发信号开始对所述被检测时钟信号的低电平计数，根据所述第一触发子模块传输来的第一触发信号停止对所述被检测时钟信号的低电平计数，并存储低电平计数值。
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