CN103267943A - 一种集成电路的测试装置及方法 - Google Patents

Abstract

本发明涉及一种集成电路的检测装置及方法。所述检测装置包括：输入单元，包括与所述输入通道连接的串行输入端及与待测芯片输入端对应的至少一个并行输出端；至少一个第一控制开关，用于在使能时使对应并行输出端与所述待测芯片输入端之间导通、在禁能时使对应并行输出端与所述待测芯片输入端之间关断；控制单元，用于为所述至少一个第一控制开关并行提供控制信号，所述第一控制开关设置为当所接收的控制信号为第一电平时使能、当所接收的控制信号为第二电平时禁能；输出单元，包括与待测芯片输出端对应的至少一个并行输入端及与所述输出通道连接的串行输出端。本发明技术方案能够完善芯片的并行测试。

Description

一种集成电路的测试装置及方法

技术领域

本发明涉及集成电路测试领域，特别涉及一种集成电路的检测装置及方法。

背景技术

随着电子产品向小型化方向发展，在手提电脑、CPU电路、微型移动通信电路（手机等）、数字音视频电路、通信整机、数码相机等消费类电子领域大量使用各类集成电路，不仅数目繁多，其成品要求也越来越高，于是，对集成电路的测试环节，便显得愈发重要。

在集成电路制造过程中，其中一个必要的环节是对形成的集成电路进行测试，以确保它能基本满足器件的特征或设计规格书，具体地，所述测试通常包括电压、电流、时序和功能的验证。如果测试出的结果不符合规格书，那么集成电路会被测试过程判为失效。

现有的一种集成电路的测试装置包括输入通道和输出通道，输入通道用以向待测集成电路输入信号，输出通道用以接收测试集成电路的输出信号，传输输出信号以供测试机验证所述集成电路是否能正确实现所设计的逻辑功能。但是上述测试方法的检测容量较小。由于实现上述测试装置的信号通道数目有限，导致可同时进行检测的芯片数目有限，存在测试瓶颈；除此以外，由于测试装置的电源功率是固定的，并行测试的芯片数目还受到电源功率的限制。

发明内容

本发明技术方案所解决的技术问题是，如何实现芯片的并行测试。

为了解决上述技术问题，本发明技术方案提供了一种集成电路的测试装置，包括输入通道和输出通道，还包括：

输入单元，包括与所述输入通道连接的串行输入端及与待测芯片输入端对应的至少一个并行输出端；

至少一个第一控制开关，用于在使能时使对应并行输出端与所述待测芯片输入端之间导通、在禁能时使对应并行输出端与所述待测芯片输入端之间关断；

控制单元，用于为所述至少一个第一控制开关并行提供控制信号，所述第一控制开关设置为当所接收的控制信号为第一电平时使能、当所接收的控制信号为第二电平时禁能；

输出单元，包括与待测芯片输出端对应的至少一个并行输入端及与所述输出通道连接的串行输出端。

可选的，所述输入单元还包括能够存放位数不少于所述待测芯片输入端数目的二进制序列的第一移位寄存器。

可选的，所述串行输入端，用于接收所述输入通道提供的测试信号；

所述第一移位寄存器，用于按接收顺序将所述测试信号依次传输至所述并行输出端；

所述并行输出端，用于并行输出所传输的测试信号至对应待测芯片输入端。

可选的，所述输入单元还包括：电平转换器，用于对所述第一移位寄存器传输的测试信号进行电平转换并将电平转换后的测试信号传输至对应并行输出端。

可选的，所述输出单元还包括能够存放位数不少于所述待测芯片输出端数目的二进制序列的第二移位寄存器。

可选的，所述并行输入端，用于接收对应待测芯片输出端输出的电信号；

所述第二移位寄存器，用于将所述电信号形成的电信号序列从高位到低位按顺序依次传输至所述串行输出端；

所述串行输出端，用于串行输出所述电信号序列至所述输出通道。

可选的，所述集成电路的测试装置还包括设于所述并行输入端和对应待测芯片输出端之间的第二控制开关，所述第二控制开关设置为当所述第一控制开关使能时使能、当所述第一控制开关禁能时禁能。

可选的，所述集成电路的测试装置还包括通过所述输出通道与所述串行输出端连接的验证单元，所述验证单元包括；

检测单元，用于检测所述电信号序列；

判定单元，用于当判断所述电信号序列中的一位电信号为异常数据，通过该电信号于电信号序列中的位置判定对应待测芯片为异常芯片。

为了解决上述技术问题，本发明技术方案还提供了一种集成电路的测试方法，应用上述测试装置，包括；

为所述至少一个第一控制开关并行提供控制信号；

所述输入单元将所述输入通道提供测试信号传输至至少一个待测芯片；

所述输出单元将至少一个待测芯片输出的电信号形成电信号序列并传输至所述输出通道；

验证所述输出通道输出的电信号序列。

可选的，所述第一控制开关设置为当所接收的控制信号为第一电平时使能、当所接收的控制信号为第二电平时禁能；各控制信号在至少一个周期内保持第一电平或第二电平以使进行测试项目的待测芯片的功耗之和适应所述测试装置的电源功率。

所述周期为待测芯片完成所述测试项目所需的时间。

本发明技术方案至少包括如下有益效果；

在不对测试通道(输入通道和输出通道)进行改变的情况下，对并行测试芯片的数目进行拓展，提高了测试效率，极大地降低了测试成本；

针对于测试芯片数目受电源功率的限制问题，本发明技术方案提供了对控制开关使能或禁能的方式以导通或关断测试信号与待测芯片输入端之间的线路，灵活控制当前测试芯片的数目，对于单个芯片功率花费较小的测试项目，控制开关使能导通使较多数目的测试芯片并行检测，对于单个芯片功率花费较小的测试项目，控制开关禁能关断在时间段内对部分数目的测试芯片作关闭处理，而对另一部分数目的测试芯片先行测试，再依顺序开启另一部分数目的测试芯片并对其进行测试，从而使测试芯片数目能够进一步加大，更好地实现了芯片的并行测试。

附图说明

图1为本发明一种集成电路的测试装置的结构示意图；

图2为本发明一种集成电路的测试装置的验证单元的结构示意图；

图3为本发明一种集成电路的测试方法的流程示意图。

具体实施方式

从现有技术可知，集成电路的测试装置因信号通道(包括输入通道和输出通道)的数目有限，因此测试机能够同时容纳的待测芯片的数目有限。发明人首先想到对输入通道和输出通道之间的待测芯片实现并行处理，理论上能够使测试机容纳无限数目的待测芯片，但是发明人意识到，这种并行设计方式又有一个缺陷，那便是在对待测芯片进行测试时有许多不同的测试项目，一些测试项目单个芯片所消耗的功率较小，但也有一些项目单个芯片所消耗的功率很大，这使理论上能够无限容纳并行测试芯片的测试机的吞吐量受到限制，效果并非显著。

发明人认为，对于已设想的并行测试设计不能够以“一刀切”的方式进行实施或否定，若为了适应地根据测试机的电源功率而仅并行测试数目较少的芯片，无法体现并行测试这一种系统设计的优越性。发明人提供了一种并行检测的方式，能够区别地对待不同的测试项目，对于数目较多的并行测试芯片，在单个芯片功耗较少的测试项目，能够实现数目较多的并行测试芯片的全部运行，而在单个芯片功率较多的测试项目，控制并行测试芯片的运行数目，将测试芯片按数目组分时间段进行并行测试，从而完善并行测试的优越性能。

本实施例基于上述提供了一种集成电路的测试装置，如图1所示，包括；

输入通道100及输出通道101；

输入单元103，包括与所述输入通道100连接的串行输入端130及与待测芯片输入端对应的至少一个并行输出端，如图1中有待测芯片1、2、，…，n，每个芯片的输入端可以有若干个，图1中的芯片1有三个输入端，即输入端B1～B3；输入单元的每一个并行输出端对应一个芯片的输入端，参见图1，有依次与芯片的输入端B1～B6，…，B3n对应的并行输出端A1～A6，…，A3n。

至少一个第一控制开关(K1～K2，…，Kn)，用于在使能时使对应并行输出端与所述待测芯片输入端之间导通、在禁能时使对应并行输出端与所述待测芯片输入端之间关断。如图1中设于并行输出端A1与芯片输入端B1(也是芯片的电源输入端)之间的第一控制开关K1。本实施例仅在各待测芯片的电源输入端(为芯片输入端之一)与其对应的输入单元的并行输出端之间设置第一控制开关，而在各待测芯片的其他输入端与对应并行输出端之间则直接用导线导通。当然，在其他实施例中，当芯片输入端包括使能端时，可以仅在待测芯片的使能端与其对应的输入单元的并行输出端之间设置第一控制开关，而在该待测芯片的其他输入端与对应并行输出端之间则直接用导线导通；除此之外，也可以在各芯片的每个输入端与其对应并行输出端之间均设置第一控制开关。

控制单元104，用于为所述至少一个第一控制开关并行提供控制信号，所述第一控制开关设置为当所接收的控制信号为第一电平时使能、当所接收的控制信号为第二电平时禁能。

这里控制单元104的内部实质也可以是实现将其内部生产的控制信号串转并输出的过程(当然串行的控制信号也可以是外部输入的)，具体地，控制单元104输出的信号可以是包括由多个第一电平和第二电平组成的信号序列，这个信号序列中的每一位电平便是输入对应第一控制开关控制端的控制信号，第一控制开关根据所输入的电平信号是第一电平还是第二电平，做出相关的功能动作。

输出单元105，包括与待测芯片输出端对应的至少一个并行输入端及与所述输出通道连接的串行输出端106，可以参见图1中依次与芯片输出端C1～C4，…，C2n对应的并行输出端D1～D4，…，D2n，当然，芯片的输出端也可以是有多个，比如图1中的芯片1，有两个输出端，即输出端C1～C2。

在上述方案中，发明人通过在现有测试装置的输入通道与输出通道之间设置了输入单元、至少一个第一控制开关、控制单元及输出单元，提出了一种新的测试装置，该测试装置的具体实施过程，对应实施例1的测试装置及芯片可为：

情形1，在对待测芯片进行单个芯片消耗功率较低的第一测试项目时(此时所述测试装置的电源功率平均到各待测芯片足以支持各待测芯片同时进行第一测试项目)：

测试机通过输入通道100以串行方式连续(这里，连续是指时间上的先后次序)向输入单元103的串行输入端130输入测试信号，比如连续向串行输入端130输入“101101，…，1”一共n个示意信号“1”或信号“0的连续电平，该连续电平作为连续输入的测试信号，当芯片的输入端B1输入信号“1”、输入端B2输入信号“0”输入端B3输入信号“1”，则指示对应第一测试项目的测试启动。

输入单元103包括将连续的串行测试信号转为并行测试信号序列输出的功用，特别是，当串行输入端130接收了“101101，…，1”一共n个示意信号“1”或信号“0”的连续电平，其并行输出端则从高位到低位对应待测芯片的输入端输出每一位电平，需要注意的是，一般串行输入端是按连续电平的先后次序将连续电平从其并行输出端的高位到低位移出的，每一位移出的电平便是对应待测芯片输入端的测试信号。

对控制单元104输入第一驱动信号，触发控制单元104并行输出各控制信号，控制信号可以是第一电平或第二电平，由于情形1的测试项目单个芯片耗功率小，此时控制单元104并行输出的控制信号均为第一电平，各第一控制开关使能，对应并行输出端与所述待测芯片输入端之间是导通状态，对待测芯片进行第一测试项目的检测。在情况1的状态下，为所述至少一个第一控制开关并行提供的控制信号在周期内保持第一电平，所述周期指为待测芯片完成第一测试项目所需的时间。所有待测芯片同时进行第一测试项目，这是因为各待测芯片进行第一测试项目的功耗之和不超过所述测试装置的电源功率。

在第一测试项目的检测结束，输出单元105的并行输入端接收对应各芯片输出端的测试结果，并将上述测试结果由并行转为串行，从其串行输出端106输出，并通过输出通道101反馈至测试机验证单元进行检测。

情形2，在对待测芯片进行单个芯片消耗功率较高的第二测试项目时(此时所述测试装置的电源功率平均到各待测芯片不足以支持各待测芯片同时进行第二测试项目)：

与情形1类似的，测试机通过输入通道100以串行方式连续向输入单元103的串行输入端130输入测试信号。输入单元103将连续的串行测试信号转为并行测试信号序列输出。

但是，与情形1不同的是，对控制单元104输入第二驱动信号，触发控制单元104并行输出的控制信号，各控制信号可以是第一电平或第二电平，但情形2下因第二测试项目使测试机电源功率仅能支持数目有限的若干个芯片工作(本实施例为4个)，假设n=20，以第一电平为电平0、第二电平为电平1为例，并行输入的控制信号可以在第一个时间段内为第一控制开关K1～K2，…，K20分别提供“00001111111111111111”的控制信号序列，而在第二个时间段内为第一控制开关K1～K2，…，K20分别提供“11110000111111111111”的控制信号序列，在第三个时间段内为第一控制开关K1～K2，…，K20分别提供“11111111000011111111”的控制信号序列，在第四个时间段内为第一控制开关K1～K2，…，K20分别提供“11111111111100001111”的控制信号序列，在第五个时间段内为第一控制开关K1～K2，…，K20分别提供“11111111111111110000”的控制信号序列，其中，信号“0”为第一电平，信号“1”为第二电平，时间段指可供1个芯片完成第二测试项目的时间，从上述可知，控制单元104通过高位到低位的移位(第一电平“0000”的移位，一位信号“0”对应一个测试芯片电源端与对应并行输出端之间的导通，以使待测芯片进行测试项目)控制区别地实行芯片的测试时间，以实现芯片的在不同情形下的区别工作。上述时间段可用周期替代，二者为相同概念，也可以说，当所述测试装置的电源功率平均到各待测芯片不足以支持各待测芯片同时进行一个测试项目时，则在一个周期内，使部分控制信号在周期内保持第一电平，另一部分控制信号则在该周期内保持为第二电平；并在该周期结束后，将第一电平的控制信号从所述第一电平切换为第二电平，将第二电平的控制信号从所述第二电平切换为第一电平或保持第二电平，并进行下一周期的测试工作，直到所有的待测芯片均进行完毕第二测试项目。在情况2的状态下，只有部分控制信号对应的待测芯片的功耗之和适应于所述测试装置的电源功率，使用第一电平的控制信号使部分待测芯片先行工作，该部分芯片测试完毕后再进行另一部分待测芯片的测试工作，由此完成全部芯片的第二测试项目，使得每个周期内进行第二测试项目的待测芯片功耗之和都能够适应所述测试装置的电源功率，如功耗之和不超过或者略大于电源功率。

在情形2的情况下，仅部分并行输入端接收到了对应芯片的测试结果，比如情形2下测试机电源功率仅能支持其中的4个芯片工作，仅4个芯片的输出端能够输出检测结果(即8个并行输入端接收到了对应芯片的测试结果)，在但处理过程与情形1一致，此处不再赘述。

继续参考图1，输入单元103进一步包括：

能够存放位数不少于所述待测芯片输入端数目的二进制序列的第一移位寄存器107。

在输入单元103中，

串行输入端130，用于接收所述输入通道100提供的测试信号；

第一移位寄存器107，用于按接收顺序将所述测试信号依次传输至所述并行输出端；

并行输出端，用于并行输出所传输的测试信号至对应待测芯片输入端。

继续参考图1，输入单元103还包括：电平转换器108，用于对所述第一移位寄存器传输的测试信号进行电平转换并将电平转换后的测试信号传输至对应并行输出端。为了实现输入单元的通用性，对于不同测试芯片，其输入电压的要求会有所不同，因此在测试信号进入待测芯片输入端之前对其进行电平转换，以求实现装置的普适性。

继续参考图1，输出单元105还包括能够存放位数不少于所述待测芯片输出端数目的二进制序列的第二移位寄存器109。

在输出单元105中，

并行输入端，用于接收对应待测芯片输出端输出的电信号；这里的电信号是指待测芯片输出端输出的每一测试结果；

第二移位寄存器109，用于将所述电信号形成的电信号序列从高位到低位按顺序依次传输至所述串行输出端；

串行输出端106，用于串行输出所述电信号序列至所述输出通道。

继续参考图1，为了进一步实现本实施例测试装置的普适性及良好控制性，比如，对于待测芯片的数目较少时，可以关闭一部分的单元功能，在使用时再开启，本实施例测试装置还包括设于所述并行输入端和对应待测芯片输出端之间的第二控制开关（图1中未示出）。第二控制开关可以单独给予控制信号根据测试需要进行开闭的控制，也可以设置为当所述第一控制开关使能时使能、当所述第一控制开关禁能时禁能。在后者的具体实现过程中，可以将对应同一待测芯片的输出端的第二控制开关通以与对应同一待测芯片电源端的第一控制开关相同的控制信号以实现后者的功能。

参见图2，本实施例的测试装置还包括通过输出通道101与串行输出端106连接的验证单元200。验证单元200包括：

检测单元201，用于检测所述电信号序列；

判定单元202，用于当判断所述电信号序列中的一位电信号为异常数据，通过该电信号于电信号序列中的位置判定对应待测芯片为异常芯片。

上述验证过程对应上述情形1，比如输出电信号序列为“1010，…”为正常，但输出的电信号序列为“1011，…”，可知，芯片输出端C4所属的芯片不符合要求，为异常芯片。对应情形2，当一次检测4个芯片时，输出电信号序列比如为“11111011”，但正常电信号序列为“11111111”，那么，结合控制信号序列选中的4个芯片，通过电信号“0”于电信号序列中的位置，可知输出电信号“0”的输出端所属的芯片为异常芯片。

基于上述检测装置，本实施例还提供了一种集成电路的测试方法，如图3所示，包括：

步骤S100，为所述至少一个第一控制开关并行提供控制信号；

步骤S101，所述输入单元将所述输入通道提供测试信号传输至至少一个待测芯片；

步骤S102，所述输出单元将至少一个待测芯片输出的电信号形成电信号序列并传输至所述输出通道；

步骤S103，验证所述输出通道输出的电信号序列。

在上述步骤中，所述第一控制开关相应设置为当所接收的控制信号为第一电平时使能、当所接收的控制信号为第二电平时禁能；各控制信号在至少一个周期内保持第一电平或第二电平以使进行测试项目的待测芯片的功耗之和适应所述测试装置的电源功率，具体地：

当所述测试装置的电源功率平均到各待测芯片足以支持各待测芯片同时进行第一测试项目时(上述情况1)，为所述至少一个第一控制开关并行提供的控制信号，各控制信号在周期内保持第一电平。所述周期指为待测芯片完成第一测试项目所需的时间。在这种情况下，进行测试项目的待测芯片为全部待测芯片，且全部待测芯片进行第一测试项目的功耗之和是电源功率能够负荷的，即不超过测试装置的电源功率。

当所述测试装置的电源功率平均到各待测芯片不足以支持各待测芯片同时进行第二测试项目时(上述情况2)，部分控制信号在一个周期内保持第一电平，其他控制信号则保持第二电平；在上述周期结束后，将第一电平的控制信号从所述第一电平切换为第二电平，将第二电平的控制信号从所述第二电平切换为第一电平或保持第二电平，并进行下一周期的测试工作，直到所有的待测芯片均进行完毕第二测试项目。所述周期指为待测芯片完成第二测试项目所需的时间。在这种情况下，进行测试项目的待测芯片仅为部分待测芯片，且部分待测芯片进行第二测试项目的功耗之和是电源功率最大程度能够负荷的，可以设置部分待测芯片的具体数目为N，且N满足N个待测芯片进行第二测试项目的功耗之和是不超过测试装置的电源功率的最大值。

本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (11)

1.一种集成电路的测试装置，包括输入通道和输出通道，其特征在于，包括：

输入单元，包括与所述输入通道连接的串行输入端及与待测芯片输入端对应的至少一个并行输出端；

至少一个第一控制开关，用于在使能时使对应并行输出端与所述待测芯片输入端之间导通、在禁能时使对应并行输出端与所述待测芯片输入端之间关断；

控制单元，用于为所述至少一个第一控制开关并行提供控制信号，所述第一控制开关设置为当所接收的控制信号为第一电平时使能、当所接收的控制信号为第二电平时禁能；

输出单元，包括与待测芯片输出端对应的至少一个并行输入端及与所述输出通道连接的串行输出端。

2.如权利要求1所述的集成电路的测试装置，其特征在于，所述输入单元还包括能够存放位数不少于所述待测芯片输入端数目的二进制序列的第一移位寄存器。

3.如权利要求2所述的集成电路的测试装置，其特征在于，

所述串行输入端，用于接收所述输入通道提供的测试信号；

所述第一移位寄存器，用于按接收顺序将所述测试信号依次传输至所述并行输出端；

所述并行输出端，用于并行输出所传输的测试信号至对应待测芯片输入端。

4.如权利要求3所述的集成电路的测试装置，其特征在于，所述输入单元还包括：电平转换器，用于对所述第一移位寄存器传输的测试信号进行电平转换并将电平转换后的测试信号传输至对应并行输出端。

5.如权利要求1所述的集成电路的测试装置，其特征在于，所述输出单元还包括能够存放位数不少于所述待测芯片输出端数目的二进制序列的第二移位寄存器。

6.如权利要求1所述的集成电路的测试装置，其特征在于，

所述并行输入端，用于接收对应待测芯片输出端输出的电信号；

所述第二移位寄存器，用于将所述电信号形成的电信号序列从高位到低位按顺序依次传输至所述串行输出端；

所述串行输出端，用于串行输出所述电信号序列至所述输出通道。

7.如权利要求1所述的集成电路的测试装置，其特征在于，还包括设于所述并行输入端和对应待测芯片输出端之间的第二控制开关，所述第二控制开关设置为当所述第一控制开关使能时使能、当所述第一控制开关禁能时禁能。

8.如权利要求6所述的集成电路的测试装置，其特征在于，还包括通过所述输出通道与所述串行输出端连接的验证单元，所述验证单元包括：

检测单元，用于检测所述电信号序列；

判定单元，用于当判断所述电信号序列中的一位电信号为异常数据，通过该电信号于电信号序列中的位置判定对应待测芯片为异常芯片。

9.一种集成电路的测试方法，应用如权利要求1所述的测试装置，其特征在于，包括：

为所述至少一个第一控制开关并行提供控制信号；

所述输入单元将所述输入通道提供测试信号传输至至少一个待测芯片；

所述输出单元将至少一个待测芯片输出的电信号形成电信号序列并传输至所述输出通道；

验证所述输出通道输出的电信号序列。

10.如权利要求9所述的集成电路的测试方法，其特征在于，所述第一控制开关设置为当所接收的控制信号为第一电平时使能、当所接收的控制信号为第二电平时禁能；各控制信号在至少一个周期内保持第一电平或第二电平以使进行测试项目的待测芯片的功耗之和适应所述测试装置的电源功率。

11.如权利要求10所述的集成电路的测试方法，其特征在于，所述周期为待测芯片完成所述测试项目所需的时间。

Images