CN101915892B - 芯片测试电路 - Google Patents

Abstract

本发明有关于一种芯片测试电路利用判断电路将接口电路于不同压缩群组的输出入单元间进行切换，而可达成利用单一接口电路即可取得多组压缩测试数据的功效、有效提升测试产出速度。

Description

芯片测试电路

技术领域

本发明关于一种芯片数据压缩测试多任务电路，特别是关于一种用以提升测试产出速率的芯片数据压缩测试多任务电路。

背景技术

集成电路(Integrated Circuit，IC)的体积小、功能强大，为信息设备不可或缺的电子元件之一。为了确保芯片的功能正常，芯片在出厂前皆必须经过严格的测试。一般测试方法是将已知的测试信号输入至芯片中的电路，接着取得芯片电路的反馈信号，藉此来判断芯片的功能是否正常。

然而，现有芯片测试电路的架构，例如一般可一次测试八个信号的八输入/输出压缩读取电路(One cycle IO compress 8 read circuit)，若要正确的测试芯片，则须设置两个专用接脚(Pin)，以及两个接口电路来连接芯片测试系统的两个探针(Probe)。如此，测试的接脚数会增加，使得芯片测试成本提高，且若再提高芯片的测试速率，势必需要使用到更多的探针，而造成整体生产成本的提高。

发明内容

针对上述问题，本发明的目的之一在提供一种芯片测试电路，可减少接脚(Pin)的使用，亦可提升芯片测试的速率与降低生产成本。

为了达到上述目的，本发明一实施例提供了一种芯片测试电路，包含有多个写入单元、一第一接口电路、一第一开关、多个读取单元、一第一压缩电路、一第二压缩电路、一判断电路、以及一接口电路。这些写入单元，耦接芯片内部的至少一电路，且这些写入单元区分为一第一组写入单元与一第二组写入单元。第一接口电路耦接多个写入单元，接收一测试信号，传送测试信号至这些写入单元，以将测试信号输入芯片内部的电路。第一开关设置于该第一组写入单元以及第二组写入单元间，选择性地耦接第一组写入单元及第二组写入单元。这些读取单元耦接芯片内部的至少一电路，接收并输出芯片电路的反馈信号，且这些读取单元区分为一第一组读取单元与一第二组读取单元，其中第一组读取单元输出第一组反馈信号，且第一组反馈信号至少包含有一第一反馈信号；第二组读取单元输出第二组反馈信号，且第二组反馈信号至少包含有一第二反馈信号。第一压缩电路耦接第一组读取单元的这些读取单元，压缩处理第一组读取单元输出的第一组反馈信号，以产生一第一压缩信号。第二压缩电路耦接第二组读取单元的这些读取单元，压缩处理第二组读取单元输出的第二组反馈信号，以产生一第二压缩信号。判断电路耦接第一压缩电路与第二压缩电路，用以选择性地依据第一压缩信号、第二压缩信号、第一反馈信号、及第二反馈信号其中之一或其组合产生一判断信号。以及一接口电路耦接判断电路，依据判断信号产生一测试结果，以判断芯片是否有瑕疵。

所述的芯片测试电路，其中，该接口电路还依据该第一反馈信号或该第二反馈信号与该判断信号，产生该测试结果。

所述的芯片测试电路，其中，该判断电路包含有：

一第一计算器，分别接收该第一反馈信号与该第二反馈信号，对该第一反馈信号与该第二反馈信号进行逻辑运算，以产生一输出信号；以及

一第二计算器，接收该第一压缩信号、该第二压缩信号与该输出信号，对该第一压缩信号、该第二压缩信号与该输出信号进行逻辑运算，以产生该判断信号。

所述的芯片测试电路，其中，该第一计算器为一互斥或门逻辑电路，且该第二计算器为一或门逻辑电路。

所述的芯片测试电路，其中，该芯片为一内存元件、一包含内存元件的半导体装置或一逻辑元件。

所述的芯片测试电路，其中，该芯片为一晶片型式、裸晶型式或封装芯片型式。

所述的芯片测试电路，其中，兼容于一修复算法(Repair algorithm)。

所述的芯片测试电路，其中，当该第一组反馈信号的每一反馈信号逻辑数值相同时，该第一压缩信号的逻辑数值为0，及/或当该第二组反馈信号的每一反馈信号逻辑数值相同时，该第二压缩信号的逻辑数值为0。

所述的芯片测试电路，其中，当这些第一组反馈信号的至少一反馈信号逻辑数值与该第一组反馈信号中的其它反馈信号相异时，该第一压缩信号的逻辑数值为1，及/或当该第二组反馈信号的至少一反馈信号逻辑数值与该第二组反馈信号中的其它反馈信号相异时，该第二压缩信号的逻辑数值为1。

为了达到上述目的，本发明一实施例还提供了一种芯片测试电路，其特征在于，包含有：

一第一压缩电路，依据该芯片输出的一第一组反馈信号产生一第一压缩信号，其中该第一组反馈信号包含一第一反馈信号；

一第二压缩电路，依据该芯片输出的一第二组反馈信号产生一第二压缩信号，其中该第二组反馈信号包含一第二反馈信号；

一判断电路，耦接该第一压缩电路与该第二压缩电路，用以选择性地依据该第一压缩信号、该第二压缩信号、该第一反馈信号、及该第二反馈信号其中之一或其组合产生一判断信号；以及

一接口电路，耦接该判断电路，依据该判断信号，产生一测试结果，以判断该芯片是否有瑕疵。

所述的芯片测试电路，其中，该接口电路还依据该第一反馈信号或该第二反馈信号与该判断信号，以产生该测试结果。

所述的芯片测试电路，其中，该判断电路包含有：

一第一计算器，分别接收该第一反馈信号与该第二反馈信号，对该第一反馈信号与该第二反馈信号进行逻辑运算，以产生一输出信号；以及

一第二计算器，接收该第一压缩信号、该第二压缩信号与该输出信号，对该第一压缩信号、该第二压缩信号与该输出信号进行逻辑运算，以产生该判断信号。

所述的芯片测试电路，其中，该第一计算器为一互斥或门逻辑电路，且该第二计算器为一或门逻辑电路。

所述的芯片测试电路，其中，还包含有：

一第一读取压缩电路，包含有N个读取单元，且用以接收并输出芯片回传的该第一组反馈信号，其中N为正整数且小于无限大；以及

一第二读取压缩电路，包含有M个读取单元，且用以接收并输出芯片回传的该第二组反馈信号，其中M为正整数且小于无限大。

所述的芯片测试电路，其中，该数值N等于该数值M。

所述的芯片测试电路，其中，该数值N等于该数值M且均等于4。

所述的芯片测试电路，其中，该数值N不等于该数值M。

所述的芯片测试电路，其中，该芯片为一内存元件、一包含内存元件的半导体装置或一逻辑元件。

所述的芯片测试电路，其中，该芯片为一晶片型式、裸晶型式或封装芯片型式。

所述的芯片测试电路，其中，兼容于一修复算法(Repair algorithm)。

本发明实施例的芯片测试电路利用判断单元进行分配与控制，而无须增加接口电路与接点的数量即可在单位时间内有效提升测试的产出量，而降低生产成本并提高测试效率。

附图说明

图1A显示本发明一实施例的芯片测试电路的写入电路示意图；

图1B显示本发明一实施例的芯片测试电路的读取电路示意图；

图2显示图1B的运作真值表(Truth Table)；

图3显示本发明另一实施例的芯片测试电路的示意图。

其中，附图标记：

100芯片测试电路

10a芯片或其它电路

101、102写入压缩电路

104第一开关

202、203读取压缩电路

204、205压缩电路

206判断电路

103、207接口电路

208互斥或门

209或门

210芯片测试系统

101a、102a、202a、203a读取单元

具体实施方式

以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。

图1A、1B显示本发明一实施例的芯片测试电路(芯片数据压缩测试多任务电路)的示意图。本发明一实施例的芯片测试电路100包含输入测试信号TS至芯片或其它内部电路10a的写入(Write)电路部分，如图1A所示；以及自芯片或其它内部电路10a接收反馈信号FS的读取(Read)电路部分，如图1B所示。

如图1A所示，本发明一实施例的芯片测试电路100的写入电路包含有第一写入压缩电路101、第二写入压缩102电路、第一接口电路103、以及一第一开关104。

本实施例中，第一写入压缩电路101与第二写入压缩电路102分别包含有四个写入单元-即第一组写入单元101a、与第二组写入单元102a。但本发明不应以此为限，第一写入压缩电路101与第二写入压缩电路102包含的写入单元101a、102a数量可依据设计者的设计任意调整。另外，一实施例，第一写入压缩电路101与第二写入压缩电路102可包含有相等数量或不相等数量的写入单元。而其中每一写入单元101a、102a耦接芯片或其它内部电路10a的至少一电路。

第一接口电路103分别耦接第一写入压缩电路101与第二写入压缩电路102内的写入单元101a、102a。第一接口电路103接收芯片测试系统(如探针卡)输入的测试信号TS，并将测试信号TS传送至写入单元101a、102a以将测试信号TS写入芯片或其它内部电路10a。

第一开关104设置于第一写入压缩电路101与第二写入压缩电路102之间，以选择性地耦接第一写入压缩电路101以及第二写入压缩电路102。换言之，第一开关104可单独与第一写入压缩电路101的写入单元耦接或与第二写入压缩电路102耦接，亦可同时耦接第一写入压缩电路101以及第二写入压缩电路102的写入单元。

一实施例，本发明于写入电路部分的运作方式如下：首先，芯片测试系统210输入测试信号TS给芯片测试电路100的写入电路。第一接口电路103接收测试信号TS，且同时芯片测试系统210提供一控制信号(未图标)给第一开关104，以控制第一开关104耦接第一、第二写入压缩电路101、102。一实施例，芯片测试系统210可利用冗位地址(redundancy address)提供控制信号给第一开关104，以控制该开关104的动作。接着，第一、第二写入压缩电路101、102的写入单元101a、102a分别接收测试信号TS，并将测试信号TS写入芯片或其它内部电路10a。

图1B显示本发明一实施例的芯片测试电路100的读取电路部分的示意图。芯片测试电路100的读取电路包含有一芯片或其它内部电路10a、一第一读取压缩电路202、一第二读取压缩电路203、一第一压缩电路204、一第二压缩电路205、一判断电路206、以及一接口电路207。

第一读取压缩电路202包含有N个读取单元202a，且用以接收并输出芯片回传的第一组反馈信号，其中N为正整数且小于无限大。第二读取压缩电路203包含有M个读取单元，且用以接收并输出芯片回传的第二组反馈信号，其中M为正整数且小于无限大。在本实施例中，第一读取压缩电路202与第二读取压缩电路203，分别包含有四个读取单元-即第一组读取单元202a、与第二组读取单元203a，但本发不应以此为限，第一读取压缩电路与第二读取压缩电路202、203包含的读取单元202a、203a数量可依据设计者的设计任意调整。另外，一实施例，第一读取压缩电路202与第二读取压缩电路203可包含有相等数量或不相等数量的读取单元。

第一读取压缩电路202耦接芯片或其它电路10a，用以读取芯片或其它电路10a回传的第一组反馈信号FS，并编号为反馈信号i0、i1、i2、i3后输出，于此反馈信号i0、i1、i2、i3定义为第一反馈信号。第一压缩电路204耦接第一读取压缩电路202，第一压缩电路204将这些第一组反馈信号i0、i1、i2、i3进行压缩处理，以产生第一压缩信号CS1。

第二读取压缩电路203耦接芯片或其它电路10a，用以读取芯片或其它电路10a所回传的第二组反馈信号FS，并编号为反馈信号i4、i5、i6、i7后输出，于此反馈信号i4、i5、i6、i7定义为第二反馈信号。第二压缩电路205耦接第二读取压缩电路203，第二压缩电路205将这些反馈信号i4、i5、i6、i7进行压缩处理，以产生第二压缩信号CS2。

判断电路206耦接第一压缩电路204、以及第二压缩电路205，用以选择性地依据第一压缩信号CS1、第二压缩信号CS2、第一反馈信号、及第二反馈信号其中之一或其组合产生一判断信号JS2。判断电路206包含有一第一计算器208与一第二计算器209。该第一计算器208接收第一反馈信号与第二反馈信号，对第一反馈信号与第二反馈信号进行逻辑运算，以产生一输出信号JS1。第二计算器209接收第一压缩信号CS1、第二压缩信号CS2与输出信号JS1，对该第一压缩信号CS1、该第二压缩信号CS2与输出信号JS1进行逻辑运算，以产生该判断信号JS2。

一实施例，第一计算器208可为一互斥或门(Exclusive OR Gate)逻辑电路；而第二计算器209可为一或门(OR Gate)逻辑电路。互斥或门208接收第一读取压缩电路202与第二读取压缩电路203产生的第一组反馈信号中的任一反馈信号与这些第二组反馈信号中的任一反馈信号，进行逻辑运算后产生输出信号JS1。本实施例中，互斥或门208接收第一反馈信号i3，以及第二反馈信号i7进行逻辑运算，以产生输出信号JS1，但本发明不应以此为限。

或门209耦接第一压缩电路204、第二压缩电路205与互斥或门208，用以对第一压缩信号CS1、第二压缩信号CS2与输出信号JS1进行逻辑运算，以产生判断信号JS2。

以下请同时参考图1B与图2，图2为本发明一实施例芯片测试电路其配合运作的真值表(Truth Table)。依据本发明一实施例，由该真值表可得知，当反馈信号i0、i1、i2、i3的逻辑数值皆相同时，亦即逻辑数值全为0或全为1时，第一压缩信号CS1的逻辑数值为逻辑0；而当反馈信号i4、i5、i6、i7的逻辑数值皆相同时，亦即逻辑数值全为0或全为1时，第二压缩信号CS2的逻辑数值为逻辑0。另外，当反馈信号i0、i1、i2、i3有至少一反馈信号的逻辑数值相异时，亦即反馈信号i0、i1、i2、i3的逻辑数值不全为0或不全为1时，第一压缩信号CS1的逻辑数值为逻辑1；而当反馈信号i4、i5、i6、i7有至少一反馈信号的逻辑数值相异时，亦即逻辑数值不全为0或不全为1时，第二压缩信号CS2的逻辑数值为逻辑1。

为方便说明，于此假设芯片测试系统210将芯片或其它内部电路写入测试信号逻辑0来进行测试，且由于写入数据的逻辑数值为0，故若芯片或其它内部电路是正常的话，由芯片或其它电路回传的数据的逻辑数值也应为0，以下列举五种芯片测试系统210将芯片或其它内部电路写入逻辑0测试实施例。

第一种情况为得到测试结果是芯片或其它内部电路10a正常无错误的情况：当芯片或其它内部电路10a回传的反馈信号i0、i1、i2、i3、i4、i5、i6、i7的逻辑数值皆为0时，第一压缩数据CS1与第二压缩信号CS2的逻辑数值亦皆为0，由于互斥或门208的输出依据反馈信号i3＝0与i7＝0，故比较两数据后产生的输出信号JS1的逻辑数值亦为0。接着，或门209再依据第一压缩数据CS1、第二压缩信号CS2、以及输出信号JS1，进行逻辑运算，以产生判断信号JS2。由于，第一压缩数据CS1、第二压缩信号CS2、以及输出信号JS1皆为逻辑数值0，故判断信号JS2的逻辑数值为0。最后，芯片测试系统210透过接口电路207接收判断信号JS2，可知芯片或其它内部电路10a正常无错误(error)。

第二种情况为得到测试结果是芯片或其它内部电路10a发生错误的情况：当芯片或其它内部电路10a回传的反馈信号i0、i1、i2、i3的逻辑数值皆为0时，但反馈信号i4、i5、i6、i7的逻辑数值不全为0且不全为1时(即表示反馈信号i4、i5、i6、i7中有数据发生错误)。第一压缩数据CS1的逻辑数值将为0，第二压缩信号CS2的逻辑数值将为1。此时不论互斥或门208的产生的输出信号JS1逻辑数值为何，皆会因为第二压缩信号CS2的逻辑数值为1导致或门209产生的判断信号JS2的逻辑数值为1。而接口电路207将逻辑数值1的数据输出至芯片测试系统210。故芯片测试系统210可知芯片或其它内部电路10a内有错误发生。

第三种情况亦为得到测试结果是芯片或其它内部电路10a发生错误的情况：当芯片或其它内部电路10a回传的反馈信号i0、i1、i2、i3的逻辑数值不全为0且不全为1(即表示反馈信号i0、i1、i2、i3中有数据发生错误)，但i4、i5、i6、i7的逻辑数值皆为0时，第一压缩数据CS1的逻辑数值将为1，第二压缩信号CS2的逻辑数值将为0。此时不论互斥或门208的产生的输出信号JS1逻辑数值为何，皆会因为第一压缩信号CS1的逻辑数值为1导致或门209产生的判断信号JS2的逻辑数值为1。而接口电路207将逻辑数值1的数据输出至芯片测试系统210。故芯片测试系统210可知芯片或其它内部电路10a内有错误发生。

第四种情况亦为得到测试结果是芯片或其它内部电路10a发生错误的情况，当芯片或其它内部电路10a回传的反馈信号i0、i1、i2、i3的逻辑数值皆为0，但反馈信号i4、i5、i6、i7的逻辑数值皆为1时(即表示反馈信号i4、i5、i6、i7全部发生错误)。第一压缩数据CS1的逻辑数值为将0，第二压缩信号CS2的逻辑数值亦为0。一般来说在第一、第二压缩数据CS1、CS2的逻辑数值均为0时，芯片测试系统会测出芯片或其它内部电路为正常的测试结果。但本发明实施例的芯片测试电路100可利用判断单元206的互斥或门208跟据第一、第二压缩数据CS1、CS2的逻辑数值0产生输出信号JS1＝逻辑数值为1而使或门209输出的判断信号JS2的逻辑数值为1。故芯片测试系统210可知芯片或其它内部电路10a有错误发生，而仍可达成正确判断芯片或其它内部电路的正确判断结果。

第五种情况亦为得到测试结果是芯片或其它内部电路10a发生错误的情况：当芯片或其它内部电路10a回传的反馈信号i0、i1、i2、i3的逻辑数值皆为1时，且反馈信号i4、i5、i6、i7的逻辑数值亦皆为1时。第一压缩数据CS1的逻辑数值将为0，第二压缩信号CS2的逻辑数值亦将为0，互斥或门208根据反馈信号i7＝1与i3＝1产生输出信号JS1＝0。一般来说在第一、第二压缩数据CS1、CS2、输出信号JS1的逻辑数值均为0时，芯片测试系统会测出芯片或其它内部电路为正常的测试结果。但本发明实施例的芯片测试电路100会利用接口电路207比较反馈信号i7与判断信号JS2的逻辑数值。而由于反馈信号i7＝1判断信号JS2＝0，因此接口电路207比较两数值后将产生逻辑数值1，使芯片测试系统210得知芯片或其它内部电路有发生错误。

依此方式本发明实施例的芯片测试电路无须增加接口电路与接点的数量即可在单位时间内有效提升测试的产出量，而降低生产成本并提高测试效率。

再者，本发明实施例的芯片测试电路亦可发展出N端(N为正整数，且小于无穷大)输入信号压缩方法。例如图3所示，为一采用16端输入信号压缩方法的芯片测试电路的读取电路。该芯片测试电路利用2个互斥或门与3个或门进行逻辑运算，分别处理四组读取压缩电路的读取单元读到的数据，并判断芯片内部电路的状态。需注意，熟悉本领域的技术者，应能由上述说明与图3理解芯片测试电路写入电路部分的架构可利用三个开关来配置实施。依此方式，芯片测试电路只须使用一个接口电路与一个接脚来与芯片测试系统的探针连接，而可达成接收十六个反馈信号的功效，进而提高芯片测试效率与降低芯片测试成本。

需注意者，本发明实施例所述的芯片可为一内存元件、一包含内存元件的半导体装置或一逻辑元件；另外，上述芯片为一晶片型式、裸晶型式或封装芯片型式。而本发明实施例的芯片测试电路，可兼容于一修复算法(Repairalgorithm)。

当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明做出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims (18)

1.一种芯片测试电路，其特征在于，包含有：

一第一压缩电路，依据该芯片输出的一第一组反馈信号产生一第一压缩信号，其中该第一组反馈信号包含一第一反馈信号；

一第二压缩电路，依据该芯片输出的一第二组反馈信号产生一第二压缩信号，其中该第二组反馈信号包含一第二反馈信号；

一判断电路，耦接该第一压缩电路与该第二压缩电路，用以选择性地依据该第一压缩信号、该第二压缩信号、该第一反馈信号、及该第二反馈信号其中之一或其组合产生一判断信号，其中，该判断电路包含有：一第一计算器，分别接收该第一反馈信号与该第二反馈信号，对该第一反馈信号与该第二反馈信号进行逻辑运算，以产生一输出信号；以及一第二计算器，接收该第一压缩信号、该第二压缩信号与该输出信号，对该第一压缩信号、该第二压缩信号与该输出信号进行逻辑运算，以产生该判断信号；以及

一接口电路，耦接该判断电路，依据该判断信号，产生一测试结果，以判断该芯片是否有瑕疵。

2.根据权利要求1所述的芯片测试电路，其特征在于，该接口电路还依据该第一反馈信号或该第二反馈信号与该判断信号，以产生该测试结果。

3.根据权利要求1所述的芯片测试电路，其特征在于，该第一计算器为一互斥或门逻辑电路，且该第二计算器为一或门逻辑电路。

4.根据权利要求1所述的芯片测试电路，其特征在于，还包含有：

一第一读取压缩电路，包含有N个读取单元，且用以接收并输出芯片回传的该第一组反馈信号，其中N为正整数且小于无限大；以及

一第二读取压缩电路，包含有M个读取单元，且用以接收并输出芯片回传的该第二组反馈信号，其中M为正整数且小于无限大。

5.根据权利要求4所述的芯片测试电路，其特征在于，该数值N等于该数值M。

6.根据权利要求4所述的芯片测试电路，其特征在于，该数值N等于该数值M且均等于4。

7.根据权利要求4所述的芯片测试电路，其特征在于，该数值N不等于该数值M。

8.根据权利要求1所述的芯片测试电路，其特征在于，该芯片为一内存元件、一包含内存元件的半导体装置或一逻辑元件。

9.根据权利要求1所述的芯片测试电路，其特征在于，该芯片为一晶片型式、裸晶型式或封装芯片型式。

10.根据权利要求1所述的芯片测试电路，其特征在于，兼容于一修复算法。

11.一种芯片测试电路，其特征在于，包含有：

多个写入单元，耦接该芯片内部的至少一电路，该多个写入单元区分为一第一组写入单元与一第二组写入单元；

一第一接口电路，耦接该多个写入单元，接收一测试信号，传送该测试信号至该多个写入单元，以将该测试信号输入该芯片内部的电路；

一第一开关，设置于该第一组写入单元以及该第二组写入单元间，选择性地耦接该第一组写入单元及该第二组写入单元；

多个读取单元，耦接该芯片内部的至少一电路，接收并输出该芯片的电路的反馈信号，且该多个读取单元区分为一第一组读取单元与一第二组读取单元，其中该第一组读取单元输出第一组反馈信号，该第一组反馈信号至少包含有一第一反馈信号；该第二组读取单元输出第二组反馈信号，该第二组反馈信号至少包含有一第二反馈信号；

一第一压缩电路，耦接该第一组读取单元的这些读取单元，压缩处理该第一组读取单元输出的该第一组反馈信号，以产生一第一压缩信号；

一第二压缩电路，耦接该第二组读取单元的这些读取单元，压缩处理该第二组读取单元输出的该第二组反馈信号，以产生一第二压缩信号；

一判断电路，耦接该第一压缩电路与该第二压缩电路，用以选择性地依据该第一压缩信号、该第二压缩信号、该第一反馈信号、及该第二反馈信号其中之一或其组合产生一判断信号，其中，该判断电路包含有：一第一计算器，分别接收该第一反馈信号与该第二反馈信号，对该第一反馈信号与该第二反馈信号进行逻辑运算，以产生一输出信号；以及一第二计算器，接收该第一压缩信号、该第二压缩信号与该输出信号，对该第一压缩信号、该第二压缩信号与该输出信号进行逻辑运算，以产生该判断信号；以及

一接口电路，耦接该判断电路，依据该判断信号产生一测试结果，以判断该芯片是否有瑕疵。

12.根据权利要求11所述的芯片测试电路，其特征在于，该接口电路还依据该第一反馈信号或该第二反馈信号与该判断信号，产生该测试结果。

13.根据权利要求11所述的芯片测试电路，其特征在于，该第一计算器为一互斥或门逻辑电路，且该第二计算器为一或门逻辑电路。

14.根据权利要求11所述的芯片测试电路，其特征在于，该芯片为一内存元件、一包含内存元件的半导体装置或一逻辑元件。

15.根据权利要求11所述的芯片测试电路，其特征在于，该芯片为一晶片型式、裸晶型式或封装芯片型式。

16.根据权利要求11所述的芯片测试电路，其特征在于，兼容于一修复算法。

17.根据权利要求11所述的芯片测试电路，其特征在于，当该第一组反馈信号的每一反馈信号逻辑数值相同时，该第一压缩信号的逻辑数值为0，及/或当该第二组反馈信号的每一反馈信号逻辑数值相同时，该第二压缩信号的逻辑数值为0。

18.根据权利要求11所述的芯片测试电路，其特征在于，当这些第一组反馈信号的至少一反馈信号逻辑数值与该第一组反馈信号中的其它反馈信号相异时，该第一压缩信号的逻辑数值为1，及/或当该第二组反馈信号的至少一反馈信号逻辑数值与该第二组反馈信号中的其它反馈信号相异时，该第二压缩信号的逻辑数值为1。

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