CN101551438B - 芯片数据压缩测试多路复用电路与芯片测试电路 - Google Patents

Abstract

本发明公开一种芯片数据压缩测试多路复用电路，利用多路复用器将介面电路于不同压缩群组的输出入单元间进行切换，而可达成利用单一介面电路即 可取得多组压缩测试数据的功效、有效提升测试产出速度。

Description

芯片数据压缩测试多路复用电路与芯片测试电路

技术领域

本发明涉及一种芯片数据压缩测试多路复用电路，特别是关于一种用以提升测试产出速率的芯片数据压缩测试多路复用电路。

背景技术

集成电路(Integrated Circuit，IC)的体积小、功能强大，为信息设备不可或缺的电子元件之一。为了确保芯片的功能正常，芯片在出厂前皆必须经过严格的测试。一种简单测试方法就是将已知的测试信号输入至芯片中的电路，接着取得芯片电路的反馈信号，借此来判断芯片的功能是否正常。

图1A显示一种公知芯片测试电路100的写入(write)部分的示意图。该芯片测试电路100写入部分以第一介面电路11与芯片测试系统(如探针卡)连接，接收芯片测试系统所输出的测试信号TS，并将测试信号TS传送至写入单元12。通过将写入单元12与芯片其他内部电路1001连接即可将测试信号TS输入芯片其他内部电路1001中。为了增加测试效率，第一介面电路11连接多个写入单元12，如此，第一介面电路11即可同时输入测试信号TS至同一写入群组12a中的写入单元12。

图1B显示公知芯片测试电路100的读取部分的示意图。读取单元22接收芯片其他内部电路1001的回传的反馈信号FS，并传输至第二介面电路21。另一方面，同一读取压缩群组22a的读取单元22将反馈信号FS传送至压缩电路23进行压缩，以产生一压缩信号CS。接着，将该压缩信号CS传输至第二介面电路21。之后，第二介面电路21根据一反馈信号FS与压缩信号CS的状态来产生一判断信号DS，并传输至芯片测试系统。借此，芯片测试系统便可根据判断信号DS来确认芯片其他内部电路1001是否正常。

如图1B所示，每一第二介面电路21可取得四个与写入单元22连接的芯片电路测试结果，此即为目前一般使用的四端输入/输出信号压缩方法(IOcompress4 method)。然而，根据上述公知芯片测试电路的结构，若要正确的测试芯片，则须设置两个专用管脚(Pin)，使两个第一介面电路11与两个第二介面电路21通过该两管脚来连接芯片测试系统的两个探针(Probe)。如此，测试的管脚数会增加，使得芯片测试成本提高，且若要提高芯片的测试速率时，势必需要使用到较多的探针，而造成整体生产成本的提高。

发明内容

针对上述问题，本发明的目的之一在于提供一种芯片数据压缩测试多路复用电路与芯片测试电路，其可提升芯片测试的速率与降低生产成本。

为了实现上述目的，本发明一实施例提供了一种芯片数据压缩测试多路复用电路。该芯片数据压缩测试多路复用电路包含有多个写入单元、一第一介面电路、一第一开关、多个读取单元、一第一压缩电路、一第二压缩电路、一第二介面电路、一第一多路复用器、以及一第二多路复用器。

每一个该写入单元耦接芯片内部的至少一电路，该多个写入单元区分为一第一写入群组与一第二写入群组。第一介面电路耦接所述写入单元，接收一测试信号，并传送测试信号至所述写入单元，以将该测试信号输入芯片内部的电路。第一开关设置于第一写入群组以及第二写入群组间，选择性地耦接第一写入群组及第二写入群组。

每一个该读取单元耦接芯片内部的至少一电路，接收芯片的电路的反馈信号，且所述读取单元区分为一第一组读取单元与一第二组读取单元。第一压缩电路耦接第一组读取单元的所述读取单元，压缩处理读取单元输出的反馈信号，以产生一第一压缩信号。第二压缩电路耦接第二组读取单元的所述读取单元，压缩处理读取单元输出的反馈信号，以产生一第二压缩信号。第二介面电路根据第一组读取单元输出的反馈信号与第一压缩信号来产生一第一判断信号，或根据第二组读取单元输出的反馈信号与第二压缩信号来产生一第二判断信号。第一多路复用器设置于第二介面电路、第一组读取单元与第二组读取单元间，选择性地将第二介面电路与第一组读取单元或第二组读取单元耦接。第二多路复用器设置于第二介面电路、第一压缩电路与第二压缩电路间，选择性地将第二介面电路与第一压缩电路或第二压缩电路耦接。

本发明另一实施例提供了一种芯片测试电路，包含有一第一写入群组、一第二写入群组、一第一介面电路、以及一第一开关。该第一写入群组包含有多个写入单元。第二写入群组亦包含有多个写入单元。第一介面电路固定电耦接第一写入群组的多个写入单元。而第一开关设置于第一写入群组及第二写入群组间，且第一开关选择性地电耦接第二写入群组的多个写入单元至第一介面电路。借此于第一介面电路接收一测试信号时，第一介面电路可同时传送测试信号至第一写入群组的该多个写入单元与第二写入群组的多个写入单元。

本发明另一实施例提供了一种芯片的测试电路，包含有一第一组读取单元、一第一压缩电路、一第二组读取单元、一第二压缩电路、一第一选择电路、一第二选择电路、一第二介面电路。第一组读取单元用以自芯片读取一第一组反馈信号，其中第一组读取单元包含一第一读取单元用以自该芯片读取一第一反馈信号。第一压缩电路电耦接第一组读取单元，且依据该第一组反馈信号产生一第一压缩信号。第二组读取单元用以自芯片读取一第二组反馈信号，其中第二组读取单元包含一第二读取单元用以自芯片读取一第二反馈信号。第二压缩电路电耦接该第二组读取单元，该第二压缩电路依据第二组反馈信号产生一第二压缩信号。第一选择电路电性耦接该第一读取单元与该第二读取单元，该第一选择电路选择性地输出该第一反馈信号或该第二反馈信号以产生一第一输出信号。第二选择电路电性耦接设于该第一压缩电路与该第二压缩电路间，该第二选择电路选择性地输出该第一压缩信号或该第二压缩信号以产生一第二输出信号。而第二介面电路电耦接第一选择电路与第二选择电路，且根据第一输出信号与第二输出信号，判断该芯片是否有瑕疵。

本发明另一实施例提供了一种芯片的测试电路，该测试电路包含一第一压缩电路、一第二压缩电路、一第一选择电路、一第二选择电路、以及一第二介面电路。第一压缩电路依据芯片输出的一第一组反馈信号产生一第一压缩信号，其中第一组反馈信号包含一第一反馈信号。第二压缩电路电依据芯片输出的一第二组反馈信号产生一第二压缩信号，其中第二组反馈信号包含一第二反馈信号。第一选择电路选择性地输出第一反馈信号或第二反馈信号以产生一第一输出信号。第二选择电路选择性地输出第一压缩信号或第二压缩信号以产生一第二输出信号。而第二介面电路电耦接第一选择电路与第二选择电路，且根据第一输出信号与第二输出信号，判断该芯片是否有瑕疵。

本发明实施例的芯片数据压缩测试多路复用电路与芯片测试电路利用选择电路(或第一及第二多路复用器)进行切换，使单一第二介面电路即可取得N组(N为正整数，且小于无穷大)芯片其他内部电路的测试数据。因此，本发明实施例的芯片数据压缩测试多路复用电路与芯片测试电路无须增加介面电路与接点的数量即可在单位时间内有效提升测试的产出量，而降低生产成本并提高测试效率。

为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下。

附图说明

通过参照前述说明及下列附图，本发明的技术特征及优点得以获得完全了解。

图1A显示一公知芯片测试电路的写入电路的示意图；

图1B显示一公知芯片测试电路的读取电路的示意图；

图2A显示本发明一实施例的芯片数据压缩测试多路复用电路的写入电路的示意图；

图2B显示本发明一实施例的芯片数据压缩测试多路复用电路的读取电路的示意图；

图3显示本发明另一实施例的芯片数据压缩测试多路复用电路的读取电路的示意图。

其中，附图标记

100芯片测试电路

300芯片数据压缩测试多路复用电路

11、21、31、41介面电路

12、32写入单元

12a、32a、32b写入群组

22、42读取单元

22a、42a、42b读取压缩群组

23、43、44压缩电路

33开关

mux、mux1、mux2多路复用器

1001、3001芯片其他内部电路

具体实施方式

以下参考附图详细说明本发明芯片数据压缩测试多路复用电路(芯片测试电路)，并且相同的元件将以相同的符号标示。

图2A、图2B显示本发明一实施例的芯片数据压缩测试多路复用电路(芯片测试电路)的示意图。本发明一实施例的芯片数据压缩测试多路复用电路300包含输入测试信号TS至芯片其他内部电路3001的写入(Write)电路部分(如图2A所示)、以及自芯片其他内部电路3001取得反馈信号FS读取(Read)电路部分(如图2B所示)。

如图2A所示，本发明一实施例的芯片数据压缩测试多路复用电路300的写入电路包含有多个写入单元32、一第一介面电路31、以及一第一开关33。

每一写入单元32用以耦接至少一芯片内部的电路。举例而言，芯片可为一存储器元件、一包含存储器元件的半导体装置或一逻辑元件；其形式可为一晶圆形式、裸晶形式或封装芯片形式。于一实施例中，多个写入单元32亦可以是位于芯片其他内部电路3001内，例如存储器元件中多个写入单元32可以是对应字驱动器(word driver)以将测试数据写入特定地址的存储器单元。于多个写入单元32中可规划为一第一写入群组32a以及一第二写入群组32b。

第一介面电路31耦接多个写入单元32。一实施例，第一介面电路31可耦接(或固定电耦接)第一写入群组32a的多个写入单元32。第一介面电路31可接收芯片测试系统(如探针卡)输入的测试信号TS，并可同时或分时将测试信号TS传送至第一写入群组32a的多个写入单元32、第二写入群组32b的多个写入单元32，以将测试信号TS输入至芯片内部的电路。

第一开关33设置于第一写入群组32a以及第二写入群组32b之间。一实施例，第一开关33可依据一控制信号选择性地耦接(或电耦接)第一写入群组32a以及第二写入群组32b；或当第一介面电路31固定电耦接第一写入群组32a时，第一开关33可选择性地电耦接第二写入群组32b的多个写入单元32至第一介面电路31。换言之，第一介面电路31可单独与第一写入群组32a的写入单元32耦接或与第二写入群组32b耦接，亦可同时与第一写入群组32a以及第二写入群组32b的写入单元32耦接。

须注意，上述控制信号可为一冗位地址(Redundancy Address)信号。

如图2B所示，本发明一实施例的芯片数据压缩测试多路复用电路300的读取电路包含有多个读取单元42、一第一压缩电路43、一第二压缩电路44、一第二介面电路41、一第一多路复用器mux1以及一第二多路复用器mux2。

多个读取单元42耦接芯片内部的电路，其用以接收芯片内部电路回传的反馈信号FS。多个读取单元42可规划为一第一组读取单元42a以及一第二组读取单元42b。于一实施例中，多个读取单元42亦可以是位于芯片其他内部电路3001内，例如存储器元件中多个读取单元42可以是对应感测放大器(senseamplifier)以将特定地址存储器单元所储存的测试数据读出。

第一压缩电路43耦接(或电耦接)第一组读取单元42a中的读取单元42，且用以自该芯片接收读取单元42输出的反馈信号FS，并将反馈信号FS进行压缩处理，以产生第一压缩信号CS1。第二压缩电路44则耦接(或电耦接)第二组读取单元42b中的读取单元42，且将读取单元42输出的反馈信号FS进行压缩处理，以产生第二压缩信号CS2。于一实施例中，第一压缩电路43与第二压缩电路44可以是一互斥或(XOR)电路，以第一压缩电路43为例，当第一组读取单元42a中多个读取单元42所传回的多个反馈信号FS内容均相同时，第一压缩信号CS1的值为一第一电压信号(例如低电压信号Low)，反之多个读取单元42所传回的多个反馈信号FS内容有不同时，第一压缩信号CS1的值为一第二电压信号(例如高电压信号High)。

第一多路复用器mux1可为各种现有或未来发展出的选择电路，其设置于第二介面电路41、第一组读取单元42a以及第二组读取单元42b之间。第一多路复用器mux1可选择性地与第一组读取单元42a或第二组读取单元42b的读取单元42耦接(或电耦接)。如此，第二介面电路41即可选择性地输出第一组读取单元42a或第二组读取单元42b的读取单元42回传的反馈信号FS，以产生一第一输出信号O1。第二多路复用器mux2可为各种现有或未来发展出的选择电路，其设置于第二介面电路41、第一压缩电路43以及第二压缩电路44之间。第二多路复用器mux2可选择性地与该第一压缩电路43或第二压缩电路44耦接，选择性地输出第一压缩电路43及第二压缩电路44回传的第一压缩信号CS1及第二压缩信号CS2，以产生一第二输出信号O2。

第二介面电路41耦接(或电耦接)第一多路复用器mux1与第二多路复用器mux2，且第二介面电路41根据第一输出信号O1与第二输出信号O2，产生第一判断信号DS1与第二判断信号DS2以判断芯片其他内部电路3001是否有瑕疵。

于一实施例中，第一介面电路31与第二介面电路41可以是指同一介面电路，也就是说一个介面电路同时担任第一介面电路31与第二介面电路41的功能。当然，于另一实施例中第一介面电路31与第二介面电路41可以是指不同的两个介面电路。在测试时，可利用芯片测试系统额外的冗位地址(RedundancyAddress)，如探针卡的列地址A11(Row Address)，传送控制信号给第一开关33、第一多路复用器mux1、第二多路复用器mux2，以控至开关与多路复用器的动作。

举例而言，如图2A所示，于写入部分：首先，芯片测试系统输入测试信号TS给芯片数据压缩测试多路复用电路300的写入电路。第一介面电路31接收测试信号TS，且同时芯片测试系统利用冗位地址提供一控制信号给第一开关33，以耦接第一、第二写入群组32a、32b。接着，两该群组32a、32b的写入单元32接收测试信号TS，并将测试信号TS传输至芯片内部电路。

接着，如图2B所示，于读取部分：首先，第一多路复用器mux1跟据芯片测试系统利用冗位地址提供的一控制信号将第二介面电路41与第一组读取单元42a耦接，且第二多路复用器mux2亦根据该控制信号将第二介面电路41与第一压缩电路43耦接。接着，第二介面电路41根据第一组读取单元42a读取单元42的反馈信号FS与第一压缩信号CS1来产生一第一判断信号DS1。于一实施例中，当第一压缩信号CS1是一低电压信号(Low)时，第二介面电路41输出的第一判断信号DS1即为读取单元42的反馈信号FS，而当第一压缩信号CS1是一高电压信号(High)时，第二介面电路41输出的第一判断信号DS1为一Hi-Z信号，即此时第二介面电路41输出端为一高阻抗的状态。而芯片测试系统接收第一判断信号DS1，且根据第一判断信号DS1判断第一组读取单元42a所耦接的芯片内部电路的状况。

之后，第一多路复用器mux1再跟据芯片测试系统利用冗位地址提供的一控制信号将第二介面电路41与第二组读取单元42b的读取单元42耦接，且第二多路复用器mux2亦根据该控制信号将第二介面电路41与第二压缩电路44耦接。接着，第二介面电路41根据第二组读取单元42b读取单元42的反馈信号FS及第二压缩信号CS2来产生一第二判断信号DS2。而芯片测试系统接收第二判断信号DS2，且根据第二判断信号DS2判断第二组读取单元42b所耦接的芯片其他内部电路3001的状况。须注意，本领域技术人员应能由上述内容理解，芯片测试系统如何跟据判断信号DS2判断芯片内电路状态的各种可能方式，因此不再重复赘述其细节。

依此方式，芯片测试系统在输入测试信号TS、与判断信号DS1、DS2时，只需要使用单一探针、亦只需要设置单一接点，即可达成测试芯片功能是否正常(或判断出是否有瑕疵)的功效。而减少芯片的管脚数、降低芯片的面积与成本，且因使用到较少的探针而可提高芯片的测试速率、降低整体生产成本，解决公知技术的问题。

须注意，本发明实施例芯片数据压缩测试多路复用电路(芯片测试电路)的第一、第二写入群组32a、32b包含有相同数量的写入单元32，亦即分别为四个写入单元32，但本发明不限于此；另一实施例中，第一、第二写入群组32a、32b亦可包含不相同数量的写入单元32。而本发明实施例芯片数据压缩测试多路复用电路的第一、第二组读取单元42a、42b均包含有四个的读取单元42，但本发明不限于此；另一实施例中，第一、第二组读取单元42a、42b亦可包含不同数量的读取单元42。再者，一实施例，第一写入群组32a的写入单元32的数量与第一组读取单元42a的读取单元42的数量可相等；而于另一实施例可为不相等。同理，第二写入群组32b写入单元32的数量与第二组读取单元42b的读取单元42的数量可相等；而于另一实施例可为不相等。

依据本发明实施例的芯片数据压缩测试多路复用电路(芯片测试电路)，其利用第一开关33、第一多路复用器mux1、及第二多路复用器mux2进行切换，使单一第二介面电路可取得N组(N为正整数，且小于无穷大)芯片内部电路的测试数据，例如上述可取得八组数据，此方法在此定义为八端输入/输出信号压缩方法(IO compress 8 method)。因此，本发明实施例的芯片数据压缩测试多路复用电路无须增加第二介面电路与接点的数量即可在单位时间内有效提升测试的产出量，而降低生产成本并提高测试效率。

须注意，本领域技术人员应能由上述说明了解并据以实施，通过本发明实施例的第一开关33、第一多路复用器mux1、及第二多路复用器mux2的运作，可使本发明芯片数据压缩测试多路复用电路向下相容于四端输入/输出信号压缩方法(IO compress4 method)，且能了解本发明实施例的芯片数据压缩测试多路复用电路亦相容于公知技术的修复演算法(Repair algorithm)并可据以实施。当然，本领域技术人员亦能由上述说明了解，本发明芯片数据压缩测试多路复用电路亦可向上发展出N端(N为正整数，且小于无穷大)输入/输出信号压缩方法(IO compress N method)，例如图3所示，为一采用十六端输入/输出信号压缩方法的芯片数据压缩测试多路复用电路(芯片测试电路)。该图显示的芯片数据压缩测试多路复用电路为读取部分电路。该芯片数据压缩测试多路复用电路利用六个多路复用器mux的适当控制，来分别处理四组读取压缩电路的读取单元读到的反馈信号FS，并判断芯片内部电路的状态。依此方式，芯片数据压缩测试多路复用电路只须使用一个介面电路与一个管脚来与芯片测试系统的探针连接，而可达成接收十六个反馈信号的功效，进而提高芯片测试效率与降低芯片测试成本。

当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims (20)

1.一种芯片数据压缩测试多路复用电路，其特征在于，包含：

多个写入单元，耦接该芯片内部的至少一电路，该多个写入单元区分为一第一写入群组与一第二写入群组；

一第一介面电路，耦接该多个写入单元，接收一测试信号，传送该测试信号至该多个写入单元，以将该测试信号输入该芯片内部的电路；

一第一开关，设置于该第一写入群组以及该第二写入群组间，选择性地耦接该第一写入群组及该第二写入群组；

多个读取单元，耦接该芯片内部的至少一电路，接收该芯片的电路的反馈信号，且该多个读取单元区分为一第一组读取单元与一第二组读取单元；

一第一压缩电路，耦接该第一组读取单元的所述读取单元，压缩处理所述读取单元输出的所述反馈信号，以产生一第一压缩信号；

一第二压缩电路，耦接该第二组读取单元的所述读取单元，压缩处理所述读取单元输出的所述反馈信号，以产生一第二压缩信号；

一第二介面电路，根据该第一组读取单元输出的所述反馈信号与该第一压缩信号来产生一第一判断信号，或根据该第二组读取单元输出的所述反馈信号与该第二压缩信号来产生一第二判断信号；

一第一多路复用器，设置于该第二介面电路、该第一组读取单元与该第二组读取单元间，选择性地将该第二介面电路与该第一组读取单元或该第二组读取单元耦接；以及

一第二多路复用器，设置于该第二介面电路、该第一压缩电路与该第二压缩电路间，选择性地将该第二介面电路与该第一压缩电路或该第二压缩电路耦接。

2.根据权利要求1所述的芯片数据压缩测试多路复用电路，其特征在于，该第一写入群组与该第二写入群组包含有相等数量的该写入单元。

3.根据权利要求1所述的芯片数据压缩测试多路复用电路，其特征在于，该第一写入群组与该第二写入群组均包含有四个该写入单元。

4.根据权利要求1所述的芯片数据压缩测试多路复用电路，其特征在于，该第一组读取单元与该第二组读取单元包含有相等数量的该读取单元。 

5.根据权利要求1所述的芯片数据压缩测试多路复用电路，其特征在于，该第一组读取单元与该第二组读取单元均包含有四个该读取单元。

6.根据权利要求1所述的芯片数据压缩测试多路复用电路，其特征在于，该第一写入群组的该写入单元的数量等于该第一组读取单元的该读取单元的数量。

7.根据权利要求1所述的芯片数据压缩测试多路复用电路，其特征在于，该第二写入群组的该写入单元的数量等于该第二组读取单元的该读取单元的数量。

8.根据权利要求1所述的芯片数据压缩测试多路复用电路，其特征在于，该芯片为一存储器元件、一包含存储器元件的半导体装置或一逻辑元件。

9.根据权利要求1所述的芯片数据压缩测试多路复用电路，其特征在于，该芯片为一晶圆形式、裸晶形式或封装芯片形式。

10.根据权利要求1所述的芯片数据压缩测试多路复用电路，其特征在于，相容于一修复演算法。

11.一种芯片测试电路，其特征在于，包含：

一第一写入群组，该第一写入群组包含多个写入单元；

一第二写入群组，该第二写入群组包含多个写入单元；

一第一介面电路，固定电耦接该第一写入群组的该多个写入单元；以及

一第一开关，设置于该第一写入群组以及该第二写入群组间，该第一开关选择性地电耦接该第二写入群组的该多个写入单元至该第一介面电路；

借此于该第一介面电路接收一测试信号时，该第一介面电路可同时传送该测试信号至该第一写入群组的该多个写入单元与该第二写入群组的该多个写入单元。

12.根据权利要求11所述的芯片测试电路，其特征在于，该第一开关依据一控制信号选择性地电耦接该第二写入群组的该多个写入单元至该第一介面电路。

13.根据权利要求11所述的芯片测试电路，其特征在于，该控制信号为一冗位地址信号。

14.一种芯片的测试电路，其特征在于，该测试电路包含：

一第一组读取单元用以自该芯片读取一第一组反馈信号，其中该第一组读 取单元包含一第一读取单元用以自该芯片读取一第一反馈信号；

一第一压缩电路电耦接该第一组读取单元，该第一压缩电路依据该第一组反馈信号产生一第一压缩信号；

一第二组读取单元用以自该芯片读取一第二组反馈信号，其中该第二组读取单元包含一第二读取单元用以自该芯片读取一第二反馈信号；

一第二压缩电路电耦接该第二组读取单元，该第二压缩电路依据该第二组反馈信号产生一第二压缩信号；

一第一选择电路，电性耦接该第一读取单元与该第二读取单元，该第一选择电路选择性地输出该第一反馈信号或该第二反馈信号以产生一第一输出信号；

一第二选择电路，电性耦接设于该第一压缩电路与该第二压缩电路间，该第二选择电路选择性地输出该第一压缩信号或该第二压缩信号以产生一第二输出信号；以及

一第二介面电路电耦接该第一选择电路与该第二选择电路，该第二介面电路根据该第一输出信号与该第二输出信号，判断该芯片是否有瑕疵。

15.根据权利要求14所述的测试电路，其特征在于，该第一选择电路依据一控制信号选择性地输出该第一反馈信号或该第二反馈信号。

16.根据权利要求15所述的测试电路，其特征在于，该第二选择电路依据该控制信号选择性地输出该第一压缩信号或该第二压缩信号。

17.根据权利要求16所述的测试电路，其特征在于，该控制信号为一冗位地址信号。

18.一种芯片的测试电路，其特征在于，该测试电路包含：

一第一压缩电路依据该芯片输出的一第一组反馈信号产生一第一压缩信号，其中该第一组反馈信号包含一第一反馈信号；

一第二压缩电路依据该芯片输出的一第二组反馈信号产生一第二压缩信号，其中该第二组反馈信号包含一第二反馈信号；

一第一选择电路选择性地输出该第一反馈信号或该第二反馈信号以产生一第一输出信号；

一第二选择电路选择性地输出该第一压缩信号或该第二压缩信号以产生一第二输出信号；以及 

一第二介面电路电耦接该第一选择电路与该第二选择电路，该第二介面电路根据该第一输出信号与该第二输出信号，判断该芯片是否有瑕疵。

19.根据权利要求18所述的测试电路，其特征在于，该第一选择电路依据一控制信号选择性地输出该第一反馈信号或该第二反馈信号，且该第二选择电路依据该控制信号选择性地输出该第一压缩信号或该第二压缩信号。

20.根据权利要求19所述的测试电路，其特征在于，该控制信号为一冗位地址信号。 

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