CN1409384A - 内存的区段同步化测试方法与电路 - Google Patents
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Abstract
一种内存的区段同步化测试方法与电路，用以测试数个内存组件，包括电可编程或电可擦除的数个内存，此内存的区段同步化测试电路包括一读写器、一选择开关以及复数个测试接口。当这些内存同时进行编程动作或擦除动作时，则选择开关会接通并联输出端的通路，使这些待测的内存并联在一起，读写器可传送与接收一测试信号，并且根据此测试信号可对这些内存同时进行编程动作或擦除动作。
Description
技术领域
本发明是有关于一种内存测试方法与电路，且特别是有关于一种内存的区段同步化测试方法与电路。
背景技术
如图1绘示晶圆的示意图所示，由于半导体的技术不断地进步，在晶圆(Wafer)100上的每一个晶粒(die)102，其相同的面积是具有数量更多的晶体管电路，例如内存的容量便是如此。对于可擦除可编程(Erasable Programmable)或电可擦除可编程(Electrically ErasableProgrammable)的内存的晶粒而言，除了要其容量增加之外，更要其功率的消耗降低。
就以可擦除可编程或电可擦除可编程的内存而言，当晶圆完成集成电路((Integrated Circuit)的制造后，要进行晶圆良率的测试，或者是当晶粒完成封装为俗称的IC后，要进行IC的测试，所要进行测试的程序一般为DC测试、内存进行编程(program)与擦除(erase)的动作，以及在内存进行编程与擦除的动作之后，读出内存所储存的数据与其它功能测试等步骤，以得知此晶粒或IC是否正常，若以数学式来表示即为A*PT+B*PT+C*PT，其中A表示为DC测试时间，B表示为编程与擦除时间，C为读出与其它功能测试时间，PT表示为探测次数。
如图2A绘示晶粒的示意图与图2B绘示IC的示意图所示，所谓DC测试就是由晶粒202上的焊垫(Pad)204或者是由IC206上的接脚(Pin)208送入直流电源，来测试集成电路的开路与短路的状况。接着，由测试机台(未绘示)送入测试信号至晶粒202或IC206中，此测试信号决定晶粒202或IC206的测试模式，如内存进行编程或擦除的动作。当内存进行编程的动作后，测试机台(未绘示)会读出内存所储存的数据，当内存进行擦除的动作后，测试机台(未绘示)会再读出内存所储存的数据，以得知此晶粒或IC在进行编程与擦除的动作是否正常。
一般在做上述的测试时，是由测试机台所提供的测试用频道(channel)的数量来决定同时测试晶粒或IC的数量，若晶圆中的晶粒或IC的数量很多时，在固定的频道数量，所要做编程或擦除动作的次数会很多，如此，内存进行编程或擦除动作所占用整个测试时程的时间，其是与内存的容量大小成正比。早期所制作的内存，其容量不如目前所制造的，所以内存进行编程或擦除动作所占用整个测试时程的时间大约为20％～30％，因为目前所制作的内存容量很大，在加上低功率IC的要求，使得内存进行编程或擦除动作所占用整个测试时程的比例将会增加甚至高达50％以上。
发明内容
因此本发明提供一种内存的区段同步化测试方法与电路，其电路利用相同的测试频道提供更多的测试数量，在内存进行编程或擦除的动作时，可以使更多的晶粒、IC或其它组件同时进行编程或擦除的动作，如此大大地缩短内存进行编程或擦除动作所需要的时间，也减少晶圆、IC或其它组件的整个测试时程所需要的时间。
本发明提供一种内存的区段同步化测试方法，用以测试数个内存组件，其包括电可编程或电可擦除的内存，此内存的区段同步化测试方法的步骤包括：首先，送入一测试信号；以及，根据此测试信号同时可对这些内存组件来进行编程动作或擦除动作。
本发明提出一种内存的区段同步化测试电路，用以测试数个内存组件，其包括电可编程或电可擦除的内存，此内存的区段同步化测试电路包括：一读写器，可接收测试信号；一选择开关，具有一输入端、一并联输出端与数个输出端，此输入端是耦接至读写器；以及，复数个测试接口，具有一测试输入端与一测试输出端，此测试输入端耦接至选择开关的并联输出端与所对应的这些输出端的其中一个，此测试输出端耦接至所对应的这些内存组件的其中一个。其中，读写器接收测试信号后，读写器将此测试信号经由选择开关与测试接口送至这些内存组件，这些内存组件根据测试信号，在进行编程动作或擦除动作时，则选择开关会接通并联输出端的通路，以同时对这些内存组件进行编程动作或擦除动作。
为让本发明的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合附图，作详细说明如下：
附图说明
第1绘示晶圆的示意图；
图2A绘示晶粒的示意图；
图2B绘示IC的示意图；
图3绘示本发明的内存的区段同步化的测试电路图；
图4A绘示具有内建自我测试电路的晶圆的示意图；
图4B绘示测试内存的机台的示意图。
图中标记如下：
100，402：晶圆
102，202，306，308，310，312，404，406：晶粒
204：焊垫
206：IC
208：接脚
300：内存的区段同步化测试电路
302：读写器
304：选择开关
306～311，414：测试接口
315～320：内存
322：信号总线
410：承载机台
412：晶圆、IC或其它组件
416：排线
418：测试机台
具体实施方式
图3绘示本发明的内存的区段同步化的测试电路图。当内存315～320进行DC测试时，测试用的直流测试电源或信号由信号总线(Signal Bus)322(此信号总线可做双向传输)由读写器302送至选择开关304的输入端IN，再根据选择开关304所接通的信道来对内存315～320的其中一个做DC测试，例如当选择开关304的输出端S1的信道接通时，则直流测试电源或信号经由总线及测试接口306来内存315进行DC测试。同理，当选择开关304的输出端S2、...、SN-1、SN的信道各别接通时，则直流测试电源或信号可经由各别的总线及测试接口307、...、308、309来对内存316、...、内存317、内存318分别进行DC测试。当待测试的内存为未封装的晶粒状态，或是切割前的晶圆时，测试信号及数据可以不需要测试接口307～309，而仍能进行测试。
内存的区段同步化的测试电路300中的选择开关304的输入端IN是耦接至读写器302，选择开关304的并联输出端SP是与M个测试接口(如图3的测试接口306～311)并联在一起，选择开关304有N个输出端(如图3的S1、S2、...、SN-1与SN)分别耦接至N个测试接口(如图3的测试接口306～309)，即选择开关304的输出端S1是耦接至测试接口306的测试输入端，而测试接口306的测试输出端耦接至内存315，选择开关304的输出端S2是耦接至测试接口307的测试输入端，而测试接口307的测试输出端耦接至内存316，...，选择开关304的输出端SN-1是耦接至测试接口308的测试输入端，而测试接口308的测试输出端耦接至内存317，选择开关304的输出端SN是耦接至测试接口309的测试输入端，而测试接口309的测试输出端耦接至内存318。当M个内存(如图3的内存315～320)(其中M≥N)要同时进行编程动作或擦除动作时，则选择开关304会接通并联输出端SP的通路，使M个内存315～320同时进行编程动作或擦除动作。当读写器302接收到由测试机台(未绘示)经信号总线322所送出的测试信号，根据此测试信号来决定测试模式是对M个内存315～320同时进行编程动作还是擦除动作，如此可大大地缩短晶圆(未绘示)中的内存进行编程或擦除动作所需要的时间，也缩短了整个测试时程的时间。
当内存315～320进行编程或擦除动作之后，选择开关304所接通的信道来读出其中一个内存所储存的数据，例如当选择开关304的输出端S1的信道接通时，则测试机台(未绘示)经信号总线322由读写器302来读出内存315所储存的数据(其中内存315所储存的数据经由测试接口306送至选择开关304的输出端S1)，同理，当选择开关304的输出端S2、...、SN-1、SN的信道各别接通时，则测试机台(未绘示)经信号总线322由读写器302分别或同时读出对应的内存307、...、内存308、内存309所储存的数据。
内存的区段同步化测试电路的应用很广，如图4A绘示具有内建自我测试电路的晶圆的示意图所示，在图4A中，可在晶圆402区域中随意用一个晶粒404来做为内建自我测试电路之用，而内建自我测试电路可包括内存的区段同步化测试电路(如图3所示)，内存的区段同步化测试电路(如图3所示)中的选择开关302(如图3所示)的输出端可以用测试接口315～311(如图3所示)连接至各个晶粒406的测试用焊垫，如此可达到图3所要实现的目的。
内存的区段同步化测试电路的其它应用如图4B绘示测试内存的机台的示意图所示，在图4B中，承载机台(Prober)410放置待测的晶圆、IC或其它组件412，测试接口414用排线416连接至测试机台418，如此，测试接口414经由排线416接收测试机台418所送出的测试信号与电源，以测试待测的晶圆、IC或其它组件412。用来测试晶圆的接口硬件电路414为一探针卡(Probe Card)，而用来测试IC的测试接口414为一Hi-Fix。内存的区段同步化测试电路(如图3所示)可以是建构于测试接口414或者是建构于测试机台418内，如此可使用探针卡上的探针来测试晶圆，或使用Hi-Fix的接线来测试IC，便可达到图3所要实现的目的。
综合上述，以数学式表示即为A*PT+B+C*PT，与公知的数学式相比较可以发现，公知的方法在进行编程或擦除动作所花费的时间，其取决于探针与晶粒的数量，而本发明可以一次同时对晶圆中所有的晶粒进行编程或擦除的动作。
因此，本发明的优点是在晶圆中的内建自我测试电路、接口硬件电路或测试机台中建构内存的区段同步化测试电路，其电路利用相同的测试频率提供更多的测试数量，在内存进行编程或擦除的动作时，可以使更多的晶粒、IC或其它组件同时进行编程或擦除的动作，如此大大地缩短内存进行编程或擦除动作所需要的时间，也减少晶圆、IC或其它组件的整个测试时程所需要的时间。
综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作各种更动与润饰，因此本发明的保护范围以权利要求书为准。
Claims (7)
1.一种内存的区段同步化测试方法，用以测试复数个内存组件，其包括电可编程或电可擦除的内存，其特征在于：该内存的区段同步化测试方法的步骤包括：
送入一测试信号；以及
根据该测试信号同时对这些内存组件进行一编程动作或一擦除动作。
2.如权利要求1所述的内存的区段同步化测试方法，其特征在于：其中测试这些内存组件还包括一DC测试与一读取数据动作。
3.一种内存的区段同步化测试电路，用以测试复数个内存组件，其包括电可编程或电可擦除的内存，其特征在于：该内存的区段同步化测试电路包括：
一读写器，可传送与接收一测试信号；
一选择开关，具有一输入端、一并联输出端与复数个输出端，该输入端是耦接至该读写器；以及
复数个测试接口，具有一测试输入端与一测试输出端，该测试输入端耦接至该选择开关的该并联输出端与所对应的这些输出端的其中一个，该测试输出端耦接至所对应的这些内存组件的其中一个；
其中，该读写器接收该测试信号后，该读写器将该测试信号经由该选择开关与该测试接口送至这些内存组件，这些内存组件根据该测试信号，在进行一编程动作或一擦除动作时，则该选择开关会接通该并联输出端的通路，以同时对这些内存组件进行该编程动作或该擦除动作。
4.如权利要求3所述的内存的区段同步化测试电路，其特征在于：其中内存的区段同步化测试电路建构于一晶元上的一内建自我测试电路。
5.如权利要求3所述的内存的区段同步化测试电路，其特征在于：其中内存的区段同步化测试电路建构于一接口硬件电路，该接口硬件电路是在一测试机台与一承载机台之间。
6.如权利要求3所述的内存的区段同步化测试电路，其特征在于：其中内存的区段同步化测试电路建构于一测试机台。
7.如权利要求3所述的内存的区段同步化测试电路，其特征在于：内存的区段同步化测试电路测试该些内存组件还包括一DC测试与一读取数据动作。
Priority Applications (1)
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| CN 01131351 CN1409384A (zh) | 2001-09-28 | 2001-09-28 | 内存的区段同步化测试方法与电路 |
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Cited By (4)
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| CN101551438B (zh) * | 2009-04-28 | 2011-03-30 | 钰创科技股份有限公司 | 芯片数据压缩测试多路复用电路与芯片测试电路 |
| CN103869232A (zh) * | 2014-03-06 | 2014-06-18 | 上海华虹宏力半导体制造有限公司 | 测试装置和测试方法 |
| CN104620120B (zh) * | 2012-05-02 | 2017-11-28 | 美国国家仪器有限公司 | 基于mems的开关系统 |
| CN111751699A (zh) * | 2020-08-31 | 2020-10-09 | 武汉精鸿电子技术有限公司 | 半导体存储器老化测试系统、测试方法及开发方法 |
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2001
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| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
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