CN101996262B - 非接触式智能卡通用数字验证平台 - Google Patents

Abstract

本发明公开了一种非接触式智能卡通用数字验证平台，包括：PC机，MCU，硬件发送电路，硬件接收电路和存储器。PC机完成与通讯协议相关的编码解码，将需要发送的数据信号转换成一系列的比特流，控制MCU进行不同的操作；MCU将PC机发送的数据信号写入到存储器中，将存储器中存储的数据读出，并将读取的数据传送给PC机；硬件发送电路读取存储器中的数据，根据预定义的规则产生输入给DUT的激励信号；硬件接收电路对被测器件返回的数据进行采样，并将采样的数据写入存储器。本发明可以发送符合多种通讯协议的激励信号，并且能在较高的精度上模拟干扰信号，更真实地验证非接触式智能卡的逻辑功能。

Description

非接触式智能卡通用数字验证平台

技术领域

本发明涉及集成电路芯片测试领域，特别是涉及一种非接触式智能卡通用数字验证平台。

背景技术

随着智能卡技术的不断推广，非接触式智能卡因其具有方便，安全等一系列优点而被广泛的应用于各种领域。与此同时，为了更好的适应各种领域的不同应用要求，对非接触式智能卡的速度和抗干扰等性能也提出了更高的要求。

作为非接触式智能卡芯片流片前的有效验证手段，原型机验证已成为芯片设计验证流程中的重要组成部分。现有的非接触式智能卡芯片原型机验证方法大多如图1所示，PC(personal computer，个人电脑)机通过串口发送指令给MCU(Micro Controller Unit，微型控制单元)，MCU通过控制专用读卡机的编码产生激励信号并输出至被测器件(DUT)。被测器件根据激励信号作出响应后再向专用读卡机返回信息。专用读卡机将解码后的数据通过MCU传递给PC机。用户通过返回的信息同预期的信息进行比对，以确定DUT逻辑的正确性。

现有的非接触式智能卡芯片原型机验证方法虽然可以高效的进行原型机验证，但是也存在一定的不足。

首先，非接触式智能卡的通讯协议有ISO14443-TYPEA，ISO14443-TYPEB，ISO18000-15693等，而一些专用的非接触式读卡机并不支持全部的通讯协议。这样针对采用不同通讯协议的非接触式智能卡就需要使用不同的专用读卡机与之相匹配；而且由于应用的不断增加，一些新的通讯协议也将随之产生，非接触式智能卡的验证平台也将随之需要更换，从而不断的提升测试验证的成本。

此外，由于非接触式智能卡的模拟电路通过解调后的信号在不同的应用环境下可能会产生一些偏移或抖动，而专用读卡机发送的激励信号一般多为标准信号，故不能在原型机验证阶段根据需要进行一些信号抖动及偏移的验证，从而使非接触式智能卡芯片最终的成功流片及应用存在一定的风险。

发明内容

本发明要解决的技术问题是提供一种非接触式智能卡通用数字验证平台，可以发送符合多种通讯协议的激励信号，并且能在较高的精度上模拟干扰信号，更真实地验证非接触式智能卡的逻辑功能。

为了解决上述技术问题，本发明的非接触式智能卡通用数字验证平台包括：PC机、MCU、存储器、硬件发送电路和硬件接收电路；

所述PC机通过串行接口与MCU相连接，实现与MCU的信息通讯；所述PC机根据不同通讯协议和不同要求采用不同的编码算法，将需要发送的数据信号转换成一系列的比特流；所述PC机通过MCU对存储器中存储的数据进行参数配置，并将配置参数写入存储器中；所述PC机通过MCU读取存储器中的数据，得到被测器件响应激励返回的数据信号的采样数据，对读取的数据按照不同通讯协议和不同要求采用不同的解码算法进行解码，在PC机端最终看到的数据是和通讯协议及编解码无关的真实数据内容，并在此基础上进行功能验证；

所述MCU通过数据/地址总线与存储器、硬件发送电路相连接，将PC机发送的数据信号转换成对硬件发送电路的启动控制信号；将PC机发送的数据信号写入到存储器中，将存储器中存储的数据读出，并将读取的数据传送给PC机；

所述存储器通过数据/地址总线与硬件发送电路、硬件接收电路相连接，对发送给被测器件的数据进行暂存，对采样的被测器件响应激励以比特流形式返回的数据进行暂存；

所述硬件发送电路通过输出接口与DUT相连接，读取存储器中的数据，根据预定义的规则产生输入给DUT的激励信号；

所述硬件接收电路通过输入接口与被测器件相连接，对被测器件返回的数据进行采样，并将采样的数据写入存储器。

采用本发明的非接触式智能卡通用数字验证平台，与通讯协议相关和具体验证相关的编解码部分都是由PC机完成的，所以针对不同通讯协议(如ISO14443-TYPEA，ISO14443-TYPEB，ISO18000-15693，以及其他通讯协议)的非接触式智能卡，只需修改PC机的编解码模块，就可以完成对被测器件的激励信号发送和被测器件返回的数据信号的采样。从而使得整个非接触式智能卡通用数字验证平台拥有很好的通用性、灵活性和可扩展性。由于需要发送的数据信号是由用户按固定周期进行任意控制的，只要该固定周期足够小，便可以产生精度很高的激励信号。对于那些专用读卡机无法发送的非标准的偏移和抖动信号，只需要在PC机进行少量的修改，便可以很容易的实现。

此外由于硬件发送电路、硬件接收电路和存储器都可以在FPGA(Field Programmable Gate Array，现场可编程逻辑门阵列)中实现，而通常情况下，FPGA和PC机又是原型机验证中不可缺少的部分，因此本发明没有增加额外的成本。与现有的原型机验证方法相比，节省了专用读卡机，实现的成本更低。

本发明可以在没有专用非接触式智能卡读卡机或信号发生器及示波器的情况下，以非常小的代价和成本，完成对非接触式智能卡芯片的原型机验证，针对于不同通讯协议的非接触式智能卡片都能完成相关原型机验证工作。

附图说明

下面结合附图和具体实施方式对本发明作进一步详细的说明：

图1是现有的非接触式智能卡验证平台结构示意图；

图2是本发明的非接触式智能卡通用数字验证平台一实施例示意图；

图3-5是图2中硬件发送电路的数据发送规则示意图；

图6是图2中硬件发送电路的硬件状态机结构示意图；

图7是图2中硬件接收电路的数据采样规则示意图。

具体实施方式

参见图2所示，在本发明的一实施例中，所述非接触式智能卡通用数字验证平台包括PC机、MCU和FPGA模块；其中，所述FPGA模块利用内部逻辑资源实现硬件发送电路、硬件接收电路，利用内部RAM资源实现存储器1、2。

所述PC机通过串行接口与MCU相连接，完成与通讯协议(如所述的ISO14443-TYPEA，ISO14443-TYPEB，ISO18000-15693，或其它通讯协议)相关的编解码，实现与MCU的信息通讯。

所述PC机根据不同通讯协议和不同要求采用不同的编码算法，将需要发送的数据信号转换成一系列的bit(比特)流，即一律以比特流的形式将要输出的数据信号表现出来。

所述PC机可以通过MCU对存储器中以比特流形式存储的数据进行参数配置，并将配置参数写入存储器1中，从而达到控制输出的激励信号的波形的目的。

所述PC机还可以通过MCU读取存储器2中以比特流形式存储的数据，从而得到DUT响应激励返回的数据信号的采样数据。对读取的数据按照不同通讯协议和不同要求采用不同的解码算法进行解码，使得用户在PC机端最终看到的数据是和通讯协议及编解码无关的真实数据内容，并在此基础上进行功能验证。

所述MCU通过数据/地址总线与存储器、硬件发送电路相连接，将PC机发送的数据信号转换成对硬件发送电路的启动控制信号；将PC机发送的转换成比特流的数据信号写入到存储器1中，将存储器2中以比特流形式存储的数据读出，并将读取的数据传送给PC机。

所述存储器1、2分别通过数据/地址总线与硬件发送电路、硬件接收电路的读写接口相连接，对发送给DUT的转换成比特流的数据进行暂存，对采样的被测器件响应激励以比特流形式返回的数据进行暂存。

所述硬件发送电路通过输出接口与DUT相连接，读取存储器1中的数据，根据预定义的规则产生输入给DUT的激励信号。

硬件发送电路通过读取存储器1中的配置参数得到与PC机的输出数据信号相关的全部信息。在读取到配置参数之后，硬件发送电路根据存储器中提供的比特流按照配置参数的规则(即预定义的规则)产生对应的激励信号的波形；该激励信号将作为DUT的输入信号，以达到对DUT进行功能验证的目的。

所述硬件接收电路通过输入接口与被测器件相连接，对被测器件响应激励以比特流形式返回的数据进行采样，并将采样的数据写入存储器。

硬件接收电路按照固定频率对DUT返回的数据信号进行采样。由于DUT返回的数据信号的每个BIT的周期是固定的，所以只要高于所述的固定频率进行采样便可以得到相应的采样信息。在本发明中，为了避开对返回的数据信号边沿进行采样，硬件接收电路的采样频率至少是DUT返回的数据信号副载波频率的8倍，避免采样得到的比特流存在不确定性。

所述存储器中存储的配置参数定义如下：

第一个至第三个参数表示需要发送数据的周期数。

第四个至第六个参数表示需要等待的周期数。

从第九个参数开始为要发送的数据。

所述硬件发送电路发送数据的规则如图3所示。其中，CLK为系统时钟，其频率可以通过FPGA内PLL或DCM进行配置。

如果第九个参数为0x55，第十个参数为0xFF，则硬件发送电路会将0x55，0xff视为0101_0101_1111_1111的比特流，以1/CLK作为周期将该比特流发送出去。当第一个至第三个参数为0x000010时，硬件发送电路将使输出的激励信号产生如图3所示的波形。

同样的，如果第九个参数为0x00，第十个参数为0xFF，则硬件发送电路会将0x00，0xff视为0000_0000_1111_1111的比特流。若第一个至第三个参数为0x000010，则硬件发送电路将使输出的激励信号产生如图4所示的波形。

如果第九个参数为0x19，第十个参数为0x35，则硬件发送电路会将0x19，0x35视为0001_1001_0011_0101的比特流。若第一个至第三个参数为0x00000A，则硬件发送电路会将比特流的前10位数据0x00000a进行发送，之后的数据不会发送，将会采用输出的激励信号上的默认电平(该默认电平由具体应用决定，在图5所示的例子中假设默认电平为高)，激励信号的实际波形如图5所示。PC机对于输出的激励信号的控制精度取决于CLK频率的大小。

所述硬件发送电路的硬件状态机结构如图6所示。在初始状态时，硬件发送电路处于边沿检测阶段，硬件发送电路不断检测MCU传送回的信号，一旦检测到该信号的上升沿后，硬件状态机就会跳转至配置加载状态。在配置加载状态，硬件发送电路从存储器1中读取第一至第三个参数并将其加载到发送周期数寄存器中。此外，硬件发送电路会读取存储器1中存储的第四个至第六个参数，并寄存在延时发送寄存器中。在配置参数加载完毕后，状态机跳转至等待延时状态。该等待延时状态下硬件发送电路会对一已清零过的计数器进行累加，直到计数器的值累加到与所述延时发送寄存器相同时便跳转到数据发送状态。在数据发送状态下，硬件发送电路会按照之前所述的发送规则读取存储器1中的数据并产生输出的激励信号波形给DUT。在数据发送过程中，发送计数器每隔一个周期会自动加“1”，当与所述发送周期数寄存器相同时，硬件发送电路将会重新跳转到边沿检测状态。至此，一次完整的发送流程便全部结束了。

针对DUT响应激励以比特流形式返回的数据信号，硬件接收电路会以固定频率对其进行采样，采样的规则如图7所示。当采样周期选定后，硬件接收电路每隔一个周期对返回的数据进行采样，并把采样得到的数据写入存储器2，等待PC机的读取。为了避开对返回的数据信号边沿进行采样的情况，采样的频率应该是DUT返回的数据信号副载波频率的8倍或以上。如图7所示，硬件接收电路只会将采集到的1，2，3，4，5，6，7，8，9，a，b，c，d，e数据信号写入存储器2，其它各采样点的采样数据将被舍弃，以避免对数据信号边沿进行采样。

结合图2所示，采用本发明所述的非接触式智能卡通用数字验证平台对DUT进行测试验证的过程是：

所述PC机通过MCU将需要发送的比特流和配置参数一起写入存储器1中。PC机通过MCU给硬件发送电路一个触发信号，从而启动硬件发送电路。硬件发送电路从存储器1中读取配置参数，根据配置参数对硬件发送电路的发送周期数寄存器和延时发送寄存器进行赋值。所述赋值完成后，硬件发送电路将存储器1中缓存的数据，按照配置参数的规则产生对应的激励信号的波形传送给DUT的输入端。

DUT响应激励信号根据控制逻辑返回数据信号给硬件接收电路。硬件接收电路将对DUT返回的数据信号进行采样，并将采样得到的数据写入存储器2。MCU读取存储器2中缓存的数据并传送给PC机。PC机在获取了这些信息之后便可以根据不同的协议对其进行正确的解码操作，从而得到需要的数据。

以上通过具体实施方式和实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (6)

1.一种非接触式智能卡通用数字验证平台，包括：PC机和MCU，其特征在于，还包括硬件发送电路、硬件接收电路和存储器；

所述PC机，通过串行接口与MCU相连接；根据不同通讯协议和不同要求采用不同的编码算法，将需要发送的数据信号转换成一系列的比特流；通过MCU对存储器中存储的数据进行参数配置，并将配置参数写入存储器中；通过MCU读取存储器中的数据，得到被测器件响应激励返回的数据信号的采样数据，对读取的数据按照不同通讯协议和不同要求采用不同的解码算法进行解码，在PC机端最终看到的数据是和通讯协议及编解码无关的真实数据内容，并在此基础上进行功能验证；

所述MCU，通过数据/地址总线与存储器、硬件发送电路相连接，将PC机发送的数据信号转换成对硬件发送电路的启动控制信号；将PC机发送的数据信号写入到存储器中，将存储器中存储的数据读出，并将读取的数据传送给PC机；

所述存储器，通过数据/地址总线与硬件发送电路、硬件接收电路相连接，对发送给被测器件的数据进行暂存，对采样的被测器件响应激励以比特流形式返回的数据进行暂存；

所述硬件发送电路，通过输出接口与被测器件相连接，读取存储器中的数据，根据预定义的规则产生输入给被测器件的激励信号；

所述硬件接收电路，通过输入接口与被测器件相连接，对被测器件返回的数据进行采样，并将采样的数据写入存储器。

2.如权利要求1所述的非接触式智能卡通用数字验证平台，其特征在于：所述硬件发送电路和硬件接收电路由FPGA模块利用内部逻辑资源实现，所述存储器由FPGA模块利用内部RAM资源实现。

3.如权利要求1所述的非接触式智能卡通用数字验证平台，其特征在于：所述硬件发送电路通过读取存储器中的配置参数得到与PC机的输出数据信号相关的全部信息；在读取到配置参数之后，硬件发送电路根据存储器中提供的比特流按照配置参数的规则产生对应的激励信号的波形。

4.如权利要求1所述的非接触式智能卡通用数字验证平台，其特征在于：所述硬件接收电路的采样频率至少是被测器件返回的数据信号副载波频率的8倍。

5.如权利要求1所述的非接触式智能卡通用数字验证平台，其特征在于：所述配置参数定义如下：第一个至第三个参数表示需要发送数据的周期数；第四个至第六个参数表示需要等待的周期数；从第九个参数开始为要发送的数据。

6.如权利要求1所述的非接触式智能卡通用数字验证平台，其特征在于：所述硬件发送电路在初始状态时处于边沿检测阶段，硬件发送电路不断检测MCU传送回的信号，一旦检测到该信号的上升沿后，就跳转至配置加载状态；在配置加载状态，硬件发送电路从存储器中读取第一至第三个参数并将其加载到发送周期数寄存器中；硬件发送电路读取存储器中存储的第四个至第六个参数，并寄存在延时发送寄存器中；在配置参数加载完毕后，跳转至等待延时状态；该等待延时状态下硬件发送电路会对一已清零过的计数器进行累加，直到计数器的值累加到与所述延时发送寄存器相同时便跳转到数据发送状态；在数据发送状态下，硬件发送电路按照发送规则读取存储器中的数据并产生输出的激励信号波形给被测器件；在数据发送过程中，发送计数器每隔一个周期会自动加“1”，在发送计数器与所述发送周期数寄存器相同时，硬件发送电路重新跳转到边沿检测状态。

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