CN101369000A - 一种数字芯片测试方法和测试系统 - Google Patents

Abstract

本发明提供了一种数字芯片的测试方法，包括：接收高频串行测试向量；将所述高频串行测试向量分频为多个低频并行测试向量；依据所述低频并行测试向量形成相应扫描链，获得多个低频并行测试结果；将所述多个低频并行测试结果倍频为高频串行测试结果。本发明采用多条扫描链并行的结构有效缩短了数字芯片的测试时间，减少了数字芯片的测试成本。采用扫描链输入分频和扫描链输出倍频方式既保证了数字芯片在测试过程中不会因扫描功率过大而被毁损，又充分利用了测试台较高的测试频率，有效利用了测试台的测试能力。

Description

一种数字芯片测试方法和测试系统

技术领域

本发明涉及芯片测试技术领域，特别是涉及一种数字芯片的测试方法和测试系统。

背景技术

在现代集成电路设计流程中，可测试性设计(Design For Testing，DFT)已经成为设计流程中必不可少的一环。DFT就是在所设计的电路上加一些寄存器或其他电路，便于在数字芯片制造出来后，通过简单的引脚测试就可以知道这块数字芯片是否合格。

现有技术中，数字芯片通常在设计过程中使用DFT插入扫描链，通过测试台使用自动测试向量生成(Automatic Test Pattern Generation，ATPG)产生的测试向量(pattern)进行测试。测试过程为:整个电路的寄存器按功能被划分为若干个不同的功能模块，同一功能模块内部的寄存器尽可能串连在同一条扫描链上。每一条扫描链对应一个输入脚(Input)，一个输出脚(Output)。在全扫描设计架构中，每一条扫描链的输入脚对应于一个数字芯片的原始输入脚，输出脚对应于数字芯片的原始输出脚。测试时，ATPG自动生成的测试向量按顺序加载于扫描链中的各个寄存器上，输出的信号被收集并与预算好的测试向量相比较，从而判断测试的结果。

在集成电路的设计中，测试成本是影响芯片的生产成本的重要因素。现有测试技术中，测试成本是与测试时间成正比的，即单个芯片消耗的测试时间越长，测试成本就越高。现有的可测试性设计中，数字芯片的测试时间以集成电路中最长的扫描链的测试时间为准，即测试时间等于上述最长扫描链中寄存器的个数与每个寄存器加载测试向量所消耗的时间的乘积，其中，上述每个寄存器加载测试向量所消耗的时间等于每个寄存器加载每个测试向量所消耗的时间与总的测试向量个数的乘积。计算公式如下:T＝m×(n×t)，其中T表示单个芯片的测试时间；m表示最长扫描链中寄存器的个数；n表示每个寄存器需要总的测试向量的个数；t表示每一个测试向量加载到每个寄存器上所消耗的时间，由于测试台每一个测试时钟周期输入一个测试向量，所以每一个测试向量所消耗的时间就是一个测试时钟周期的长度。在集成电路的可测试性设计中，每个寄存器需要的总的测试向量的个数n与寄存器的逻辑单元的复杂度有关，逻辑单元越复杂，需要的测试向量就越多，测试时间也会增加。

随着工艺的发展，特别是伴随着系统级芯片的发展，芯片的功能越来越复杂，单个芯片上集成的逻辑单元比如微处理器、存储器、数字信号处理器(Digital Signal Processors，DSPs)、I/O控制器等也越来越多，所以在对单个芯片测试时，需要的总的测试向量的个数n变得越来越大，那么单个芯片的测试时间T就越来越长。芯片的测试时间过长，就导致测试成本的大幅增加。

另外，现有技术中，由于在测试台上进行ATPG测试时，芯片内部的逻辑(包括时序逻辑和组合逻辑)都在进行翻转，所以此时芯片的功耗很大，为了防止芯片在这种测试模式下毁损，通常ATPG测试使用的时钟频率都比较低，一般在10MHz左右。然而，测试台的实际输出的测试时钟的频率能够达到200MHz，比ATPG测试使用的测试时钟频率高很多。但是，采用现有可测试性设计中的扫描链结构进行测试时，测试台只能输出低频测试时钟。这样，测试台较高的测试频率就不能被充分利用，造成对测试台测试能力的浪费，并且，测试台在低频环境下工作属于非正常工作模式，长期输出低频测试时钟还会造成测试台的损坏。

总之，需要本领域技术人员迫切解决的一个技术问题就是:如何有效节省芯片的测试时间和测试成本，提高测试效率并减少对测试台资源的浪费。

发明内容

本发明所要解决的技术问题是提供一种数字芯片的测试方法和测试系统，能够降低芯片的测试时间和测试成本，提高测试效率并减少对测试台资源的浪费。

为了解决上述问题，本发明实施例公开了一种数字芯片的测试方法，包括:

接收高频串行测试向量；

将所述高频串行测试向量分频为多个低频并行测试向量；

依据所述低频并行测试向量形成相应的扫描链，获得多个低频并行测试结果；

将所述多个低频并行测试结果倍频为高频串行测试结果。

优选的，所述高频串行测试向量为测试台在高频时钟下产生的测试向量。

优选的，所述数字芯片的测试方法还包括:

将所述高频串行测试结果发送给所述测试台。

优选的，所述分频的步骤包括:

将所述高频时钟分频为多个低频时钟；

使用所述低频时钟将所述高频串行测试向量转换为多个低频并行测试向量。

优选的，所述高频时钟的频率为100—200MHz，所述低频时钟的频率为1—10MHz。

本发明实施例还公开了一种数字芯片的测试系统，包括:

串行扫描链输入总线模块，用于接收高频串行测试向量；

扫描链输入分频模块，用于将所述高频串行测试向量分频为多个低频并行测试向量；

扫描链测试模块，用于依据所述低频并行测试向量形成相应的扫描链，获得多个低频并行测试结果；

扫描链输出倍频模块，用于将所述多个低频并行测试结果倍频为高频串行测试结果。

优选的，所述高频串行测试向量为测试台在高频时钟下产生的测试向量。

优选的，所述数字芯片的测试系统还包括:

串行扫描链输出总线模块，用于将所述高频串行测试结果发送给所述测试台。

优选的，所述扫描链输入分频模块包括:

时钟分频单元，用于将所述高频时钟分频为多个低频时钟；

向量转换单元，用于使用所述低频时钟将所述高频串行测试向量转换为多个低频并行测试向量。

优选的，所述高频时钟的频率为100—200MHz，所述低频时钟的频率为1—10MHz。

与现有技术相比，本发明具有以下优点:

在芯片测试过程中，使用本发明提供的数字芯片测试方法，将测试台产生的高频串行测试向量分频为多个低频并行测试向量，加载于根据所述低频并行测试向量形成的对应低频扫描链上对芯片进行测试，有效缩短了扫描链的长度，减少了测试时间，进而降低了芯片的测试成本。

此外，鉴于在进行芯片扫描时，防止芯片的功耗过大造成内部毁损，从而只能采用较低的测试时钟频率进行扫描的情况，采用本发明提供的测试方法，将测试台输出的高频测试时钟分频为多个低频测试时钟，生成对应的低频扫描链进行测试，扫描链输出的低频并行测试结果通过高频时钟转换为高频串行信号，发送给测试台。有效利用了测试台产生的较高的测试频率，充分利用了测试台的测试能力，避免了测试台资源的浪费。

附图说明

图1是本发明一种数字芯片测试方法第一实施例的流程图；

图2是本发明一种数字芯片测试方法具体实施例的流程图；

图3是本发明一种数字芯片测试系统的结构框图；

图4是本发明一种数字芯片测试系统应用图3所示的优选实施例进行芯片测试的结构示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。

本发明实施例的核心构思之一在于，利用多条扫描链对待测数字芯片进行并行扫描，提高测试效率。待测数字芯片通过串行扫描链输入总线模块接收测试台的高频测试向量和高频时钟。对输入的高频时钟进行分频，供给低频扫描链结构，并且使用分频后的低频时钟将高频的串行测试向量转换为低频的并行测试向量作为低频扫描链的输入。使用高频时钟将低频扫描链的低频并行输出结果转换为高频串行测试结果，最后通过串行扫描链输出总线模块发送给测试台。

参照图1，示出了本发明的一种数字芯片测试方法第一实施例的流程图，可以包括以下步骤:

步骤101，接收高频串行测试向量；

步骤102，将所述高频串行测试向量分频为多个低频并行测试向量；

步骤103，依据所述低频并行测试向量形成相应的扫描链，获得多个低频并行测试结果；

步骤104，将所述多个低频并行测试结果倍频为高频串行测试结果。

在本发明实施例中，所述高频串行测试向量可以为测试台在高频时钟下产生的测试向量，即通过测试台使用ATPG生成测试向量后，使用较高频率的时钟进行测试向量的输入，从而无需考虑芯片功耗过大造成内部毁损，避免只能采用较低的测试时钟频率进行扫描的情形，充分利用了测试台的性能。

在实际中，所述高频时钟一般为100—200MHz，所述低频时钟一般为1—10MHz，通常测试台能够提供的时钟频率为100-200MHz，而在加载扫描链时要求的时钟频率则比较低，一般为10MHz左右。这是因为，在测试台上进行ATPG测试时，芯片内部的逻辑，包括时序逻辑和组合逻辑，都在进行翻转，此时芯片的功耗很大，如果采用很高的时钟频率，就会因为芯片的功耗过大而毁损芯片，所以扫描链的形成必须采用低频时钟加载测试向量。

在这种情况下，则需要对所接收的高频串行测试向量进行分频处理，以获得多个低频并行测试向量作为芯片测试扫描链结构的输入。

本发明实施例的一种优选实施方式在于，所述分频步骤102可以进一步包括以下子步骤:

子步骤S1、将所述高频时钟分频为多个低频时钟；

子步骤S2、使用所述低频时钟将所述高频串行测试向量转换为多个低频并行测试向量。

即通过对输入测试向量的高频时钟进行分频，并使用分频后的低频时钟将高频的串行测试向量信号转换为低频的并行测试向量信号，并按顺序将所述低频并行测试向量加载于扫描链中。

由于扫描链依据该低频并行测试向量形成，故有相应的多条扫描链。可以理解，相较于现有的扫描链，本发明所形成的扫描链长度将大大降低，从而可以使用较低频率的时钟，以防止芯片过热而导致的内部毁损；并且多条扫描链的并行处理可以使得芯片测试的时间大大缩短，例如，用4条扫描链进行测试，则其测试时间可以缩短至原来的四分之一。

当然，上述方法仅仅用作示例，本领域技术人员采用任一种将高频串行信号分频为低频并行信号的方法都是可行的，例如，采用分频器或使用锁相环PLL来分频等，本发明对此无需作出限制。

依据所述低频并行测试向量形成的扫描链对数字芯片进行测试，输出低频的并行测试结果；为充分满足测试台的测试能力，本发明还需要进一步将所输出的多个低频并行测试结果倍频为高频串行测试结果。公知的是，倍频是指使获得频率转换为原频率的整数倍。在本发明实施例中，采用任一种倍频方法将低频并行信号处理为高频串行信号都是可行的，例如，从原频率产生多次谐波，通过带通滤波器选出所需倍数的那次谐波，或者，在数字电路中利用逻辑门来实现倍频等，本发明对此无需作出限制。

一种在测试台上进行数字芯片测试的方法实施例可以参考图2，具体可以包括以下步骤:

步骤201，接收测试台产生的高频串行测试向量；

步骤202，将所述高频串行测试向量分频为多个低频并行测试向量；

步骤203，依据所述低频并行测试向量形成相应的扫描链，获得多个低频并行测试结果；

步骤204，将所述多个低频并行测试结果倍频为高频串行测试结果；

步骤205，将所述高频串行测试结果发送给所述测试台。

对于前述的各方法实施例，为了简单描述，故将其都表述为一系列的动作组合，但是本领域技术人员应该知悉，本发明并不受所描述的动作顺序的限制，因为依据本发明，某些步骤可以采用其他顺序或者同时进行。其次，本领域技术人员也应该知悉，说明书中所描述的实施例均属于优选实施例，所涉及的动作和模块并不一定是本发明所必须的。

参照图3，示出了本发明的一种数字芯片测试系统的结构框图。该测试系统可以包括以下模块:

串行扫描链输入总线模块301，用于接收高频串行测试向量；

扫描链输入分频模块302，用于将所述高频串行测试向量分频为多个低频并行测试向量；

扫描链测试模块303，用于依据所述低频并行测试向量形成相应的扫描链，获得多个低频并行测试结果；

扫描链输出倍频模块304，用于将所述多个低频并行测试结果倍频为高频串行测试结果。

本实施例的一种优选实施方式为，所述高频串行测试向量是测试台在高频时钟下产生的测试向量。在这种情况下，本实施例还可以包括:

串行扫描链输出总线模块305，用于将所述高频串行测试结果发送给所述测试台。

优选的是，所述扫描链输入分频模块302包括:时钟分频单元和向量转换单元。

其中，时钟分频单元的输入端与串行扫描链输入总线模块301连接，用于将串行扫描链输入总线模块301输入的高频时钟进行分频处理，获得多个低频时钟。

向量转换单元的输出端与扫描链测试模块303连接，用于使用上述低频时钟将串行扫描链输入总线模块301输出的高频串行测试向量转换为低频并行测试向量。

在本发明实施例中，优选的是，所述高频时钟的频率为100—200MHz，所述低频时钟的频率为1—10MHz。

参照图4，示出了应用图3所示的优选实施例进行芯片测试的结构示意图，测试台产生的测试向量经过高频时钟输出为高频测试向量，所述高频测试向量被串行扫描链输入总线模块501接收，输出为高频串行测试向量；

扫描链输入分频模块502接收上述高频串行测试向量，并将所述高频串行测试向量转换为低频并行测试向量，然后将分频后的所述低频并行测试向量分配给扫描链测试模块503；

扫描链测试模块503接收所述低频并行测试向量，并通过低频时钟将所述低频测试向量加载到每条扫描链5031上，输出的低频并行测试结果发送给扫描链输出倍频模块504；

扫描链输出倍频模块504，接收所述低频并行测试结果，并利用高频时钟进行倍频处理，得到高频串行测试结果；

将所述高频串行测试结果通过串行扫描链输出总线模块505发送给测试台。测试台将接收到的所述高频串行测试结果与预先预测的结果进行比较，从而判断数字芯片的内部逻辑单元是否运行正常。

如图4所示，其中，扫描链测试模块503由多条扫描链5031组成，所述低频扫描链5031的结构就是现有技术中的常规扫描链结构，即每条扫描链上串接有多个寄存器，同一扫描链上串接的寄存器的功能相似。

本发明实施例中的扫描链与现有技术中的扫描链的不同之处在于，本发明实施例中的扫描链的长度比现有技术中的扫描链的长度要短。即现有技术中一组I/O连接一条长扫描链，而本发明中一组I/O之间并列连接有多条短扫描链，有效缩短了扫描链的测试时间。

为进一步说明本发明的有益效果，现以现有技术中一条串接有600个寄存器的扫描链为例进行详细说明。该扫描链串接有600个寄存器，假设该扫描链属于一条长扫描链，那么，每一个测试向量的加载和测试结果的观测需要600个低频时钟周期来完成。假设需要100个测试向量才能完成对该扫描链上的每个寄存器的功能测试，那么整个扫描过程需要60000个时钟周期来完成测试向量的加载和测试响应的观测。

采用本发明实施例提供的扫描链测试模块503的结构，假设扫描链分频模块502接收的高频时钟的频率为200MHz，将该高频时钟进行分频处理后得到了20个频率为10MHz的低频时钟。对应地，在扫描链测试模块503中，依据所述20个低频时钟，将原来串接有600个寄存器的一条长扫描链分为20条并列的短扫描链5031，则每条所述短扫描链5031上串接有30个寄存器。在对所述短扫描链进行扫描时，完成每个测试向量的加载和测试响应的观测仅需要30个时钟周期，100个测试向量的加载和测试响应的观测过程所花费的时间为需要3000个时钟周期。由于，测试期间20条扫描链的测试是同时进行的，所以完成上述600个寄存器的扫描所需要的时间等于一条扫描链需要的测试时间，即3000个时钟周期。那么，采用本实施例中的扫描链测试模块503所花费的测试时间缩短为现有技术中采用长扫描链所花费的测试时间的二十分之一。

由此可见，采用本发明提供的数字芯片的测试方法和测试系统可以有效缩短扫描链的测试时间，提高测试效率，从而降低整个芯片的测试成本，也就是降低了芯片的生产成本，同时还可以缩短数字芯片的生产时间。

采用所述20条短扫描链的测试结构，每条扫描链随着测试向量的逐拍加载，输出测试芯片对加载测试向量的响应结果。这样得到20个频率为10MHz的低频并行测试结果，将所述低频并行测试结果发送给扫描链输出倍频模块504。

扫描链输出倍频模块504对接收到的低频并行测试结果进行倍频处理，利用所述测试台提供的频率为200MHz的高频时钟将所述频率为10MHz的低频并行测试结果倍频为频率为200MHz的高频串行测试结果。

将所述200MHz的高频串行测试结果经过串行扫描链输出总线模块505发送给测试台。

可见，采用本发明提供的数字芯片的测试方法和测试系统，能够充分利用测试台的测试能力。这是因为，在对数字芯片进行扫描测试时，芯片内部的逻辑，包括时序逻辑和组合逻辑，都在进行翻转，所以此时芯片的功耗很大，为了防止芯片在测试模式下毁损，现有技术中，采用较低的时钟频率来完成测试向量的加载和测试响应的观测，一般为10MHz。然而，测试台能够提供的时钟频率可以很高，范围在0-200MHz。采用本发明提供的数字芯片的测试方法和测试系统，在进行测试时，测试台输出高频时钟，利用扫描链分频模块将所述高频时钟分频为多个频率为10MHz左右的并行的低频时钟，然后分配给各低频扫描链；所述低频扫描链输出的低频并行测试结果经过输出倍频模块处理为串行高频测试结果，发送给测试台。测试向量的输出和最后测试结果的输入都是利用测试台提供的高频时钟，充分利用了测试台较高的测试频率，很好地利用了测试台的测试能力。同时，也使得测试台工作在正常状态，有利于保持测试台的使用寿命。

本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。对于系统实施例而言，由于其与方法实施例基本相似，所以描述的比较简单，相关之处参见方法实施例的部分说明即可。

以上对本发明所提供的一种数字芯片的测试方法和测试系统，进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。

Claims (10)

1、一种数字芯片的测试方法，其特征在于，包括：

接收高频串行测试向量；

将所述高频串行测试向量分频为多个低频并行测试向量；

依据所述低频并行测试向量形成相应的扫描链，获得多个低频并行测试结果；

将所述多个低频并行测试结果倍频为高频串行测试结果。

2、根据权利要求1所述的测试方法，其特征在于，所述高频串行测试向量为测试台在高频时钟下产生的测试向量。

3、根据权利要求2所述的测试方法，其特征在于，还包括：

将所述高频串行测试结果发送给所述测试台。

4、根据权利要求2所述的测试方法，其特征在于，所述分频的步骤包括：

将所述高频时钟分频为多个低频时钟；

使用所述低频时钟将所述高频串行测试向量转换为多个低频并行测试向量。

5、根据权利要求1、2、3或4所述的测试方法，其特征在于，所述高频时钟的频率为100—200MHz，所述低频时钟的频率为1—10MHz。

6、一种数字芯片的测试系统，其特征在于，包括：

串行扫描链输入总线模块，用于接收高频串行测试向量；

扫描链输入分频模块，用于将所述高频串行测试向量分频为多个低频并行测试向量；

扫描链测试模块，用于依据所述低频并行测试向量形成相应的扫描链，获得多个低频并行测试结果；

扫描链输出倍频模块，用于将所述多个低频并行测试结果倍频为高频串行测试结果。

7、根据权利要求6所述的测试系统，其特征在于，所述高频串行测试向量为测试台在高频时钟下产生的测试向量。

8、根据权利要求6所述的测试系统，其特征在于，还包括：

串行扫描链输出总线模块，用于将所述高频串行测试结果发送给所述测试台。

9、根据权利要求6所述的测试系统，其特征在于，所述扫描链输入分频模块包括：

时钟分频单元，用于将所述高频时钟分频为多个低频时钟；

向量转换单元，用于使用所述低频时钟将所述高频串行测试向量转换为多个低频并行测试向量。

10、根据权利要求6、7、8或9所述的测试系统，其特征在于，所述高频时钟的频率为100—200MHz，所述低频时钟的频率为1—10MHz。

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