CN107064784A - 存在较慢扫描输出时实现较高扫描量的非隔行扫描操作 - Google Patents

存在较慢扫描输出时实现较高扫描量的非隔行扫描操作 Download PDF

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Abstract

可遍及集成电路形成扫描链(304)，其中所述扫描链经由双向输入/输出I/O缓冲器(341到344)耦合到一组引脚。可使用并行操作的所述组I/O引脚及缓冲器从外部测试器接收测试图案。使用以第一速率操作的移位时钟将所述测试图案从解压缩逻辑(331)扫描到所述扫描链中。接着，将所述测试图案提供到耦合到所述扫描链的组合逻辑电路。在所述扫描链中捕获响应图案且接着使用以比所述第一速率慢的第二速率操作的移位时钟将所述响应图案从所述扫描链扫描到压缩逻辑(332)中。使用并行操作的所述相同组的I/O引脚和缓冲器(341到344)将所述响应图案提供到所述外部测试器。

Description

存在较慢扫描输出时实现较高扫描量的非隔行扫描操作
技术领域
本发明涉及集成电路的测试，且更特定来说，涉及一种具有共享输入/输出引脚以缩短移位时间的扫描链。
背景技术
扫描架构通常用于测试集成电路(IC)中的数字电路。典型的扫描架构在测试图案中扫描、利用测试图案执行操作且捕获结果，接着扫描输出结果，同时以重叠方式在下一个测试图案中扫描。在许多低功率IC设计中，输出缓冲器被限于较低速度操作以便省电。因此，总测试时间受限于由输出缓冲器确定的扫描速度。
发明内容
附图说明
现在将仅通过实例方式且参考附图描述根据本发明的特定实施例：
图1是具有扫描路径的电路的框图；
图2是扫描单元的框图；
图3是图1的扫描路径的更详细图；
图4是实例IO缓冲器的更详细电路图；
图5是图3的扫描链电路的操作的时序图；
图6是使用八个测试引脚的扫描路径的框图；及
图7是说明扫描链的非重叠操作的流程图。
本实施例的其它特征从附图及以下详述中将是显而易见的。
具体实施方式
现在将参考附图详细地描述本发明的特定实施例。各个图中的相同元件为了一致性而由相同参考数字标示。在本发明的实施例的以下详述中，陈述数种特定细节以提供对本发明的透彻理解。然而，所属领域的一般技术人员将明白，本发明可在没有这些具体细节的情况下实践。在其它实例下，尚未详细描述众所周知的特征以避免不必要地使描述变得复杂化。
扫描架构通常用于测试集成电路中的数字电路。如下文将更详细地描述，本发明描述了一种将常规扫描架构调整为其中输出驱动强度可限制输出扫描速率且由此增加测试时间的高速扫描架构的方法。本发明的实施例可充分利用非隔行扫描程序连同不对称压缩器解压缩器(CoDec)架构，其中所有可用扫描引脚在扫描加载模式期间用作输入，同时相同扫描引脚在扫描卸载程序期间操作为扫描输出。从输入模式到输出模式的转变可由内部逻辑模块控制，所述内部逻辑模块基于序列/图案检测逻辑而起作用。在一些实施例中，可使用部分串行化器，而在其它实施例中，可能不需要串行化器。所述方法采用以下事实：虽然扫描输出可能较为缓慢，但是当作为扫描输入操作时，输入端口可以显著更高频率操作，所述频率就自动测试设备(ATE)能力及/或其它设计要求而言可尽可能高。因此，扫描输入数据可以较高频率加载，而扫描输出数据可以IO(输入/输出)可处置的最大频率卸载。以此方式，可缩短测试时间。
图1说明扫描架构的简图，其说明集成电路100内的电路102在测试期间可如何配置到扫描链中。在正常的功能配置中，电路102可为IC 100内的功能电路，但是在测试配置中，其可如图1中所示那样呈现。可以各种电路层级应用扫描架构。举例来说，图1的扫描架构可表示完整IC的测试，或其可表示IC内的嵌入式知识产权(IP)核心子电路(例如DSP(数字信号处理器)或CPU(中央处理单元)核心子电路)的测试。扫描架构可包含扫描路径电路104、待测试逻辑电路108及经由测试端口130到测试器110的连接路径112、114、116、118、120。测试器110操作以：(1)经由控制路径114输出控制以操作扫描路径104；(2)经由扫描输入路径118输出串行测试刺激图案到扫描路径104；(3)经由扫描输出路径120从扫描路径104输入序列测试响应图案；(4)经由主输入路径112向逻辑108输出并行测试刺激图案；及(5)经由主输出路径116从逻辑108输出入并行测试响应图案。扫描路径104操作以经由路径122向逻辑108输出并行测试刺激图案，且经由路径124从逻辑108输入并行响应图案。
通常，测试器110可通过以晶片层级探测裸片垫或通过接触101处大体上指示的在将裸片组装到例如封装中之后耦合到测试端口130的封装引脚而介接到扫描架构。
虽然展示了到逻辑108的主输入112及主输出116的测试器110连接，但是主输入及输出连接可通过扫描路径104的扩增而实现。举例来说，扫描路径104可经加长以包含位于逻辑108的每一主输入及主输出上的边界扫描单元。边界扫描单元将分别经由加宽的刺激总线122及响应总线124提供到逻辑108的主输入及来自逻辑108的主输出。在一些实例中，逻辑108可由扫描路径104充分测试使得没有必要经由测试器或经由扫描路径104的上述扩增提供到逻辑108的主输入及来自逻辑108的主输出。举例来说，如果可通过结合主输入及主输出使用扫描路径104来测试的逻辑电路108的量远小于可单独通过扫描路径104测试的逻辑电路108的量，那么可移除到逻辑108的主输入及主输出连接而不显著影响逻辑电路108的测试。为了简化本发明的描述，将假设逻辑电路108仅使用扫描路径104充分测试，即，不需要主输入112及主输出116。然而，显然也可使用到测试器或到经扩增扫描路径104的主输入及主输出连接(如上所述)是显而易见的。
图2说明可在扫描路径104中使用的典型扫描单元的实例。扫描单元可包含触发器(FF)204及多路复用器202。在电路100的正常配置期间，多路复用器202及FF 204接收控制输入SCAN_EN 210及SCANCK 212以经由路径206从逻辑108输入功能数据且经由路径216输出功能数据。在正常配置中，到FF 204的SCANCK通常是功能时钟，且SCAN_EN信号经设置使得FF始终对经由路径206来自逻辑108的功能数据计时。在扫描测试的序列期间，多路复用器202及FF 204接收控制输入SCAN_EN 210及SCANCK 212以经由路径206从逻辑108捕获测试响应数据、将数据从扫描输入路径208移位到扫描输出路径214，且经由路径216施加测试刺激数据到逻辑108。在测试配置中，到FF 204的SCANCK是测试时钟且SCAN_EN信号经操作以允许从逻辑108捕获响应数据且将数据从扫描输入208移位到扫描输出214。在测试配置期间，SCAN_EN可由测试器110经由路径114控制。SCANCK也可由测试器控制，或其可由另一源控制，例如功能时钟源。为了简化操作描述的目的，将假设SCANCK由测试器控制。
多个扫描单元的扫描输入208及扫描输出214经连接以形成串行扫描路径104。扫描路径104中的多个扫描单元的刺激路径216及响应路径206分别在扫描路径104与逻辑108之间形成刺激总线连接路径122及响应总线连接路径124。从此扫描单元描述中得知，在正常功能配置与测试配置之间共享使用FF。在通过扫描路径104的扫描操作期间，来自每一扫描单元的刺激输出216具有波纹，因为刺激路径216连接到扫描输出路径214。此波纹可导致到逻辑108的所有输入在扫描操作期间有源地改变状态。使到逻辑108的输入具有波纹导致逻辑108中的互连件及栅电容耗电。
返回参考图1，扫描控制器130可为许多类型的扫描控制器电路中的任一者。下文简要地讨论可由扫描控制器130表示的扫描控制器的一些类型的两个实例。
在一种实现方式中，扫描控制器130可表示IEEE标准1149.1的测试存取端口(TAP)控制器电路、标准测试存取端口及边界扫描架构，其通常称为JTAG(联合测试行动组)。替代地，测试端口130可符合IEEE 1149.7，其是1149.1的精简引脚计数版本。JTAG 1149.1及1149.7的简要描述是由维基百科在2015年11月5日收入的“联合测试行动组”(以引用方式并入本文中)提供。
在另一实现方式中，扫描控制器130可表示关于第5,526,365号美国专利的图17所述的边界输入/输出串行化器(BIOS)，其用于控制对并行扫描路径的扫描存取。第5,526,365号美国专利中的描述以引用方式并入在本文中。
在另一实施例中，可使用另一已知或后期开发的测试存取端口设计。
如今，存在可合成扫描架构并将其插入到IC中的许多测试合成厂商工具，所述扫描架构在结构上类似于图1中所示的扫描架构。此“按钮”扫描插入工具的使用是定制扫描设计的有吸引力的替代物，因为“按钮”扫描插入工具是自动过程。如将描述，本发明提供了一种调整这些合成扫描架构使得其可在慢速I/O下以理想的高速模式操作的方法。利用共享IO引脚调整扫描架构使其适于低功率操作的过程也容易自动化。
图3是图1的扫描路径的更详细图，其中说明允许两种不同的扫描操作模式的细节。返回参考图1，在此实例中，解压缩器逻辑331及压缩器逻辑332可为测试端口130的部分。解压缩器逻辑331从外部测试系统(例如图1中的测试器110)接收数据和控制信号流，且基于由测试端口130支持的测试协议将所述流分离为图1中说明的不同数据及控制路径112、114及118。以类似方式，压缩器132接收数据路径116及120，且将其组合成提供到外部测试系统(例如测试器110)的数据流。如上文更详细地描述，用于压缩及解压缩测试图案数据及结果数据的协议可为当前已知的协议(例如，IEEE 1149.1、1149.7、BIOS等)或后期开发的协议。
各种已知或后期开发的技术可用于测试图案压缩/解压缩。举例来说，可使用各种类型的编码，例如：统计代码、行程代码或哥伦布码。其它实施方案可基于例如XOR网络、混合图案、EDT(嵌入确定性测试技术)或扫描链的再用。其它实施方案可基于例如测试图案压缩及/或重叠。测试图案可由外部测试器或ATPG压缩且接着由解压缩器331使用一种技术解压缩，而结果数据可由压缩器332使用相同或不同压缩技术压缩。
通常，扫描链可含有几打、几百或甚至几千个扫描单元。通常，长链可划分为若干更小链，其接着各自耦合到解压缩器331及压缩器332且并行操作，如此处说明。在此实例中，为了简单起见，每一扫描链304中仅说明四个扫描单元，但是应理解的是，每一扫描链304可包含类似于扫描单元200的几十个或几百个扫描单元。
在此实例中，将集成电路上的四个引脚及相关缓冲器电路341到344分配给扫描IO缓冲器。所有四个扫描引脚可用于在IO控制信号351的控制下在扫描测试的第一阶段期间以测试图案扫描。由于测试图案数据从测试器110传递到IC 100，解串行化器360可用于将在每一输入缓冲器341到344上接收的每一测试图案数据流划分为两个不同的数据流以形成在此实例中提供到解压缩器331的八个测试图案数据流。解压缩器331接着将测试图案数据分给各个扫描链304，其中返回参考图2，所述测试图案数据接着通过在扫描时钟212操作持续一定时段的同时断言SCAN_EN信号210而移位通过每一扫描链。
一旦整个测试数据图案被扫描到扫描链304中，就可将SCAN_EN信号210解除断言，且可执行扫描时钟212的一或多个循环以使得将来自逻辑108的响应数据加载到扫描路径中。在每一测试期间执行足够数目的时钟循环以输入所有刺激到逻辑108且从逻辑108获得所有响应。在每一测试间隔期间，时钟循环的数目可仅仅为1以用于执行停留测试，或为两个或两个以上以用于执行顺序全速测试。
在扫描链304中已捕获到来自逻辑108的响应之后，接着可通过再次断言SCAN_EN信号210且操作扫描时钟212持续一定时段来扫描输出响应数据。此实例中，压缩器332可用于将来自多个扫描链304的响应数据压缩到仅四个响应数据流。IO缓冲器341到344由IO控制信号351配置以在扫描输出过程期间作为输出缓冲器操作。
IC 100内部的状态机350可用于控制IO缓冲器的操作。取决于测试引脚是如何分配在IC 100上的，状态机350可以不同方式实施。在一些实施例中，外部测试引脚可分配给SCAN_EN信号210，所述外部测试引脚允许测试器110控制此信号。如果SCAN_EN引脚在外部，那么状态机350可检测SCAN_EN的断言边缘且接着将IO缓冲器配置为输入模式。当外部测试器希望卸载扫描链时，外部测试器可将SCAN_EN信号解除断言且状态机350可接着将IO缓冲器配置为输出模式。
如果SCAN_EN信号不具有经分配外部测试引脚，那么在装置第一次进入扫描测试模式期间(例如复位操作之后)，可将IO缓冲器置于输入模式中。状态机350接着可监测输入测试图案流中的一或多者直到观察到指定测试图案为止，且接着响应于检测到指定图案而将IO缓冲器配置为输出缓冲器。在状态机350内部或可由状态机350存取的计数器352可接着用于对预定义循环数目进行计数以确定移出操作何时完成。此时，状态机350接着可触发IO控制信号351以再次将IO缓冲器配置为输入模式。当IO缓冲器在输入模式中时，状态机350可再次针对一或多个指定图案监测测试图案数据流，所述图案表示待由状态机350起始的特定动作或操作模式。
图4是可表示IO缓冲器341到344中的任一者的实例双向IO缓冲器440的更详细电路图。在此实例中，输入缓冲器441是当IO控制信号350为低时活动的三态装置，而输出缓冲器442是当IO控制信号350为高时活动的三态装置。缓冲器441的输入及缓冲器442的输出可耦合到垫445，其是IC 100上的结合垫。测试引脚444是IC 100上耦合到结合垫445的外部引脚。
虽然图4中说明了简易三态缓冲器，但是也可针对IO缓冲器341到344使用其它已知或后期开发的IO缓冲器。在一些实施例中，输入缓冲器可一直保持活动，其中例如仅输出缓冲器启用及禁用。虽然IO控制信号351被说明为高以启用输出缓冲器442且被说明为低以启用输入缓冲器441，但是在其它实施例中，这可颠倒。
通过缓冲器的传播延迟通常包含“惯性延迟”分量。惯性延迟是被驱动的电容负载及缓冲器试图对电容负载充电时所述缓冲器的电阻的函数。在低功率IC中，输出缓冲器的驱动容量可受到限制以节约操作功率。然而，输入缓冲器可得到极小负载，且因此能够以显著高于输出缓冲器的速度操作。本发明的实施例可充分利用输入缓冲器的固有速度优点。
图5是图3的扫描链电路的操作的时序图。在此实例中，扫描启用信号210可由测试器110或由内部状态机350断言(设置为低逻辑电平)持续一定时段501，如上文更详细地描述。在时段501期间，IO控制信号351将IO缓冲器341到344配置为输入模式。再次参考图3，接着将扫描测试图案数据置于IC 100的四个测试引脚上，且接着扫描时钟212可在到扫描链304的测试图案数据中扫描。
因为输入缓冲器的负载较轻且在输入侧上时钟与数据之间的相对延迟(而非通过输入缓冲器的绝对延迟)确定计时速率，所以可以较高速率对在测试引脚上接收的数据进行计时。举例来说，再次参考图3，数据可以100MHz的速率在四个外部测试引脚上接收、以50MHz解串行化为八个流，且接着使用以50MHz操作的扫描时钟移位到八个扫描链中。虽然为了清楚起见此处说明了时段501期间的八个数据位，但是每一序列中通常将包含更大数目的测试图案数据位。
一旦完整的测试图案被扫描到扫描链304中，可在外部测试器110的控制下或在内部状态机350的控制下将扫描启用信号210解除断言，且可在时段502期间执行一或多个时钟循环。如上所述，一或多个时钟循环可用于捕获一组结果数据。
接着，在时段503期间再次断言扫描启用信号210，IO控制信号351经设置以将IO缓冲器341到344配置为输出模式，且扫描时钟212经循环以扫描输出结果数据到外部测试器。返回参考图3，举例来说，可以较缓慢扫描时钟频率(例如，15MHz)从扫描链移出结果数据。
表1说明其中加载及卸除操作重叠的常规扫描链操作与本文中所述的其中加载及卸除操作不重叠的改进机制之间的比较。如上文更详细地描述，在重叠操作期间，总操作频率可受限于输出缓冲器的速度。在非重叠操作期间，加载操作可使用所有测试引脚以输入缓冲器的最大速度进行，而在卸载操作期间，可以输出缓冲器的较低速度使用所有测试引脚。与常规方法相比，取决于加载频率与卸载频率的比率k，所提出的方法提供测试时间的约25％到40％改进。使用不对称CoDec架构连同任选部分解串行化器，可将所有压缩器输出直接带到IO上。在非重叠输入期间，4:8解串行化器可将内部移频降低到外部移位时钟的一半。这两种特征均可增加测试时间节约。
表1-4:8解串行化器下的重叠操作与非重叠操作之间的测试时间的比较
表2提供对扫描数据分配四个测试引脚的IC中的重叠操作与非重叠操作之间的测试时间的实例。图3中说明非重叠操作的细节。如表2中所示，当执行重叠操作时，将两个测试引脚用于数据输入且将两个测试引脚使用数据输出。假设输出缓冲器被限于约15MHz操作，那么从扫描链卸载40,000位的响应数据将花费约665ms。在卸载过程期间扫描下一个测试的测试图案，因此平均来说，加载及卸载时间重叠。在此情况中，具有40,000位图案的总测试花费约668ms。
重叠 非重叠
外部加载频率 30MHz 100MHz
外部卸载频率 15MHz 15MHz
内部加载频率 7.5MHz(133ns/位) 50MHz
内部卸载频率 7.5MHz(133ns/位) 15MHz
图案计数 40000 40000
链长 128个扫描单元/链 128个扫描单元/链
加载时间 665ms 102.4ms
卸载时间 665ms重叠 337.82ms
测试时间 668ms 440.32ms
节约(％) 35.5％
表2-4:8解串行化器下的重叠操作与非重叠操作之间的测试时间的实例
使用本文中所述的非重叠机制，40,000位测试图案的加载可使用所有四个测试引脚。假设测试器能够使用，那么可使用100MHz的外频加载测试图案。4:8解串行化器接着将数据速率转换为用作时钟频率中的移频的50MHz，从而导致约102ms的加载时间。在使用扫描输入测试图案执行测试之后，接着使用以15MHz操作的所有四个测试引脚扫描输出被捕获的结果数据，这花费约338ms。在此实例中，总测试时间为约440ms，其比重叠实例快约35.5％。
图6是使用具有共享IO缓冲器的八个测试引脚(如641到648处指示)的扫描路径的框图。在具有八个输入引脚的此实例中，未提供解串行化器。解压缩器631从测试引脚641到648接收八个测试图案数据流且将其提供到扫描链。压缩器632接着接收所捕获的测试结果数据，且当测试引脚641到648由状态机650配置为输出缓冲器时，将八个数据流提供到测试引脚641到648，如上文更详细地描述。
图7是说明集成电路中的扫描链的非重叠操作的流程图。如上文关于图1到6更详细地描述，遍及集成电路形成702扫描链。
使用并行操作的一组输入/输出(I/O)引脚在集成电路上的测试端口处从外部测试器(例如，参考图1的测试器110)接收704用于扫描链的测试图案。在各个实施例中，例如，可存在四个扫描数据引脚，例如关于图3的IO引脚341到344、关于图6的八个IO引脚641到648，或更少或更多引脚。
使用以第一速率操作的移位时钟将测试图案扫描706到扫描链中。可提供解串行化器以将外部测试引脚上接收到的测试图案流划分为额外流。举例来说，4:8解串行化器(例如解串行化器360)可从在四个输入缓冲器341到344上接收的四个流中产生八个测试图案数据流。
将测试图案提供708到耦合到扫描链的组合逻辑电路，例如参考图1的组合逻辑108。
在扫描链中捕获710来自组合逻辑的对测试图案的响应图案。如上所述，可执行一或多个时钟循环以识别例如“停留”问题或速度相关问题。
使用以比第一速率慢的第二速率操作的移位时钟从扫描链扫描712响应图案。举例来说，在图3中说明的实例中，扫描输入速率是50MHz，而扫描输出速率是15MHz。
使用并行操作的相同组的I/O引脚将响应图案提供714到外部测试器。以此方式，可使用所有测试扫描引脚移入测试图案，且可使用所有测试扫描引脚移出响应图案。
本文中所述的非重叠方案允许完全共享分配到IC上的测试端口的所有数据扫描引脚，而无需来自外部测试器的任何双向控制。加载测试图案及卸载所捕获测试结果的速率是独立的，且可基于输入缓冲器及输出缓冲器的能力而选择。不需要具有时钟循环的额外控制信号触发。
非重叠方案可经缩放以结合少到最多两个数据引脚使用，然而，许多数据引脚也是可用的。
重叠方案可与用于半导体处理的当前自动测试设备(ATE)兼容。
其它实施例
虽然已参考说明性实施例描述了本发明，但是所述描述不旨在以限制意义解释。所属领域的技术人员在参考此描述之后将明白本发明的各个其它实施例。举例来说，虽然“触发器”是用于描述扫描链的元件，但是各种类型的状态保存电路也可用作扫描链中的元件。举例来说，以下类型的触发器是典型的：D类型、JK、RS、T(触发)等。
虽然逻辑108在本文中被描述为“组合的”，但是在各个实施例中，逻辑108内也可包含各种锁存器、寄存器或其它状态保存电路。
遍及描述及权利要求书使用某些术语以指代特定系统组件。所属领域的技术人员将明白，数字系统中的组件可由不同名称提及及/或可以本文中未展示的方式组合，而不脱离所述功能性。本文献并不希望区分名称不同但功能相同的组件。在下文论述及权利要求书中，术语“包含”及“包括”是以开放式方式使用，且因此应被解释为意味着“包含但不限于…”。并且，术语“耦合”及其衍生物旨在意指间接、直接、光学及/或无线电连接。因此，如果第一装置耦合到第二装置，那么可通过直接电连接、通过经由其它装置及连接进行的间接电连接、通过光学电连接及/或通过无线电连接来进行所述连接。
虽然方法步骤在本文中是以连续方式呈现及描述，但是所示且所述的步骤中的一或多者可省略、重复、同时执行及/或以不同于图中所示及/或本文中所述的次序的次序执行。因此，本发明的实施例不应被视为限于图中所示及/或本文中所述的步骤的特定次序。
因此，预期所附权利要求书将涵盖落在本发明的真实范围及精神内的实施例的任何此类修改。

Claims (7)

1.一种测试集成电路的方法，所述方法包括：
遍及所述集成电路形成扫描链；
使用并行操作的一组输入/输出I/O引脚在所述集成电路上的测试端口处从外部测试器接收用于所述扫描链的测试图案；
使用以第一速率操作的移位时钟将测试图案扫描到所述扫描链中；
将所述测试图案提供到耦合到所述扫描链的组合逻辑电路；
在所述扫描链中捕获来自所述组合逻辑的对所述测试图案的响应图案；
使用以比所述第一速率慢的第二速率操作的移位时钟从所述扫描链扫描所述响应图案；及
使用并行操作的所述相同组的I/O引脚将所述响应图案提供到所述外部测试器。
2.根据权利要求1所述的方法，其进一步包含：
由所述IC内的逻辑电路检测所述测试图案中的模式序列；
响应于检测到所述模式序列而将所述I/O引脚从输入模式变为输出模式。
3.根据权利要求2所述的方法，其进一步包含在检测到所述模式序列之后使用所述IC内的计数电路对经定义数目的循环进行计数；及
响应于对所述经定义数目的循环进行计数而将所述I/O引脚从输出模式变为输入模式。
4.根据权利要求1所述的方法，其进一步包含将在数目为N的所述组I/O引脚上接收的所述测试图案解串行化为测试图案数据的更大数目个序列，使得在所述组I/O引脚处以高于所述第一速率的时钟速率接收所述测试图案。
5.一种集成电路，其包括：
扫描链，其可操作以从外部测试器接收同步到具有第一速率的扫描时钟的测试图案且以比所述第一速率慢的第二速率将测试结果提供到所述外部测试器；
耦合到多个输入/输出I/O引脚的多个双向缓冲器，其中每一双向缓冲器具有耦合到所述扫描链的输入的输出端口及耦合到所述扫描链的输出的输入端口；
应用程序逻辑，其包含与存储元件互连的组合逻辑，其中多个所述存储元件是经耦合以形成所述扫描链的扫描单元；及
耦合到所述多个双向缓冲器的控制逻辑，其可操作以致使所述集成电路进行以下操作：
使用并行操作的所述多个输入/输出I/O引脚在所述集成电路上的测试端口处从外部测试器接收用于所述扫描链的测试图案；
使用以所述第一速率操作的移位时钟将测试图案扫描到所述扫描链中；
将所述测试图案提供到耦合到所述扫描链的组合逻辑电路；
在所述扫描链中捕获来自所述组合逻辑的对所述测试图案的响应图案；
使用以比所述第一速率慢的所述第二速率操作的移位时钟从所述扫描链扫描所述响应图案；及
使用并行操作的所述相同的多个I/O引脚将所述响应图案提供到所述外部测试器。
6.根据权利要求5所述的集成电路，其中所述控制逻辑包含图案逻辑，所述图案逻辑可操作以检测所述测试图案中的模式序列且响应于检测到所述模式序列而将所述多个I/O引脚从输入模式变为输出模式。
7.根据权利要求5所述的集成电路，其中所述控制逻辑包含计数逻辑，所述计数逻辑可操作以在检测到所述模式序列之后对经定义数目的循环进行计数且响应于对所述经定义数目的循环数目进行计数而将所述I/O引脚从输出模式变为输入模式。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI681200B (zh) * 2018-10-19 2020-01-01 瑞昱半導體股份有限公司 晶片
CN110954808A (zh) * 2018-09-26 2020-04-03 恩智浦有限公司 具有模拟测试总线的有限引脚测试接口
CN111103531A (zh) * 2018-10-26 2020-05-05 瑞昱半导体股份有限公司 芯片
CN112863588A (zh) * 2019-11-26 2021-05-28 华邦电子股份有限公司 平行测试装置
CN113097198A (zh) * 2019-12-23 2021-07-09 爱思开海力士有限公司 层叠式半导体器件及其测试方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10088525B2 (en) * 2016-02-11 2018-10-02 Texas Instruments Incorporated Non-interleaved scan operation for achieving higher scan throughput in presence of slower scan outputs
US10060979B2 (en) 2016-08-02 2018-08-28 Texas Instruments Incorporated Generating multiple pseudo static control signals using on-chip JTAG state machine
US11041906B2 (en) * 2019-04-19 2021-06-22 Siemens Industry Software Inc. Optimized scan chain diagnostic pattern generation for reversible scan architecture
US10746797B1 (en) * 2019-04-22 2020-08-18 Texas Instruments Incorporated Dynamically protective scan data control
US11073557B2 (en) * 2019-05-08 2021-07-27 Texas Instruments Incorporated Phase controlled codec block scan of a partitioned circuit device
JP2021038982A (ja) * 2019-09-02 2021-03-11 株式会社東芝 半導体装置
US11181579B2 (en) * 2019-10-21 2021-11-23 Advanced Micro Devices, Inc. Performing scan data transfer inside multi-die package with SERDES functionality

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1519575A (zh) * 2003-01-30 2004-08-11 ������������ʽ���� 测试电路、集成电路及测试方法
US20070168800A1 (en) * 2005-12-19 2007-07-19 Texas Instruments Incorporated Sequential Scan Technique Providing Enhanced Fault Coverage in an Integrated Circuit
CN101258417A (zh) * 2005-09-08 2008-09-03 Nxp股份有限公司 扫描测试方法
CN101369000A (zh) * 2008-09-12 2009-02-18 北京中星微电子有限公司 一种数字芯片测试方法和测试系统
US20090132879A1 (en) * 2007-11-19 2009-05-21 Qualcomm, Incorporated Multiplexing of scan inputs and scan outputs on test pins for testing of an integrated circuit
US20110320999A1 (en) * 2006-07-21 2011-12-29 Mentor Graphics Corporation Decompressors for low power decompression of test patterns
CN102576050A (zh) * 2009-10-23 2012-07-11 德克萨斯仪器股份有限公司 具有分区扫描链的集成电路的扫描测试中的增强控制
CN103854703A (zh) * 2012-11-30 2014-06-11 慧荣科技股份有限公司 待测装置、测试器及用于测试待测装置的方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US189452A (en) * 1877-04-10 Improvement in steam-radiators
US5526365A (en) 1993-07-30 1996-06-11 Texas Instruments Incorporated Method and apparatus for streamlined testing of electrical circuits
US6694467B2 (en) * 1999-06-24 2004-02-17 Texas Instruments Incorporated Low power testing of very large circuits
DE60108993T2 (de) * 2000-03-09 2005-07-21 Texas Instruments Inc., Dallas Anpassung von "Scan-BIST"-Architekturen für einen Betrieb mit niedrigem Verbrauch
US6769080B2 (en) * 2000-03-09 2004-07-27 Texas Instruments Incorporated Scan circuit low power adapter with counter
JP2003157228A (ja) * 2001-11-20 2003-05-30 Fujitsu Ltd データ転送回路
US7487419B2 (en) * 2005-06-15 2009-02-03 Nilanjan Mukherjee Reduced-pin-count-testing architectures for applying test patterns
CN100565597C (zh) 2007-11-16 2009-12-02 北京飞天诚信科技有限公司 一种自助充值的系统和方法
US8418008B2 (en) * 2008-12-18 2013-04-09 Lsi Corporation Test technique to apply a variable scan clock including a scan clock modifier on an integrated circuit
US9291676B2 (en) * 2013-02-21 2016-03-22 Advanced Micro Devices, Inc. Scan warmup scheme for mitigating di/dt during scan test
TWI493206B (zh) * 2013-07-30 2015-07-21 Ind Tech Res Inst 積體電路裝置及串列式壓縮掃描訊號產生裝置之測試存取埠狀態機的控制方法
US9766686B2 (en) * 2014-01-14 2017-09-19 Cisco Technology, Inc. Dynamically adjusting data processing speed based on buffer utilization
US10088525B2 (en) * 2016-02-11 2018-10-02 Texas Instruments Incorporated Non-interleaved scan operation for achieving higher scan throughput in presence of slower scan outputs

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1519575A (zh) * 2003-01-30 2004-08-11 ������������ʽ���� 测试电路、集成电路及测试方法
CN101258417A (zh) * 2005-09-08 2008-09-03 Nxp股份有限公司 扫描测试方法
US20070168800A1 (en) * 2005-12-19 2007-07-19 Texas Instruments Incorporated Sequential Scan Technique Providing Enhanced Fault Coverage in an Integrated Circuit
US20110320999A1 (en) * 2006-07-21 2011-12-29 Mentor Graphics Corporation Decompressors for low power decompression of test patterns
US20090132879A1 (en) * 2007-11-19 2009-05-21 Qualcomm, Incorporated Multiplexing of scan inputs and scan outputs on test pins for testing of an integrated circuit
CN101369000A (zh) * 2008-09-12 2009-02-18 北京中星微电子有限公司 一种数字芯片测试方法和测试系统
CN102576050A (zh) * 2009-10-23 2012-07-11 德克萨斯仪器股份有限公司 具有分区扫描链的集成电路的扫描测试中的增强控制
CN103854703A (zh) * 2012-11-30 2014-06-11 慧荣科技股份有限公司 待测装置、测试器及用于测试待测装置的方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110954808A (zh) * 2018-09-26 2020-04-03 恩智浦有限公司 具有模拟测试总线的有限引脚测试接口
TWI681200B (zh) * 2018-10-19 2020-01-01 瑞昱半導體股份有限公司 晶片
US10698029B2 (en) 2018-10-19 2020-06-30 Realtek Semiconductor Corp. Chip
CN111103531A (zh) * 2018-10-26 2020-05-05 瑞昱半导体股份有限公司 芯片
CN111103531B (zh) * 2018-10-26 2022-11-01 瑞昱半导体股份有限公司 芯片
CN112863588A (zh) * 2019-11-26 2021-05-28 华邦电子股份有限公司 平行测试装置
CN113097198A (zh) * 2019-12-23 2021-07-09 爱思开海力士有限公司 层叠式半导体器件及其测试方法
CN113097198B (zh) * 2019-12-23 2024-04-05 爱思开海力士有限公司 层叠式半导体器件及其测试方法

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US20180372798A1 (en) 2018-12-27
US10877093B2 (en) 2020-12-29
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