TWI493206B - 積體電路裝置及串列式壓縮掃描訊號產生裝置之測試存取埠狀態機的控制方法 - Google Patents

積體電路裝置及串列式壓縮掃描訊號產生裝置之測試存取埠狀態機的控制方法 Download PDF

Info

Publication number
TWI493206B
TWI493206B TW102127222A TW102127222A TWI493206B TW I493206 B TWI493206 B TW I493206B TW 102127222 A TW102127222 A TW 102127222A TW 102127222 A TW102127222 A TW 102127222A TW I493206 B TWI493206 B TW I493206B
Authority
TW
Taiwan
Prior art keywords
state
test
signal
enable signal
data register
Prior art date
Application number
TW102127222A
Other languages
English (en)
Other versions
TW201504651A (zh
Inventor
Chen An Chen
Yee Wen Chen
Ming Hsueh Wu
Kun Lun Luo
Original Assignee
Ind Tech Res Inst
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ind Tech Res Inst filed Critical Ind Tech Res Inst
Priority to TW102127222A priority Critical patent/TWI493206B/zh
Priority to US14/446,342 priority patent/US9459319B2/en
Publication of TW201504651A publication Critical patent/TW201504651A/zh
Application granted granted Critical
Publication of TWI493206B publication Critical patent/TWI493206B/zh

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318552—Clock circuits details
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31725—Timing aspects, e.g. clock distribution, skew, propagation delay
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3177—Testing of logic operation, e.g. by logic analysers
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318544—Scanning methods, algorithms and patterns

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)

Description

積體電路裝置及串列式壓縮掃描訊號產生裝置之測試存取埠狀態機的控制方法
本揭露係有關於一種測試方法，且特別有關於一種串列式壓縮掃描訊號產生裝置、積體電路以及測試方法。
隨著電路設計越趨複雜，越多的電晶體被實現在單一晶片中，於是執行掃描測試所需要的時間也就越來越長，進而增加了測試成本。因此，使用有限的測試輸入與輸出卻能大幅增加掃描鏈(scan chain)數量的串列式壓縮掃描測試架構(serialized compressed scan architecture，SCSA)，在積體電路的可測試性電路設計(design for testability，DFT)已廣泛被使用；增加掃描鏈數量可以減少掃描鏈電路的長度而降低測試時間，並且利用測試資料壓縮電路可以減少測試資料量，進而降低測試成本。另外，積體電路的測試整合電路開發已廣泛地應用符合標準測試介面的電路設計；然而，非標準測試介面的串列式壓縮掃描測試架構，不容易直接進行積體電路的測試整合。
本揭露提供一種積體電路裝置，用以產生串列式壓縮掃描電路所需要的輸入控制訊號。上述積體電路裝置包括：一時脈輸入埠，用以接收週期性振盪之一時脈輸入訊號；一狀態致能匯流排，用以接收至少一狀態致能訊號；一控制訊號產生元件，接收該狀態致能匯流排之該狀態致 能訊號與該時脈輸入訊號，以輸出一位移致能訊號、一擷取致能訊號與一選通訊號；以及，一時脈閘控元件，該時脈閘控元件電性連接至該控制訊號產生元件以接收該位移致能訊號、該擷取致能訊號與該選通訊號。當該位移致能訊號被致能時，該時脈閘控元件將該時脈輸入訊號作為一串列式掃描時脈訊號。當該選通訊號或該擷取致能訊號被致能時，該時脈閘控元件將該時脈輸入訊號作為一掃描時脈訊號。
再者，本揭露提供一種控制方法，適用於一串列式壓縮掃描訊號產生裝置之一測試存取埠有限狀態機。載入一串列式壓縮掃描測試指令至一測試存取埠控制器之一指令暫存器。藉由一串列式壓縮掃描裝置之一解串器，序向輸入一壓縮測試資料，並且藉由該串列式壓縮掃描裝置之一串聯器，序向輸出一壓縮測試結果。轉換該測試存取埠有限狀態機至一位移-資料暫存器狀態或一暫停-資料暫存器狀態，使得該壓縮測試資料序向輸入至該串列式壓縮掃描裝置之該解串器，並且由該串列式壓縮掃描裝置之該串聯器序向輸出該壓縮測試結果。轉換該測試存取埠有限狀態機至一離開1-資料暫存器狀態或一離開2-資料暫存器狀態，使得該串列式壓縮掃描裝置之一解壓縮器輸出一測試資料至該串列式壓縮掃描裝置之複數掃描鏈電路，做為該等掃描鏈電路之輸入，以及一下一壓縮測試資料序向輸入至該串列式壓縮掃描裝置之該解串器，其中該串列式壓縮掃描裝置之該串聯器序向輸出該壓縮測試結果。轉換該測 試存取埠有限狀態機至一擷取-資料暫存器狀態，以擷取一測試結果至該串列式壓縮掃描裝置之該等掃描鏈電路。
再者，本揭露提供另一種控制方法，適用於一串列式壓縮掃描訊號產生裝置之一測試存取埠有限狀態機。載入一串列式壓縮掃描測試指令至一測試存取埠之一指令暫存器。藉由一串列式壓縮掃描裝置之一解串器，序向輸入一壓縮測試資料，並且藉由該串列式壓縮掃描裝置之一串聯器，序向輸出一壓縮測試結果。轉換該測試存取埠有限狀態機至一位移-資料暫存器狀態，使得該串列式壓縮掃描裝置之一解壓縮器輸出一測試資料至該串列式壓縮掃描裝置之複數掃描鏈電路，做為該等掃描鏈電路之輸入，其中該壓縮測試資料序向輸入至該串列式壓縮掃描裝置之該解串器，並且由該串列式壓縮掃描裝置之該串聯器序向輸出該壓縮測試結果。轉換該測試存取埠有限狀態機至一擷取-資料暫存器狀態，以擷取一測試結果至該串列式壓縮掃描裝置之該等掃描鏈電路。
再者，本揭露提供另一種控制方法，適用於一串列式壓縮掃描訊號產生裝置之一測試存取埠有限狀態機。載入一串列式壓縮掃描測試指令至一測試存取埠之一指令暫存器。藉由一串列式壓縮掃描裝置之一解串器，序向輸入一壓縮測試資料，並且藉由該串列式壓縮掃描裝置之一串聯器，序向輸出一壓縮測試結果。轉換該測試存取埠有限狀態機至一暫停-資料暫存器狀態，使得該串列式壓縮掃描裝置之該解壓縮器輸出一測試資料至該串列式壓縮掃描裝置 之複數掃描鏈電路，做為該等掃描鏈電路之輸入，其中該壓縮測試資料序向輸入至該串列式壓縮掃描裝置之該解串器，並且由該串列式壓縮掃描裝置之該串聯器序向輸出該壓縮測試結果。轉換該測試存取埠有限狀態機至一擷取-資料暫存器狀態，以擷取一測試結果至該串列式壓縮掃描裝置之該等掃描鏈電路。
再者，本揭露提供另一種控制方法，適用於一串列式壓縮掃描訊號產生裝置之一測試存取埠有限狀態機。載入一串列式壓縮掃描測試指令至一測試存取埠之一指令暫存器。藉由一串列式壓縮掃描裝置之一解串器，序向輸入一壓縮測試資料，並且藉由該串列式壓縮掃描裝置之一串聯器，序向輸出一壓縮測試結果。轉換該測試存取埠有限狀態機至一位移-資料暫存器狀態或一暫停-資料暫存器狀態，使得該串列式壓縮掃描裝置之一解壓縮器輸出一測試資料至該串列式壓縮掃描裝置之複數掃描鏈電路，做為該等掃描鏈電路之輸入，其中該壓縮測試資料序向輸入至該串列式壓縮掃描裝置之該解串器，並且由該串列式壓縮掃描裝置之該串聯器序向輸出該壓縮測試結果。轉換該測試存取埠有限狀態機至一離開1-資料暫存器狀態或該離開2-資料暫存器狀態，以擷取一測試結果至該串列式壓縮掃描裝置之該等掃描鏈電路。
再者，本揭露提供另一種積體電路裝置，用以產生串列式壓縮掃描電路所需要的輸入控制訊號。上述積體電路裝置包括：一時脈輸入埠，用以接收週期性振盪之一時脈 輸入訊號；一測試模式選擇訊號；一狀態致能匯流排，用以接收至少一狀態致能訊號；一控制訊號產生元件，接收該測試模式選擇訊號、該狀態匯流排之該狀態致能訊號與該時脈輸入訊號，用以產生一位移致能訊號、一擷取致能訊號與一選通訊號；以及一時脈閘控元件，該時脈閘控元件接收該位移致能訊號、該擷取致能訊號與該選通訊號。當該位移致能訊號被致能時，該時脈閘控元件將該時脈輸入訊號作為一串列式掃描時脈訊號。當該選通訊號或該擷取致能訊號被致能時，該時脈閘控元件將該時脈輸入訊號作為一掃描時脈訊號。
再者，本揭露提供另一種控制方法，適用於一串列式壓縮掃描訊號產生裝置之一測試存取埠有限狀態機。載入一串列式壓縮掃描測試指令至一測試存取埠之一指令暫存器。當該測試存取埠有限狀態機轉換至一位移-資料暫存器狀態、一暫停-資料暫存器狀態、一離開1-資料暫存器狀態或一離開2-資料暫存器狀態時，則藉由一串列式壓縮掃描裝置之一解串器，序向輸入一壓縮測試資料，並且藉由該串列式壓縮掃描裝置之一串聯器，序向輸出一壓縮測試結果。當該測試存取埠有限狀態機從該離開1-資料暫存器狀態轉換至該暫停-資料暫存器狀態時，則該串列式壓縮掃描裝置之一解壓縮器輸出一測試資料至該串列式壓縮掃描裝置之複數掃描鏈電路，做為該等掃描鏈電路之輸入。
為讓本揭露之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉出實施例，並配合所附圖式，作詳細說明如下：第1圖係顯示根據本揭露一實施例所述之積體電路100。積體電路100包括串列式壓縮掃描電路110、串列式壓縮掃描訊號產生裝置120、測試存取埠狀態機130、多工器140以及測試存取埠150。積體電路100經由測試存取埠150耦接於一測試裝置(未顯示)，用以接收來自測試裝置之測試資料輸入訊號TDI、測試時脈訊號TCK、測試模式選擇訊號TMS與選擇性測試重置訊號TRST，並提供測試資料輸出訊號TDO給測試裝置。測試存取埠狀態機130為有限狀態機(Finite State Machine，FSM)，並耦接於測試存取埠150以及串列式壓縮掃描訊號產生裝置120之間。測試存取埠狀態機130可以是IEEE 1149.1標準中測試存取埠控制器中所設計之具有複數狀態值的有限狀態機，其中儲存在狀態暫存器中的狀態值係代表此有限狀態機的狀態。來自測試裝置之一串列式壓縮掃描測試指令會載入至測試存取埠控制器之指令暫存器(instruction register)。測試存取埠狀態機130可根據測試時脈訊號TCK、測試模式選擇訊號TMS與選擇性測試重置訊號TRST的控制，改變狀態機的狀態。當測試存取埠狀態機130於每一不同的狀態下，可產生對應之一狀態致能(State Enable)訊號，以顯示測試存取埠狀態機130的狀態，其中測試存取埠狀態機130所產生的狀態致能訊號構成狀態致能匯流排State_Enable_Bus而傳送至串列式壓縮掃描訊號產生裝置120。串列式壓縮掃描訊號產生裝置120根據來自測試存取埠150的測試時脈訊號TCK、選擇性測試重置訊號TRST以及測試模式選擇訊號TMS以及來自測試存取埠狀態機130的狀態致能匯流排State_Enable_Bus的狀態致能訊號，而產生掃描時脈(Scan Clock)訊號SC、位移致能(Shift Enable)訊號SE、選通(Strobe)訊號Strobe以及串列式掃描時脈(Serialized Scan Clock)訊號SSC至串列式壓縮掃描電路110。此外，來自測試存取埠150的測試資料輸入訊號TDI可耦接至串列式壓縮掃描電路110以作為串列式掃描資料輸入(Serialized Scan Data Input)訊號SSI，而來自串列式壓縮掃描電路110的串列式掃描資料輸出(Serialized Scan Data Output)訊號SSO可傳送至多工器140。多工器140可根據選擇訊號SEL而選擇將串列式掃描資料輸出訊號SSO或其他測試結果資料傳送至測試存取埠150以作為測試資料輸出訊號TDO。在另一實施例中，串列式壓縮掃描電路110可為一串列式壓縮掃描裝置。
在第1圖中，串到式壓縮掃描電路110包括解串器(Deserializer)112、解壓縮器(Decompressor)114、並列式掃描鏈的待測電路(circuit under test with parallel scan chains)116、壓縮器(compressor)115以及串聯器 (Serializer)113，其中解串器112可當作一種串列對並列轉換器(serial to parallel converter)，而串聯器113可當作一種並列對串列轉換器(parallel to serial converter)。解串器112根據來自串列式壓縮掃描訊號產生裝置120的串列式掃描時脈訊號SSC，將序向輸入(即以串列方式輸入)之串列式掃描資料輸入訊號SSI轉換成具有複數位元之資料D1。在一實施例中，串列式掃描資料輸入訊號SSI可為壓縮測試資料。解壓縮器114對資料D1進行解壓縮，以產生複數資料D2。待測電路116包括並列式掃描鏈(parallel scan chain，PSC)電路117，其中當在進行掃描測試時，每一掃描鏈電路117會根據來自串列式壓縮掃描訊號產生裝置120的掃描時脈訊號SC以及位移致能訊號SE來接收資料D2，而在進行掃描測試後產生資料D3，並列式複數掃描鏈電路117的操作為常見的數位積體電路掃描測試方法。舉例來說，相應於每一掃描時脈訊號SC，每一掃描鏈電路117會接收一位元之資料D2，即掃描鏈掃描位移一位元。壓縮器115會對來自待測電路116之複數位元資料D3進行壓縮，而產生具有複數位元之資料D4。在一實施例中，資料D3可為測試結果，資料D4可為壓縮測試結果。接著，串聯器113會根據來自串列式壓縮掃描訊號產生裝置120產生的的串列式掃描時脈訊號SSC以及選通訊號Strobe，將複數位元資料D4轉換成串列式掃描資料輸出訊號SSO。於是，測試裝置便透過測試資料輸出訊號TDO來判斷與其耦接的串列式掃描資料輸出訊號5SO來判 斷待測電路116是否正常。
第2圖係顯示根據本揭露一實施例所述之第1圖中測試存取埠狀態機130之狀態圖，其中測試存取埠狀態機130符合IEEE 1149.1所規範。測試存取埠狀態機130可根據來自測試存取埠150的測試模式選擇訊號TMS而改變其狀態值。一般而言，標準的測試存取埠狀態機是由4位元的狀態暫存器所組成，其中狀態暫存器的邏輯值代表了測試存取埠狀態機的目前狀態。首先，根據測試模式選擇訊號TMS，測試邏輯重置(Test Logic Reset)狀態S202可繼續維持在其狀態(TMS=1)或是進入執行測試/閒置(Run-Test/Idle)狀態S204(TMS=0)。在測試邏輯重置狀態S202與執行測試/閒置狀態S204下，所有測試資料暫存器(例如，旁路暫存器(bypass register)、邊際掃描暫存器(boundary scan register)、使用者自訂暫存器(user-defined data register))都不會動作。接著，當測試模式選擇訊號TMS為高邏輯位準時(TMS=1)，測試存取埠狀態機130會從執行測試/閒置狀態S204進入選擇-資料暫存器-掃描(Select-DR-Scan)狀態S206。否則，測試存取埠狀態機130會繼續維持在執行測試/閒置狀態S204。接著，當測試模式選擇訊號TMS為低邏輯位準時(TMS=0)，測試存取埠狀態機130會從選擇-資料暫存器-掃描狀態S206進入擷取-資料暫存器狀態S208，並透過狀態致能匯流排State_Enable_Bus提供擷取-資料暫存器狀態致能訊號Capture-DR至串列式壓縮掃描訊號產生裝置120。接著， 當測試模式選擇訊號TMS為低邏輯位準時，測試存取埠狀態機130會從擷取-資料暫存器狀態S208進入位移-資料暫存器狀態S210，並透過狀態致能匯流排(State_Enable_Bus)提供位移-資料暫存器狀態致能訊號Shift-DR至串列式壓縮掃描訊號產生裝置120。否則，測試存取埠狀態機130會從擷取-資料暫存器狀態S208進入離開1-資料暫存器狀態S212，並透過狀態致能匯流排(State_Enable_Bus)提供離開1-資料暫存器狀態致能訊號Exit1-DR至串列式壓縮掃描訊號產生裝置120。當測試存取埠狀態機130為位移-資料暫存器狀態S210時，若測試模式選擇訊號TMS為低邏輯位準時，則測試存取埠狀態機130會繼續維持在位移-資料暫存器狀態S210。否則，測試存取埠狀態機130會從位移-資料暫存器狀態S210進入離開1-資料暫存器狀態S212(TMS=1)。當測試存取埠狀態機130為離開1-資料暫存器狀態S212時，若測試模式選擇訊號TMS為低邏輯位準時，則測試存取埠狀態機130會從離開1-資料暫存器狀態S212進入暫停-資料暫存器狀態S214，並透過狀態致能匯流排(State_Enable_Bus)提供暫停-資料暫存器狀態致能訊號Pause-DR至串列式壓縮掃描訊號產生裝置120。否則，測試存取埠狀態機130會從離開1-資料暫存器狀態S212進入更新-資料暫存器狀態S218(TMS=1)。當測試存取埠狀態機130為暫停-資料暫存器狀態S214時，若測試模式選擇訊號TMS為低邏輯位準時，則測試存取埠狀態機130會繼續維持在暫停-資料暫存器狀態S214。否則，測 試存取埠狀態機130會從暫停-資料暫存器狀態S214進入離開2-資料暫存器狀態S216(TMS=1)，並透過狀態致能匯流排(State_Enable_Bus)提供離開2-資料暫存器狀態致能訊號Exit2-DR至串列式壓縮掃描訊號產生裝置120。接著，當測試模式選擇訊號TMS為低邏輯位準時，測試存取埠狀態機130會從離開2-資料暫存器狀態S216回到位移-資料暫存器狀態S210。否則，測試存取埠狀態機130會從離開2-資料暫存器狀態S216進入更新-資料暫存器狀態S218(TMS=1)。接著，當測試模式選擇訊號TMS為低邏輯位準，測試存取埠狀態機130會從更新-資料暫存器狀態S218回到執行測試/閒置狀態S204。否則，測試存取埠狀態機130會從更新-資料暫存器狀態S218回到選擇-資料暫存器-掃描狀態S206(TMS=1)。此外，當測試存取埠狀態機130在選擇-資料暫存器-掃描狀態S206且測試模式選擇訊號TMS為高邏輯位準時(TMS=1)，測試存取埠狀態機130會從選擇-資料暫存器-掃描狀態S206進入選擇-指令暫存器-掃描(Select-IR-Scan)狀態S256。接著，當測試模式選擇訊號TMS為高邏輯位準時，測試存取埠狀態機130會從選擇-指令暫存器-掃描狀態S256回到測試邏輯重置狀態S202。反之，當測試模式選擇訊號TMS為低邏輯位準時，測試存取埠狀態機130會從選擇-指令暫存器-掃描狀態S256進入擷取-指令暫存器(Capture-IR)狀態S258。接著，當測試模式選擇訊號TMS為低邏輯位準時，測試存取埠狀態機130會從擷取-指令暫存器狀態S258進 入位移-指令暫存器(Shift-IR)狀態S260。否則，測試存取埠狀態機130會從擷取-指令暫存器狀態S258進入離開1-指令暫存器(Exit1-IR)狀態S262(TMS=1)。當測試存取埠狀態機130為位移-指令暫存器狀態S260時，若測試模式選擇訊號TMS為低邏輯位準時，則測試存取埠狀態機130會繼續維持在位移-指令暫存器狀態S260。否則，測試存取埠狀態機130會從位移-指令暫存器狀態S260進入離開1-指令暫存器狀態S262(TMS=1)。當測試存取埠狀態機130為離開1-指令暫存器狀態S262時，若測試模式選擇訊號TMS為低邏輯位準時，則測試存取埠狀態機130會從離開1-指令暫存器狀態S262進入暫停-指令暫存器(Pause-IR)狀態S264。否則，測試存取埠狀態機130會從離開1-指令暫存器狀態S262進入更新-指令暫存器(Update-IR)狀態S268(TMS=1)。當測試存取埠狀態機130為暫停-指令暫存器狀態S264時，若測試模式選擇訊號TMS為低邏輯位準時，則測試存取埠狀態機130會繼續維持在暫停-指令暫存器狀態S264。否則，測試存取埠狀態機130會從暫停-指令暫存器狀態S264進入離開2-指令暫存器(Exit2-IR)狀態S266(TMS=1)。接著，當測試模式選擇訊號TMS為低邏輯位準時，測試存取埠狀態機130會從離開2-指令暫存器狀態S266回到位移-指令暫存器狀態S260。否則，測試存取埠狀態機130會從離開2-指令暫存器狀態S266進入更新-指令暫存器狀態S268(TMS=1)。接著，當測試模式選擇訊號TMS為低邏輯位準，測試存取 埠狀態機130會從更新-指令暫存器狀態S268回到執行測試/閒置狀態S204。否則，測試存取埠狀態機130會從更新-指令暫存器狀態S268回到選擇-指令暫存器-掃描狀態S256(TMS=1)。
第3圖係顯示根據本揭露一實施例所述之串列式壓縮掃描訊號產生裝置300。串列式壓縮掃描訊號產生裝置300包括控制訊號產生元件310、掃描時脈閘控(clock gating)元件320以及選擇器330。控制訊號產生元件310可根據測試時脈訊號TCK、選擇性測試重置訊號TRST以及來自測試存取埠狀態機(例如第1圖之測試存取埠狀態機130)的狀態致能匯流排(State_Enable_Bus)而產生致能訊號Shift_en、選通訊號Strobe以及擷取致能訊號Capture_en。接著，時脈閘控元件320為邏輯電路，其可根據致能訊號Shift_en、選通訊號Strobe、擷取致能訊號Capture_en以及測試時脈訊號TCK而產生串列式掃描時脈訊號SSC以及掃描時脈訊號SC。接著，選擇器330可根據選擇信號SEL而選擇性地提供致能訊號Shift_en或是選通訊號Strobe來作為位移致能訊號SE。因此，根據狀態致能匯流排(State_Enable_Bus)上的狀態致能訊號、選擇性測試重置訊號TRST以及測試時脈訊號TCK，串列式壓縮掃描訊號產生裝置300可產生串列式掃描時脈訊號SSC、位移致能訊號SE、選通訊號Strobe以及掃描時脈訊號SC。
第4圖係顯示根據本揭露另一實施例所述之串列式壓縮掃描訊號產生裝置400。串列式壓縮掃描訊號產生裝置 400包括控制訊號產生元件410、時脈閘控元件420以及選擇器430。控制訊號產生元件410包括或閘(OR gate)411與412以及正反器413-415。在此實施例中，正反器413-415為負緣觸發暫存器。或閘412會根據訊號狀態致能匯流排State_Enable_Bus上的離開1-資料暫存器狀態致能訊號以及離開2-資料暫存器狀態致能訊號而產生訊號S2至正反器414。當測試時脈訊號TCK的負緣觸發時，正反器414會根據訊號S2而產生選通訊號Strobe至時脈閘控元件420。此外，或閘411根據訊號S2以及狀態致能匯流排(State_Enable_Bus)上的位移-資料暫存器狀態致能訊號以及暫停-資料暫存器狀態致能訊號而產生訊號S1至正反器413。當測試時脈訊號TCK的負緣觸發時，正反器413會根據訊號S1而產生致能訊號Shift_en至時脈閘控元件420與選擇器430。再者，當測試時脈訊號TCK的負緣觸發時，正反器415會根據狀態致能匯流排State_Enable_Bus上的擷取-資料暫存器狀態致能訊號而產生擷取致能訊號Capture_en至時脈閘控元件420。在第4圖中，時脈閘控元件420包括或閘421、及閘(AND gate)422與及閘423。或閘421會根據選通訊號Strobe以及擷取致能訊號Capture_en而產生訊號S3。及閘422會根據測試時脈訊號TCK以及訊號S3而產生掃描時脈訊號SC。及閘423會根據測試時脈訊號TCK以及致能訊號Shift_en而產生串列式掃描時脈訊號SSC。選擇器430可根據選擇信號SEL而選擇性地提供致能訊號Shift_en或是選通訊號Strobe來作為 位移致能訊號SE。在此實施例中，選擇器430為多工器(multiplexer,MUX)。在另一實施例中，選擇性測試重置訊號TRST可對正反器413-415進行重置。
第5圖係顯示根據本揭露一實施例所述使用第4圖之串列式壓縮掃描訊號產生裝置400以一特定方式對第1圖之串列式壓縮掃描電路110執行掃描鏈測試的訊號波形圖。在第5圖中，標號510係表示符合IEEE 1149.1介面標準之測試時脈訊號TCK、測試模式選擇訊號TMS以及測試存取埠狀態機的狀態值TSM，其中測試存取埠狀態機(例如第1圖之測試存取埠狀態機130)的狀態值TSM的變化係依照第2圖中的一第一方式。此外，標號520係表示符合掃描壓縮介面標準之串列式掃描時脈訊號SSC、選通訊號Strobe、掃描時脈訊號SC與位移致能訊號SE。同時參考第4圖與第5圖，在此實施例中，選擇器430係根據選擇信號SEL而提供致能訊號Shift_en來作為位移致能訊號SE。首先，狀態值TSM會依序由測試邏輯重置狀態S202、執行測試/閒置狀態S204、選擇-資料暫存器-掃描狀態S206，接著進入選擇-指令暫存器-掃描狀態S256，待完成測試存取埠控制器中指令暫存器的指令的設定後，接著回到選擇-資料暫存器-掃描狀態S206而進入擷取-資料暫存器狀態S208。當狀態值TSM為擷取-資料暫存器狀態S208時，測試存取埠狀態機會經由狀態致能匯流排State_Enable_Bus致能擷取-資料暫存器狀態致能訊號至正反器415，以便產生掃描時脈訊號SC。接著，狀態值TSM 會從擷取-資料暫存器狀態S208進入位移-資料暫存器狀態S210。當狀態值TSM為位移-資料暫存器狀態S210時，測試存取埠狀態機會經由狀態致能匯流排State_Enable_Bus致能位移-資料暫存器狀態致能訊號，以便使位移致能訊號SE從低邏輯位準變換至高邏輯位準。此外，解壓縮器114會輸出測試資料D2至複數掃描鏈電路117，做為掃描鏈電路117之輸入，其中壓縮測試資料(例如串列式掃描資料輸入訊號SSI)會被序向輸入至解串器112，以期串聯器113會序向輸出壓縮測試結果(例如串列式掃描資料輸出訊號SSO)。接著，測試存取埠狀態機會繼續維持在位移-資料暫存器狀態S210，直到進入離開1-資料暫存器狀態S212。當狀態值TSM為離開1-資料暫存器狀態S212時，測試存取埠狀態機會經由狀態致能匯流排State_Enable_Bus致能離開1-資料暫存器狀態致能訊號至或閘412，以便產生掃描時脈訊號SC以及選通訊號Strobe。於是，解壓縮器114會輸出測試資料D2至掃描鏈電路117，以及下一個壓縮測試資料(例如串列式掃描資料輸入訊號SSI)會被序向輸入至解串器112，其中串聯器113會序向輸出該壓縮測試結果(例如串列式掃描資料輸出訊號SSO)。接著，狀態值TSM會由離開1-資料暫存器狀態S212進入至暫停-資料暫存器狀態S214或更新-資料暫存器狀態S218。當狀態值TSM為暫停-資料暫存器狀態S214時，測試存取埠狀態機會經由狀態致能匯流排State_Enable_Bus致能暫停-資料暫存器狀態致能訊號，以 便使位移致能訊號SE維持在高邏輯位準。接著，測試存取埠狀態機會繼續維持在暫停-資料暫存器狀態S214，直到進入離開2-資料暫存器狀態S216。當狀態值TSM為離開2-資料暫存器狀態S216時，測試存取埠狀態機會經由狀態致能匯流排State_Enable_Bus致能離開2-資料暫存器狀態致能訊號至或閘412，以便產生掃描時脈訊號SC以及選通訊號Strobe。於是，解壓縮器114會輸出測試資料D2至掃描鏈電路117，以及下一個壓縮測試資料(例如串列式掃描資料輸入訊號SSI)會被序向輸入至該解串器112，其中串聯器113會序向輸出該壓縮測試結果(例如串列式掃描資料輸出訊號SSO)。接著，狀態值TSM會從離開2-資料暫存器狀態S216進入位移-資料暫存器狀態S210或更新-資料暫存器狀態S218。當狀態值TSM為位移-資料暫存器狀態S210時，測試存取埠狀態機會經由狀態致能匯流排State_Enable_Bus致能位移-資料暫存器狀態致能訊號，以便使位移致能訊號SE維持在高邏輯位準。接著，測試存取埠狀態機會繼續維持在位移-資料暫存器狀態S210，直到進入離開1-資料暫存器狀態S212。當狀態值TSM為離開1-資料暫存器狀態S212時，測試存取埠狀態機會經由狀態致能匯流排State_Enable_Bus致能離開1-資料暫存器狀態致能訊號至或閘412，以便產生掃描時脈訊號SC以及選通訊號Strobe。接著，狀態值TSM由離開1-資料暫存器狀態S212或離開2-資料暫存器狀態S216變化至更新-資料暫存器狀態S218。接著，狀態值TSM由更新-資料暫存器狀態 S218進入選擇-資料暫存器-掃描狀態S206。最後，狀態值TSM由選擇-資料暫存器-掃描狀態S206變化到擷取-資料暫存器狀態S208，以將測試結果擷取至第1圖之串列式壓縮掃描電路110的並列式複數掃描鏈電路117。同樣地，當狀態值TSM由離開1-資料暫存器狀態S212或離開2-資料暫存器狀態S216變化至更新-資料暫存器狀態S218時，測試存取埠狀態機不會經由狀態致能匯流排State_Enable_Bus致能任一位移-資料暫存器狀態致能訊號、暫停-資料暫存器狀態致能訊號、離開1-資料暫存器狀態致能訊號與離開2-資料暫存器狀態致能訊號至控制訊號產生元件410。於是，位移致能訊號SE會從高邏輯位準變換至低邏輯位準。具體而言，一測試裝置透過耦接於串列式壓縮掃描訊號產生裝置400之測試存取埠(例如第1圖之測試存取埠150)，可在時間週期P1傳送串列式壓縮掃瞄指令。接著，串列式壓縮掃描訊號產生裝置400會在時間週期P2進行掃瞄位移將測試資料傳遞至第1圖之串列式壓縮掃描電路110的並列式複數掃描鏈電路117，同時傳遞出儲存於圖一串列式壓縮掃描電路110的測試結果資料。接著，在時間週期P3，待測電路的測試結果會透過擷取並儲存於第1圖之串列式壓縮掃描電路110的並列式複數掃描鏈電路117中。另外，在時間週期P2的期間，狀態值TSM可從離開2-資料暫存器狀態S216變換回至位移-資料暫存器狀態S210，持續進行掃描位移的操作，直到測試資料已完成傳遞至第1圖之串列式壓縮掃描電路110的 並列式複數掃描鏈電路117。此時，狀態值TSM從離開1-資料暫存器狀態S212或離開2-資料暫存器狀態S216變換至更新-資料暫存器狀態S218，再由選擇-資料暫存器-掃描狀態S206回到擷取-資料暫存器狀態S208，以進行測試結果的輸出。
第6圖係顯示根據本揭露另一實施例所述之串列式壓縮掃描訊號產生裝置600。串列式壓縮掃描訊號產生裝置600包括控制訊號產生元件610、時脈閘控元件420以及選擇器430。控制訊號產生元件610包括正反器611與612以及計數器613。在此實施例中，正反器611與612為負緣觸發暫存器，而計數器613為負緣觸發計數器。當測試時脈訊號TCK的負緣觸發時，正反器611會根據狀態致能匯流排State_Enable_Bus上的位移-資料暫存器狀態致能訊號而產生致能訊號Shift_en至計數器613、時脈閘控元件420以及選擇器430。再者，當測試時脈訊號TCK的負緣觸發時，正反器612會根據狀態致能匯流排State_Enable_Bus上的擷取-資料暫存器狀態致能訊號而產生擷取致能訊號Capture_en至時脈閘控元件420。在另一實施例中，選擇性測試重置訊號TRST可對正反器611-612以及計數器613進行重置。計數器613可根據測試時脈訊號TCK以及致能訊號Shift_en來計數致能信號Shift_en成立的週期次數，以產生計數結果CNT。當計數結果CNT符合解串器(例如第1圖之解串器112)或串聯器(例如第1圖之串聯器113)的位元數時，計數器613會產生選 通訊號Strobe。舉例來說，假設解串器或串聯器的最多位元數為N，當致能訊號Shift_en被致能時，計數器613會從初始值(例如CNT=0)開始進行計數。當計數器613的計數結果CNT為N時，計數器613會產生選通訊號Strobe，並將計數結果CNT設置為1的狀態，並繼續反覆進行1到N的計數動作，直到，Shift_en不被致能時，將計數器重置為初始值CNT=0，結束計數。在此實施例中，計數器613會進行由1至N的循環計數。在其他實施例中，計數器613可由第一值至第二值進行循環計數，其中第二值與第一值的差值為串聯器或解串器的位元數減一(即N-1)。
第7圖係顯示根據本揭露一實施例所述使用第6圖之串列式壓縮掃描訊號產生裝置600以一特定方式對第1圖之串列式壓縮掃描電路110執行掃描鏈測試的訊號波形圖。在第7圖中，標號710係表示符合IEEE 1149.1介面標準之測試時脈訊號TCK、測試模式選擇訊號TMS以及測試存取埠狀態機的狀態值TSM，其中測試存取埠狀態機(例如第1圖之測試存取埠狀態機130)的狀態值TSM的變化係依照第2圖中的一第二方式。此外，標號720係表示符合掃描壓縮介面標準之串列式掃描時脈訊號SSC、選通訊號Strobe、掃描時脈訊號SC與位移致能訊號SE。同時參考第6圖與第7圖，在此實施例中，選擇器430係根據選擇信號SEL而提供致能訊號Shift_en來作為位移致能訊號SE。首先，狀態值TSM會依序由測試邏輯重置狀態S202、執行測試/閒置狀態S204、選擇-資料暫存器-掃描狀態 S206，接著進入選擇-指令暫存器-掃描狀態S256，待完成測試存取埠控制器中指令暫存器的指令的設定後，接著回到選擇-資料暫存器-掃描狀態S206而進入擷取-資料暫存器狀態S208。當狀態值TSM為擷取-資料暫存器狀態S208時，測試存取埠狀態機會經由狀態致能匯流排State_Enable_Bus致能擷取-資料暫存器狀態致能訊號至正反器612，以便產生掃描時脈訊號SC。接著，狀態值TSM會從擷取-資料暫存器狀態S208進入位移-資料暫存器狀態S210。當狀態值TSM為位移-資料暫存器狀態S210時，測試存取埠狀態機會經由狀態致能匯流排State_Enable_Bus致能位移-資料暫存器狀態致能訊號，以便使位移致能訊號SE從低邏輯位準變換至高邏輯位準。於是，解壓縮器114會輸出測試資料D1至掃描鏈電路117，其中壓縮測試資料(例如串列式掃描資料輸入訊號SSI)會被序向輸入至該解串器112，且串聯器113會序向輸出壓縮測試結果(例如串列式掃描資料輸出訊號SSO)。當致能訊號Shift_en為高邏輯位準時，計數器613會根據測試時脈訊號TCK來計數測試存取埠狀態機維持在位移-資料暫存器狀態S210的週期次數，以產生計數結果CNT。接著，當計數結果CNT到達一特定值時，計數器613會產生選通訊號Strobe，其中特定值係由第1圖之解串器112或串聯器113的轉換位元數所決定。接著，相應於選通訊號Strobe，時脈閘控元件420會產生掃描時脈訊號SC。如先前所描述，當來自測試裝置的一筆測試資料(test pattern)完成之後，狀態值 TSM會由位移-資料暫存器狀態S210依序經由離開1-資料暫存器狀態S212、更新-資料暫存器狀態S218、選擇-資料暫存器-掃描狀態S206至擷取-資料暫存器狀態S208。此外，當狀態值TSM由位移-資料暫存器狀態S210變化至離開1-資料暫存器狀態S212時，測試存取埠狀態機會禁能(disable)位移-資料暫存器狀態致能訊號Shift-DR，於是位移致能訊號SE會從高邏輯位準變換至低邏輯位準。具體而言，測試裝置透過耦接於串列式壓縮掃描訊號產生裝置600之測試存取埠(例如第1圖之測試存取埠150)，可在時間週期P1傳送串列式壓縮掃瞄指令。接著，串列式壓縮掃描訊號產生裝置600會在時間週期P2進行掃瞄位移將測試資料傳遞至第1圖之串列式壓縮掃描電路110的並列式複數掃描鏈電路117，同時傳遞出儲存於第1圖之串列式壓縮掃描電路110的測試結果資料。接著，在時間週期P3，待測電路的測試結果會透過擷取而儲存於第1圖之串列式壓縮掃描電路110的並列式複數掃描鏈電路117中。另外，在時間週期P2的期間，狀態值TSM維持在位移-資料暫存器狀態S210，以持續進行掃描位移的操作，直到測試資料已完成傳遞至第1圖之串列式壓縮掃描電路110的並列式複數掃描鏈電路117後，從位移-資料暫存器狀態S210變換至離開1-資料暫存器狀態S212。接著，狀態值TSM從離開1-資料暫存器狀態S212變換至更新-資料暫存器狀態S218，再由選擇-資料暫存器-掃描狀態S206回到擷取-資料暫存器狀態S208，以進行測試結果的輸出，其中測試結果 會被擷取至掃描鏈電路117。
第8圖係顯示根據本揭露另一實施例所述之串列式壓縮掃描訊號產生裝置800。串列式壓縮掃描訊號產生裝置800包括控制訊號產生元件810、時脈閘控元件420以及選擇器430。控制訊號產生元件810包括正反器811與812以及計數器813。在此實施例中，正反器811與812為負緣觸發暫存器，而計數器813為負緣觸發計數器。相較於第6圖之控制訊號產生元件610，控制訊號產生元件810係根據狀態致能匯流排State_Enable_Bus上的暫停-資料暫存器狀態致能訊號而產生致能訊號Shift_en。舉例來說，當測試時脈訊號TCK的負緣觸發時，正反器811根據暫停-資料暫存器狀態致能訊號而產生致能訊號Shift_en至計數器813、時脈閘控元件420以及選擇器430。
第9圖係顯示根據本揭露一實施例所述使用第8圖之串列式壓縮掃描訊號產生裝置800以一特定方式對第1圖之串列式壓縮掃描電路110執行掃描鏈測試的訊號波形圖。在第9圖中，標號910係表示符合IEEE 1149.1介面標準之測試時脈訊號TCK、測試模式選擇訊號TMS以及測試存取埠狀態機的狀態值TSM，其中測試存取埠狀態機(例如第1圖之測試存取埠狀態機130)的狀態值TSM的變化係依照第2圖中的一第三方式。此外，標號920係表示符合掃描壓縮介面標準之串列式掃描時脈訊號SSC、選通訊號Strobe、掃描時脈訊號SC與位移致能訊號SE。同時參考第8圖與第9圖，在此實施例中，選擇器430係根據選 擇信號SEL而提供致能訊號Shift_en來作為位移致能訊號SE。首先，狀態值TSM會依序由測試邏輯重置狀態S202、執行測試/閒置狀態S204、選擇-資料暫存器-掃描狀態S206，接著進入選擇-指令暫存器-掃描狀態S256，待完成測試存取埠控制器中指令暫存器的指令的設定後，接著回到選擇-資料暫存器-掃描狀態S206而進入擷取-資料暫存器狀態S208。當狀態值TSM為擷取-資料暫存器狀態S208時，測試存取埠狀態機會經由狀態致能匯流排State_Enable_Bus致能擷取-資料暫存器狀態致能訊號至正反器812，以便產生掃描時脈訊號SC。接著，狀態值TSM會從擷取-資料暫存器狀態S208依序進入離開1-資料暫存器狀態S212以及暫停-資料暫存器狀態S214。當狀態值TSM為暫停-資料暫存器狀態S214時，測試存取埠狀態機會經由狀態致能匯流排State_Enable_Bus致能暫停-資料暫存器狀態致能訊號，以便使位移致能訊號SE從低邏輯位準變換至高邏輯位準。於是，解壓縮器114輸出測試資料至掃描鏈電路117，其中壓縮測試資料會被序向輸入至解串器112，且串聯器113會序向輸出壓縮測試結果。當致能訊號Shift_en為高邏輯位準時，計數器813會根據測試時脈訊號TCK來計數測試存取埠狀態機維持在暫停-資料暫存器狀態S214的週期次數，以產生計數結果CNT。接著，當計數結果CNT到達一特定值時，計數器813會產生選通訊號Strobe，其中特定值係由第1圖之解串器112或串聯器113的轉換位元數所決定。接著，相應於選通訊號 Strobe，時脈閘控元件420會產生掃描時脈訊號SC。如先前所描述，當來自測試裝置的一筆測試資料(test pattern)完成之後，狀態值TSM會由暫停-資料暫存器狀態S214依序經由離開2-資料暫存器狀態S216、更新-資料暫存器狀態S218、選擇-資料暫存器-掃描狀態S206至擷取-資料暫存器狀態S208。於是，測試結果會被擷取至掃描鏈電路117。此外，當狀態值TSM由暫停-資料暫存器狀態S214變化至離開2-資料暫存器狀態S216時，測試存取埠狀態機會禁能暫停-資料暫存器狀態致能訊號Pause-DR，於是位移致能訊號SE會從高邏輯位準變換至低邏輯位準。
第10圖係顯示根據本揭露另一實施例所述之串列式壓縮掃描訊號產生裝置1000。串列式壓縮掃描訊號產生裝置1000包括控制訊號產生元件1010、時脈閘控元件420以及選擇器430。控制訊號產生元件1010包括正反器1011與1012、計數器1013以及或閘1014與1015。在此實施例中，正反器1011與1012為負緣觸發暫存器，而計數器1013為負緣觸發計數器。在此實施例中，或閘1014會根據狀態致能匯流排State_Enable_Bus上的位移-資料暫存器狀態致能訊號與暫停-資料暫存器狀態致能訊號Pause-DR而產生訊號S4。當測試時脈訊號TCK的負緣觸發時，正反器1011會根據訊號S4而產生致能訊號Shift_en至時脈閘控元件420與選擇器430。或閘1015會根據狀態致能匯流排State_Enable_Bus上的離開1-資料暫存器狀態致能訊號Exit1-DR與離開2-資料暫存器狀態致能訊號Exit2-DR而產 生訊號S5。當測試時脈訊號TCK的負緣觸發時，正反器1012會根據訊號S5而產生擷取致能訊號Capture_en至時脈閘控元件420。
第11圖係顯示根據本揭露一實施例所述使用第10圖之串列式壓縮掃描訊號產生裝置1000以一特定方式對第1圖之串列式壓縮掃描電路110執行掃描鏈測試的訊號波形圖。在第11圖中，標號1110係表示符合IEEE 1149.1介面標準之測試時脈訊號TCK、測試模式選擇訊號TMS以及測試存取埠狀態機的狀態值TSM，其中測試存取埠狀態機(例如第1圖之測試存取埠狀態機130)的狀態值TSM的變化係依照第2圖中的一第四方式。此外，標號1120係表示符合掃描壓縮介面標準之串列式掃描時脈訊號SSC、選通訊號Strobe、掃描時脈訊號SC與位移致能訊號SE。同時參考第10圖與第11圖，在此實施例中，選擇器430係根據選擇信號SEL而提供致能訊號Shift_en來作為位移致能訊號SE。首先，狀態值TSM會依序由測試邏輯重置狀態S202、執行測試/閒置狀態S204、選擇-資料暫存器-掃描狀態S206，接著進入選擇-指令暫存器-掃描狀態S256，待完成測試存取埠控制器中指令暫存器的指令的設定後，接著回到選擇-資料暫存器-掃描狀態S206、擷取-資料暫存器狀態S208而進入位移-資料暫存器狀態S210。當狀態值TSM為位移-資料暫存器狀態S210時，測試存取埠狀態機會經由狀態致能匯流排State_Enable_Bus致能位移-資料暫存器狀態致能訊號，以便使位移致能訊號SE從低邏輯位準 變換至高邏輯位準。此外，解壓縮器114會輸出測試資料至掃描鏈電路117，其中壓縮測試資料會被序向輸入至解串器112，且串聯器113會序向輸出壓縮測試結果。當致能訊號Shift_en為高邏輯位準時，計數器1013會根據測試時脈訊號TCK來計數測試存取埠狀態機維持在位移-資料暫存器狀態S210的週期次數，以產生計數結果CNT。接著，當計數結果CNT到達一特定值時，計數器1013會產生選通訊號Strobe，其中特定值係由第1圖之解串器112或串聯器113的轉換位元數所決定。接著，相應於選通訊號Strobe，時脈閘控元件420會產生掃描時脈訊號SC。當來自測試裝置的第一筆測試資料完成之後，狀態值TSM會由位移-資料暫存器狀態S210依序經由離開1-資料暫存器狀態S212進入至暫停-資料暫存器狀態S214。此外，當狀態值TSM由位移-資料暫存器狀態S210變化至離開1-資料暫存器狀態S212時，測試存取埠狀態機會禁能位移-資料暫存器狀態致能訊號Shift-DR，於是位移致能訊號SE會從高邏輯位準變換至低邏輯位準。具體而言，測試裝置透過耦接於串列式壓縮掃描訊號產生裝置1000之測試存取埠(例如第1圖之測試存取埠150)，可在時間週期P1傳送串列式壓縮掃瞄指令。接著，串列式壓縮掃描訊號產生裝置1000會在時間週期P2進行掃瞄位移，將測試資料傳遞至第1圖之串列式壓縮掃描電路110的並列式複數掃描鏈電路117，同時傳遞出儲存於第1圖之串列式壓縮掃描電路110的測試結果資料。接著，在時間週期P3，待測電路 的測試結果，透過擷取儲存於第1圖之串列式壓縮掃描電路110的並列式複數掃描鏈電路117中。接著，狀態值TSM會由離開1-資料暫存器狀態S212變化至暫停-資料暫存器狀態S214。當狀態值TSM為暫停-資料暫存器狀態S214時，測試存取埠狀態機會經由狀態致能匯流排State_Enable_Bus致能暫停-資料暫存器狀態致能訊號，以便使位移致能訊號SE從低邏輯位準變換至高邏輯位準。於是，計數器1013會根據測試時脈訊號TCK來計數測試存取埠狀態機維持在暫停-資料暫存器狀態S214的週期次數，以產生計數結果CNT。此外，解壓縮器114會輸出測試資料至掃描鏈電路117，其中壓縮測試資料會被序向輸入至解串器112，且串聯器113會序向輸出壓縮測試結果。接著，當計數結果CNT到達特定值時，計數器1013會產生選通訊號Strobe。接著，相應於選通訊號Strobe，時脈閘控元件420會產生掃描時脈訊號SC。因此，當來自測試裝置的第二筆測試資料完成之後，狀態值TSM會由暫停-資料暫存器狀態S214依序經由離開2-資料暫存器狀態S216、更新-資料暫存器狀態S218、選擇-資料暫存器-掃描狀態S206至擷取-資料暫存器狀態S208。此外，當狀態值TSM由暫停-資料暫存器狀態S214變化至離開2-資料暫存器狀態S216時，測試存取埠狀態機會禁能暫停-資料暫存器狀態致能訊號Pause-DR，於是位移致能訊號SE會從高邏輯位準變換至低邏輯位準。具體而言，串列式壓縮掃描訊號產生裝置1000會在時間週期P4進行第二筆測試資料 之掃瞄位移。接著，在時間週期P5，測試裝置可經由測試存取埠擷取測試結果。
第12圖係顯示根據本揭露一實施例所述之串列式壓縮掃描訊號產生裝置1200。串列式壓縮掃描訊號產生裝置1200包括控制訊號產生元件1210、時脈閘控元件420以及選擇器430。控制訊號產生元件1210包括反或閘(NOR gate)1211與1212、或閘1213以及正反器1214-1217。在此實施例中，正反器1215-1217為負緣觸發暫存器，而正反器1214為正緣觸發暫存器。選擇性測試重置訊號TRST可對正反器1214-1217進行重置。反或閘1211會根據狀態致能匯流排State_Enable_Bus上的暫停-資料暫存器狀態致能訊號以及測試模式選擇訊號TMS而產生訊號S6至正反器1214。當測試時脈訊號TCK的正緣觸發時，正反器1214會根據訊號S6而產生訊號S7至反或閘1212，其中訊號S7可視為旗標暫停-資料暫存器狀態致能訊號。當測試時脈訊號TCK的負緣觸發時，正反器1217會根據訊號S7而產生擷取致能訊號Capture_en至時脈閘控元件420。此外，反或閘1212會根據狀態致能匯流排State_Enable_Bus上的暫停-資料暫存器狀態致能訊號以及訊號S7而產生訊號S9至正反器1216以及或閘1213。當測試時脈訊號TCK的負緣觸發時，正反器1216會根據訊號S9而產生選通訊號Strobe。或閘1213會根據訊號S9以及狀態致能匯流排State_Enable_Bus上的位移-資料暫存器狀態致能訊號、離開1-資料暫存器狀態致能訊號與離開2-資料暫存器狀態致 能訊號而產生訊號S8至正反器1215。當測試時脈訊號TCK的負緣觸發時，正反器1215會根據訊號S8而產生致能訊號Shift_en至時脈閘控元件420。
第13圖係顯示根據本揭露一實施例所述使用第12圖之串列式壓縮掃描訊號產生裝置1200以一特定方式對第1圖之串列式壓縮掃描電路110執行掃描鏈測試的訊號波形圖。在第13圖中，標號1310係表示符合IEEE 1149.1介面標準之測試時脈訊號TCK、測試模式選擇訊號TMS以及測試存取埠狀態機的狀態值TSM，其中測試存取埠狀態機(例如第1圖之測試存取埠狀態機130)的狀態值TSM的變化係依照第2圖中的一第五方式。此外，標號1320係表示符合掃描壓縮介面標準之串列式掃描時脈訊號SSC、選通訊號Strobe、掃描時脈訊號SC與位移致能訊號SE。同時參考第12圖與第13圖，在此實施例中，選擇器430係根據選擇信號SEL而提供致能訊號Shift_en來作為位移致能訊號SE。首先，狀態值TSM會依序由測試邏輯重置狀態S202、執行測試/閒置狀態S204、選擇-資料暫存器-掃描狀態S206，接著進入選擇-指令暫存器-掃描狀態S256，待完成測試存取埠控制器中指令暫存器的指令的設定後，接著回到選擇-資料暫存器-掃描狀態S206、擷取-資料暫存器狀態S208而進入位移-資料暫存器狀態S210。當狀態值TSM為位移-資料暫存器狀態S210時，測試存取埠狀態機會經由狀態致能匯流排State_Enable_Bus致能位移-資料暫存器狀態致能訊號，以便使位移致能訊號SE從低邏輯位準 變換至高邏輯位準。接著，測試存取埠狀態機會繼續維持在位移-資料暫存器狀態S210，直到進入離開1-資料暫存器狀態S212。當狀態值TSM為離開1-資料暫存器狀態S212時，測試存取埠狀態機會經由狀態致能匯流排State_Enable_Bus致能離開1-資料暫存器狀態致能訊號，以便使位移致能訊號SE維持在高邏輯位準。接著，狀態值TSM會由離開1-資料暫存器狀態S212進入至暫停-資料暫存器狀態S214。當狀態值TSM為暫停-資料暫存器狀態S214時，測試存取埠狀態機會經由狀態致能匯流排State_Enable_Bus致能暫停-資料暫存器狀態致能訊號，以便使位移致能訊號SE維持在高邏輯位準並產生選通訊號Strobe。接著，測試模式選擇訊號TMS為高邏輯位準，使得測試存取埠狀態機會從暫停-資料暫存器狀態S214進入離開2-資料暫存器狀態S216，測試存取埠狀態機會經由狀態致能匯流排State_Enable_Bus致能離開2-資料暫存器狀態致能訊號，以便使位移致能訊號SE維持在高邏輯位準，接著，狀態值TSM會由離開2-資料暫存器狀態S216再返回至位移-資料暫存器狀態S210。接著，當測試存取埠狀態機會依序由位移-資料暫存器狀態S210與離開1-資料暫存器狀態S212變化至暫停-資料暫存器狀態S214時，並且測試模式選擇訊號TMS為低邏輯位準，此時，測試存取埠狀態機停留在暫停-資料暫存器狀態S214，並且位移致能訊號SE會由高邏輯位準變換至低邏輯位準。於是，完成了來自測試裝置的第一筆測試資料。接著，測試模式選擇訊號TMS 為高邏輯位準，使得測試存取埠狀態機會從暫停-資料暫存器狀態S214進入離開2-資料暫存器狀態S216，測試存取埠狀態機會經由狀態致能匯流排State_Enable_Bus致能離開2-資料暫存器狀態致能訊號，以便使位移致能訊號SE變換至高邏輯位準，以便對第二筆測試資料進行掃瞄位移。具體而言，測試裝置透過耦接於串列式壓縮掃描訊號產生裝置1200之測試存取埠(例如第1圖之測試存取埠150)，可在時間週期P1傳送串列式壓縮掃瞄指令。接著，串列式壓縮掃描訊號產生裝置1200會在時間週期P2進行掃瞄位移。接著，在時間週期P3，待測電路的測試結果會透過擷取而儲存於第1圖之串列式壓縮掃描電路110的並列式複數掃描鏈電路117中。接著，串列式壓縮掃描訊號產生裝置1200會在時間週期P4進行第二筆測試資料之掃瞄位移。接著，在時間週期P5，待測電路的測試結果會透過擷取而儲存於第1圖之串列式壓縮掃描電路110的並列式複數掃描鏈電路117中。
具體而言，在載入一串列式壓縮掃描測試指令至一測試存取埠之一指令暫存器之後，當該測試存取埠有限狀態機轉換至一位移-資料暫存器狀態、一暫停-資料暫存器狀態、一離開1-資料暫存器狀態或一離開2-資料暫存器狀態時，則藉由一串列式壓縮掃描裝置之一解串器，序向輸入一壓縮測試資料，並且藉由該串列式壓縮掃描裝置之一串聯器，序向輸出一壓縮測試結果。當該測試存取埠有限狀態機從該離開1-資料暫存器狀態轉換至該暫停-資料暫存 器狀態時，則該串列式壓縮掃描裝置之一解壓縮器輸出一測試資料至該串列式壓縮掃描裝置之複數掃描鏈，做為該等掃描鏈之輸入。該測試存取埠有限狀態機連續停留於該暫停-資料暫存器狀態至少兩次時，擷取一測試結果至該串列式壓縮掃描裝置之該等掃描鏈。
第14圖係顯示根據本揭露一實施例所述之狀態致能匯流排State_Enable_Bus之訊號波形圖。同時參考第1圖與第14圖，當測試存取埠狀態機130進入擷取-資料暫存器狀態S208時，擷取-資料暫存器(Capture-DR)狀態致能訊號會從低邏輯位準變為高邏輯位準，而其他狀態致能訊號仍維持為低邏輯位準。接著，當測試存取埠狀態機130從擷取-資料暫存器狀態S208進入位移-資料暫存器狀態S210時，擷取-資料暫存器狀態致能訊號會從高邏輯位準變為低邏輯位準，而位移-資料暫存器(Shift-DR)狀態致能訊號會從低邏輯位準變為高邏輯位準，以此類推。在另一實施例中，狀態致能匯流排State_Enable_Bus的極性與上述相反，也就是說，當測試存取埠狀態機130進入擷取-資料暫存器狀態S208時，擷取-資料暫存器狀態致能訊號會從高邏輯位準變為低邏輯位準，而其他狀態致能訊號則維持為高邏輯位準，以此類推。
本揭露實施例所提供之串列式壓縮掃描訊號產生裝置適用於一積體電路的測試整合，其可將測試存取埠的訊號轉換成符合串列式壓縮掃描測試所需之訊號，即透過測試存取埠進行串列式壓縮掃描測試。例如以IEEE 1149.1邊 界掃描測試(Boundary Scan Test)之測試存取埠作為測試存取的介面，並配合測試存取埠控制器的設計來說明。當在進行串列式壓縮掃描測試時，本揭露實施例所提供之串列式壓縮掃描訊號產生裝置會產生一串列式壓縮掃描電路所需之測試控制訊號，以便產生連續且不間斷的串列式掃描時脈訊號與掃描時脈訊號，來控制串列式壓縮掃描測試電路。於是，輸入到解串器中的測試資料傳遞至掃描鏈的過程，以及擷取至掃描鏈中的測試結果資料傳遞至串聯器的過程皆可以無間斷。因此，提供了無損或高轉換率之測試介面轉換電路設計與操作方法。
根據本揭露實施例，藉由執行測試介面訊號轉換，串列式壓縮掃描訊號產生裝置120能接受邊界掃描之測試存取埠的控制，而產生串列式壓縮掃描訊號測試所需要的訊號，以便透過邊界掃描電路來進行串列式壓縮測試。因此，能減少晶片的測試時間、測試資料量以及測試接腳而降低測試成本，並提高積體電路測試之測試整合性。
雖然本揭露已以實施例揭露如上，然其並非用以限定本揭露，任何所屬技術領域中包括通常知識者，在不脫離本揭露之精神和範圍內，當可作些許之更動與潤飾，因此本揭露之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧積體電路
110‧‧‧串列式壓縮掃描電路
112‧‧‧解串器
113‧‧‧串聯器
114‧‧‧解壓縮器
115‧‧‧壓縮器
116‧‧‧待測電路
117‧‧‧掃描鏈電路
120、300、400、600、800、1000、1200‧‧‧串列式壓縮掃描訊號產生裝置
130‧‧‧測試存取埠狀態機
140‧‧‧多工器
150‧‧‧測試存取埠
310、410、610、810、1010、1210‧‧‧控制訊號產生元件
320、420‧‧‧時脈閘控元件
330、430‧‧‧選擇器
411、412、421、1014、1015、1213‧‧‧或閘
413-415、611-612、811-812、1011-1012、1214-1217‧‧‧正反器
618、813、1013‧‧‧計數器
422、423‧‧‧及閘
1211、1212‧‧‧反或閘
Capture-DR‧‧‧擷取-資料暫存器狀態致能訊號
Capture_en‧‧‧擷取致能訊號
CNT‧‧‧計數結果
Ctrl‧‧‧控制訊號
D1-D4‧‧‧資料
Exit1-DR‧‧‧離開1-資料暫存器狀態致能訊號
Exit2-DR‧‧‧離開2-資料暫存器狀態致能訊號
Pause-DR‧‧‧暫停-資料暫存器狀態致能訊號
S1-S9‧‧‧信號
S202‧‧‧測試邏輯重置狀態
S204‧‧‧執行測試/閒置狀態
S206‧‧‧選擇-資料暫存器-掃描狀態
S208‧‧‧擷取-資料暫存器狀態
S210‧‧‧位移-資料暫存器狀態
S212‧‧‧離開1-資料暫存器狀態
S214‧‧‧暫停-資料暫存器狀態
S216‧‧‧離開2-資料暫存器狀態
S218‧‧‧更新-資料暫存器狀態
S256‧‧‧選擇-指令暫存器-掃描狀態
S258‧‧‧擷取-指令暫存器狀態
S260‧‧‧位移-指令暫存器狀態
S262‧‧‧離開1-指令暫存器狀態
S264‧‧‧暫停-指令暫存器狀態
S266‧‧‧離開2-指令暫存器狀態
S268‧‧‧更新-指令暫存器狀態
SC‧‧‧掃描時脈訊號
SE‧‧‧位移致能訊號
SEL‧‧‧選擇訊號
Shift-DR‧‧‧位移-資料暫存器狀態致能訊號
Shift_en‧‧‧致能訊號
SSC‧‧‧串列式掃描時脈訊號
SSI‧‧‧串列式掃描資料輸入訊號
SSO‧‧‧串列式掃描資料輸出訊號
Strobe‧‧‧選通訊號
State_Enable_Bus‧‧‧狀態致能匯流排
TCK‧‧‧測試時脈訊號
TDI‧‧‧測試資料輸入訊號
TDO‧‧‧測試資料輸出訊號
TMS‧‧‧測試模式選擇訊號
TRST‧‧‧選擇性測試重置訊號
第1圖係顯示根據本揭露一實施例所述之積體電路/晶 片；第2圖係顯示根據本揭露一實施例所述之第1圖中測試存取埠狀態機之狀態圖；第3圖係顯示根據本揭露一實施例所述之串列式壓縮掃描訊號產生裝置；第4圖係顯示根據本揭露另一實施例所述之串列式壓縮掃描訊號產生裝置；第5圖係顯示根據本揭露一實施例所述使用第4圖之串列式壓縮掃描訊號產生裝置以一特定方式對第1圖之串列式壓縮掃描電路執行掃描鏈測試的訊號波形圖；第6圖係顯示根據本揭露另一實施例所述之串列式壓縮掃描訊號產生裝置；第7圖係顯示根據本揭露一實施例所述使用第6圖之串列式壓縮掃描訊號產生裝置以一特定方式對第1圖之串列式壓縮掃描電路執行掃描鏈測試的訊號波形圖；第8圖係顯示根據本揭露另一實施例所述之串列式壓縮掃描訊號產生裝置；第9圖係顯示根據本揭露一實施例所述使用第8圖之串列式壓縮掃描訊號產生裝置以一特定方式對第1圖之串列式壓縮掃描電路執行掃描鏈測試的訊號波形圖；第10圖係顯示根據本揭露另一實施例所述之串列式壓縮掃描訊號產生裝置；第11圖係顯示根據本揭露一實施例所述使用第10圖之串列式壓縮掃描訊號產生裝置以一特定方式對第1圖之 串列式壓縮掃描電路執行掃描鏈測試的訊號波形圖；第12圖係顯示根據本揭露另一實施例所述之串列式壓縮掃描訊號產生裝置；第13圖係顯示根據本揭露一實施例所述使用第12圖之串列式壓縮掃描訊號產生裝置以一特定方式對第1圖之串列式壓縮掃描電路執行掃描鏈測試的訊號波形圖；以及第14圖係顯示根據本揭露一實施例所述之狀態致能匯流排之訊號波形圖。
300‧‧‧串列式壓縮掃描訊號產生裝置
310‧‧‧控制訊號產生元件
320‧‧‧時脈閘控元件
330‧‧‧選擇器
SEL‧‧‧選擇訊號
Capture_en‧‧‧擷取致能訊號
SC‧‧‧掃描時脈訊號
SE‧‧‧位移致能訊號
Shift_en‧‧‧致能訊號
SSC‧‧‧串列式掃描時脈訊號
Strobe‧‧‧選通訊號
State_Enable_Bus‧‧‧狀態致能匯流排
TCK‧‧‧測試時脈訊號
TRST‧‧‧選擇性測試重置訊號

Claims (21)

  1. 一種積體電路裝置，用以產生串列式壓縮掃描電路所需要的輸入控制訊號，包括：一時脈輸入埠，用以接收週期性振盪之一時脈輸入訊號；一狀態致能匯流排，用以接收至少一狀態致能訊號；一控制訊號產生元件，接收該狀態致能匯流排之該狀態致能訊號與該時脈輸入訊號，以輸出一位移致能訊號、一擷取致能訊號與一選通訊號；以及一時脈閘控元件，該時脈閘控元件電性連接至該控制訊號產生元件以接收該位移致能訊號、該擷取致能訊號與該選通訊號，其中當該位移致能訊號被致能時，該時脈閘控元件將該時脈輸入訊號作為一串列式掃描時脈訊號，以及當該選通訊號或該擷取致能訊號被致能時，該時脈閘控元件將該時脈輸入訊號作為一掃描時脈訊號。
  2. 如申請專利範圍第1項所述之積體電路裝置，其中該控制訊號產生元件包括：一第一負緣觸發暫存器，其中該第一負緣觸發暫存器接收該狀態致能匯流排之一離開1-資料暫存器狀態致能訊號、一離開2-資料暫存器狀態致能訊號、一位移-資料暫存器狀態致能訊號與一暫停-資料暫存器狀態致能訊號，以及當該離開1-資料暫存器狀態致能訊號、該離開2-資料暫存器狀態致能訊號、該位移-資料暫存器狀態致能訊號或該暫 停-資料暫存器狀態致能訊號被致能且該時脈輸入訊號為負緣觸發時，則致能該位移致能訊號；一第二負緣觸發暫存器，其中該第二負緣觸發暫存器接收該狀態致能匯流排之一擷取-資料暫存器狀態致能訊號，以及當該擷取-資料暫存器狀態致能訊號被致能且該時脈輸入訊號為負緣觸發時，則致能該擷取致能訊號；以及一第三負緣觸發暫存器，其中該第三負緣觸發暫存器接收該狀態致能匯流排之該離開1-資料暫存器狀態致能訊號與該離開2-資料暫存器狀態致能訊號，當該離開1-資料暫存器狀態致能訊號或該離開2-資料暫存器狀態致能訊號被致能且該時脈輸入訊號為負緣觸發時，則致能該選通訊號。
  3. 如申請專利範圍第2項所述之積體電路裝置，其中上述第一、第二與第三負緣觸發暫存器係由一選擇性測試重置訊號所重置。
  4. 如申請專利範圍第1項所述之積體電路裝置，其中該時脈閘控元件由及閘與或閘組合而成。
  5. 如申請專利範圍第1項所述之積體電路裝置，其中該時脈閘控元件為邏輯電路。
  6. 如申請專利範圍第1項所述之積體電路裝置，其中該控制訊號產生元件包含：一第四負緣觸發暫存器，其中該第四負緣觸發暫存器接收一第一致能訊號，當該第一致能訊號被致能且該時脈輸入訊號負緣觸發時，則致能該位移致能訊號； 一第五負緣觸發暫存器，其中該第五負緣觸發暫存器接收一第二致能訊號，當該第二致能訊號被致能且該時脈輸入訊號負緣觸發時，則致能該擷取致能訊號；一第一負緣觸發計數器，其中該第一負緣觸發計數器接收該位移致能訊號，當該位移致能訊號被禁能時，重置該第一負緣觸發計數器為一初始值，而當該位移致能訊號被致能且該時脈輸入訊號負緣觸發時，啟動該第一負緣觸發計數器由一第一值至一第二值的循環計數，其中該第二值與該第一值的一差值為一串聯器或一解串器的位元數減一。
  7. 如申請專利範圍第6項所述之積體電路裝置，其中該第一致能訊號為該狀態致能匯流排之一位移-資料暫存器狀態致能訊號。
  8. 如申請專利範圍第6項所述之積體電路裝置，其中該第一致能訊號為該狀態致能匯流排之一暫停-資料暫存器狀態致能訊號。
  9. 如申請專利範圍第6項所述之積體電路裝置，其中該第二致能訊號為該狀態致能匯流排之一擷取-資料暫存器狀態致能訊號。
  10. 如申請專利範圍第6項所述之積體電路裝置，更包含：一第一或閘，具有一第一輸入端用以接收該狀態致能匯流排之一位移-資料暫存器狀態致能訊號、一第二輸入端用以接收該狀態致能匯流排之一暫停-資料暫存器狀態致 能訊號，以及一第一輸出端用以提供該第一致能訊號；以及一第二或閘，具有一第三輸入端用以接收該狀態致能匯流排之一離開1-資料暫存器狀態致能訊號、一第四輸入端用以接收該狀態致能匯流排之一離開2-資料暫存器狀態致能訊號，以及一第二輸出端用以提供該第二致能訊號。
  11. 如申請專利範圍第6項所述之積體電路裝置，其中上述第四與第五負緣觸發暫存器以及上述第一負緣觸發計數器係由一選擇性測試重置訊號所重置。
  12. 一種積體電路的控制方法，適用於一串列式壓縮掃描訊號產生裝置之一測試存取埠有限狀態機，包括：載入一串列式壓縮掃描測試指令至一測試存取埠控制器之一指令暫存器；藉由一串列式壓縮掃描裝置之一解串器，序向輸入一壓縮測試資料，並且藉由該串列式壓縮掃描裝置之一串聯器，序向輸出一壓縮測試結果；轉換該測試存取埠有限狀態機至一位移-資料暫存器狀態或一暫停-資料暫存器狀態，使得該壓縮測試資料序向輸入至該串列式壓縮掃描裝置之該解串器，並且由該串列式壓縮掃描裝置之該串聯器序向輸出該壓縮測試結果；轉換該測試存取埠有限狀態機至一離開1-資料暫存器狀態或一離開2-資料暫存器狀態，使得該串列式壓縮掃描裝置之一解壓縮器輸出一測試資料至該串列式壓縮掃描裝置之複數掃描鏈電路，做為該等掃描鏈電路之輸入，以及 一下一壓縮測試資料序向輸入至該串列式壓縮掃描裝置之該解串器，其中該串列式壓縮掃描裝置之該串聯器序向輸出該壓縮測試結果；以及轉換該測試存取埠有限狀態機至一擷取-資料暫存器狀態，以擷取一測試結果至該串列式壓縮掃描裝置之該等掃描鏈電路。
  13. 一種積體電路的控制方法，適用於一串列式壓縮掃描訊號產生裝置之一測試存取埠有限狀態機，包括：載入一串列式壓縮掃描測試指令至一測試存取埠之一指令暫存器；藉由一串列式壓縮掃描裝置之一解串器，序向輸入一壓縮測試資料，並且藉由該串列式壓縮掃描裝置之一串聯器，序向輸出一壓縮測試結果；轉換該測試存取埠有限狀態機至一位移-資料暫存器狀態，使得該串列式壓縮掃描裝置之一解壓縮器輸出一測試資料至該串列式壓縮掃描裝置之複數掃描鏈電路，做為該等掃描鏈電路之輸入，其中該壓縮測試資料序向輸入至該串列式壓縮掃描裝置之該解串器，並且由該串列式壓縮掃描裝置之該串聯器序向輸出該壓縮測試結果；以及轉換該測試存取埠有限狀態機至一擷取-資料暫存器狀態，以擷取一測試結果至該串列式壓縮掃描裝置之該等掃描鏈電路。
  14. 一種積體電路的控制方法，適用於一串列式壓縮掃描訊號產生裝置之一測試存取埠有限狀態機，包括： 載入一串列式壓縮掃描測試指令至一測試存取埠之一指令暫存器；藉由一串列式壓縮掃描裝置之一解串器，序向輸入一壓縮測試資料，並且藉由該串列式壓縮掃描裝置之一串聯器，序向輸出一壓縮測試結果；轉換該測試存取埠有限狀態機至一暫停-資料暫存器狀態，使得該串列式壓縮掃描裝置之一解壓縮器輸出一測試資料至該串列式壓縮掃描裝置之複數掃描鏈電路，做為該等掃描鏈電路之輸入，其中該壓縮測試資料序向輸入至該串列式壓縮掃描裝置之該解串器，並且由該串列式壓縮掃描裝置之該串聯器序向輸出該壓縮測試結果；以及轉換該測試存取埠有限狀態機至一擷取-資料暫存器狀態，以擷取一測試結果至該串列式壓縮掃描裝置之該等掃描鏈電路。
  15. 一種積體電路的控制方法，適用於一串列式壓縮掃描訊號產生裝置之一測試存取埠有限狀態機，包括：載入一串列式壓縮掃描測試指令至一測試存取埠之一指令暫存器；藉由一串列式壓縮掃描裝置之一解串器，序向輸入一壓縮測試資料，並且藉由該串列式壓縮掃描裝置之一串聯器，序向輸出一壓縮測試結果；轉換該測試存取埠有限狀態機至一位移-資料暫存器狀態或一暫停-資料暫存器狀態，使得該串列式壓縮掃描裝置之一解壓縮器輸出一測試資料至該串列式壓縮掃描裝置 之複數掃描鏈電路，做為該等掃描鏈電路之輸入，其中該壓縮測試資料序向輸入至該串列式壓縮掃描裝置之該解串器，並且由該串列式壓縮掃描裝置之該串聯器序向輸出該壓縮測試結果；以及轉換該測試存取埠有限狀態機至一離開1-資料暫存器狀態或一離開2-資料暫存器狀態，以擷取一測試結果至該串列式壓縮掃描裝置之該等掃描鏈電路。
  16. 一種積體電路裝置，用以產生串列式壓縮掃描電路所需要的輸入控制訊號，包括：一時脈輸入埠，用以接收週期性振盪之一時脈輸入訊號；一測試模式選擇訊號；一狀態致能匯流排，用以接收至少一狀態致能訊號；一控制訊號產生元件，接收該測試模式選擇訊號、該狀態匯流排之該狀態致能訊號與該時脈輸入訊號，用以產生一位移致能訊號、一擷取致能訊號與一選通訊號；以及一時脈閘控元件，該時脈閘控元件接收該位移致能訊號、該擷取致能訊號與該選通訊號，其中當該位移致能訊號被致能時，該時脈閘控元件將該時脈輸入訊號作為一串列式掃描時脈訊號，以及當該選通訊號或該擷取致能訊號被致能時，該時脈閘控元件將該時脈輸入訊號作為一掃描時脈訊號。
  17. 如申請專利範圍第16項所述之積體電路裝置，其中該控制訊號產生元件包括： 一第一正緣觸發暫存器，其中該第一正緣觸發暫存器接收該狀態致能匯流排之一暫停-資料暫存器狀態致能訊號、一測試模式選擇訊號，以及當該暫停-資料暫存器狀態致能訊號被致能、該測試模式選擇訊號為低準位且該時脈輸入訊號正緣觸發時，則致能一旗標暫停-資料暫存器狀態致能訊號；一第六負緣觸發暫存器，其中該第六負緣觸發暫存器接收該狀態致能匯流排之一位移-資料暫存器狀態致能訊號、一離開1-資料暫存器狀態致能訊號、一離開2-資料暫存器狀態致能訊號、該暫停-資料暫存器狀態致能訊號與該旗標暫停-資料暫存器狀態致能訊號，當該旗標暫停-資料暫存器狀態致能訊號被禁能以及該暫停-資料暫存器狀態致能訊號被致能或是該位移-資料暫存器狀態致能訊號、該離開1-資料暫存器狀態致能訊號或該離開2-資料暫存器狀態致能訊號被致能，且該時脈輸入訊號為負緣觸發時，則致能該位移致能訊號；一第七負緣觸發暫存器，其中該第七負緣觸發暫存器接收該狀態致能匯流排之該旗標暫停-資料暫存器狀態致能訊號，當該旗標暫停-資料暫存器狀態致能訊號被致能，且該時脈輸入訊號負緣觸發時，致能該擷取致能訊號；以及一第八負緣觸發暫存器，其中該第八負緣觸發暫存器接收該旗標暫停-資料暫存器狀態致能訊號與該暫停-資料暫存器狀態致能訊號，當該旗標暫停-資料暫存器狀態致能 訊號被禁能與該暫停-資料暫存器狀態致能訊號被致能，且該時脈輸入訊號負緣觸發時，致能該選通訊號。
  18. 如申請專利範圍第16項所述之積體電路裝置，其中該時脈閘控元件由及閘與或閘組合而成。
  19. 如申請專利範圍第16項所述之積體電路裝置，其中該時脈閘控元件為邏輯電路。
  20. 一種積體電路的控制方法，適用於一串列式壓縮掃描訊號產生裝置之一測試存取埠有限狀態機，包括：載入一串列式壓縮掃描測試指令至一測試存取埠之一指令暫存器；當該測試存取埠有限狀態機轉換至一位移-資料暫存器狀態、一暫停-資料暫存器狀態、一離開1-資料暫存器狀態或一離開2-資料暫存器狀態時，則藉由一串列式壓縮掃描裝置之一解串器，序向輸入一壓縮測試資料，並且藉由該串列式壓縮掃描裝置之一串聯器，序向輸出一壓縮測試結果；以及當該測試存取埠有限狀態機從該離開1-資料暫存器狀態轉換至該暫停-資料暫存器狀態時，則該串列式壓縮掃描裝置之一解壓縮器輸出一測試資料至該串列式壓縮掃描裝置之複數掃描鏈電路，做為該等掃描鏈電路之輸入。
  21. 如申請專利範圍第20項所述之控制方法，更包括：當該測試存取埠有限狀態機連續停留於該暫停-資料暫存器狀態至少兩次時，擷取一測試結果至該串列式壓縮掃描裝置之該等掃描鏈電路。
TW102127222A 2013-07-30 2013-07-30 積體電路裝置及串列式壓縮掃描訊號產生裝置之測試存取埠狀態機的控制方法 TWI493206B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW102127222A TWI493206B (zh) 2013-07-30 2013-07-30 積體電路裝置及串列式壓縮掃描訊號產生裝置之測試存取埠狀態機的控制方法
US14/446,342 US9459319B2 (en) 2013-07-30 2014-07-30 Device and method for generating input control signals of a serialized compressed scan circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW102127222A TWI493206B (zh) 2013-07-30 2013-07-30 積體電路裝置及串列式壓縮掃描訊號產生裝置之測試存取埠狀態機的控制方法

Publications (2)

Publication Number Publication Date
TW201504651A TW201504651A (zh) 2015-02-01
TWI493206B true TWI493206B (zh) 2015-07-21

Family

ID=52427665

Family Applications (1)

Application Number Title Priority Date Filing Date
TW102127222A TWI493206B (zh) 2013-07-30 2013-07-30 積體電路裝置及串列式壓縮掃描訊號產生裝置之測試存取埠狀態機的控制方法

Country Status (2)

Country Link
US (1) US9459319B2 (zh)
TW (1) TWI493206B (zh)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8572433B2 (en) * 2010-03-10 2013-10-29 Texas Instruments Incorporated JTAG IC with commandable circuit controlling data register control router
US9672305B1 (en) * 2015-01-28 2017-06-06 Apple Inc. Method for gating clock signals using late arriving enable signals
CN105988080A (zh) * 2015-03-03 2016-10-05 联发科技（新加坡）私人有限公司 建立扫描测试架构的方法和集成电路与电子装置
US10088525B2 (en) * 2016-02-11 2018-10-02 Texas Instruments Incorporated Non-interleaved scan operation for achieving higher scan throughput in presence of slower scan outputs
TWI646845B (zh) * 2016-05-19 2019-01-01 晨星半導體股份有限公司 條件式存取晶片、其內建自我測試電路及測試方法
US10060979B2 (en) * 2016-08-02 2018-08-28 Texas Instruments Incorporated Generating multiple pseudo static control signals using on-chip JTAG state machine
CN109800186B (zh) * 2017-11-17 2022-06-24 英业达科技有限公司 控制系统及其控制方法
TWI689739B (zh) * 2019-01-09 2020-04-01 瑞昱半導體股份有限公司 電路測試系統及電路測試方法
CN111443275B (zh) * 2019-01-17 2022-06-17 瑞昱半导体股份有限公司 电路测试系统及电路测试方法
US10996267B2 (en) * 2019-01-23 2021-05-04 Qualcomm Incorporated Time interleaved scan system
US11181579B2 (en) 2019-10-21 2021-11-23 Advanced Micro Devices, Inc. Performing scan data transfer inside multi-die package with SERDES functionality
US11258446B2 (en) 2020-04-29 2022-02-22 Apple Inc. No-enable setup clock gater based on pulse
US11809414B2 (en) * 2021-11-30 2023-11-07 Snowflake Inc. Serialization of data in a concurrent transaction processing distributed database

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW463094B (en) * 1999-02-18 2001-11-11 Ibm Method and apparatus for connecting manufacturing test interface to a global serial bus including an I2C bus
TW586059B (en) * 2001-03-30 2004-05-01 Cirrus Logic Inc System-on-a-chip with a soft cache and systems and methods using the same
JP2010032507A (ja) * 2008-07-24 2010-02-12 Internatl Business Mach Corp <Ibm> 標準バウンダリ・アーキテクチャ・セルを用いる非同期通信
US20100205490A1 (en) * 2007-02-23 2010-08-12 Micron Technology, Inc. Input/output compression and pin reduction in an integrated circuit

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7831877B2 (en) * 2007-03-08 2010-11-09 Silicon Image, Inc. Circuitry to prevent peak power problems during scan shift
US7558151B1 (en) * 2007-09-25 2009-07-07 Integrated Device Technology, Inc. Methods and circuits for DDR-2 memory device read data resynchronization
US7783946B2 (en) * 2007-11-14 2010-08-24 Oracle America, Inc. Scan based computation of a signature concurrently with functional operation
US8108742B2 (en) 2009-06-11 2012-01-31 Texas Instruments Incorporated Tap control of TCA scan clock and scan enable
US8112685B2 (en) 2009-06-11 2012-02-07 Texas Instruments Incorporated Serial compressed data I/O in a parallel test compression architecture
US9134374B2 (en) * 2010-02-15 2015-09-15 Mentor Graphics Corporation Circuit and method for measuring delays between edges of signals of a circuit

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW463094B (en) * 1999-02-18 2001-11-11 Ibm Method and apparatus for connecting manufacturing test interface to a global serial bus including an I2C bus
TW586059B (en) * 2001-03-30 2004-05-01 Cirrus Logic Inc System-on-a-chip with a soft cache and systems and methods using the same
US20100205490A1 (en) * 2007-02-23 2010-08-12 Micron Technology, Inc. Input/output compression and pin reduction in an integrated circuit
JP2010032507A (ja) * 2008-07-24 2010-02-12 Internatl Business Mach Corp <Ibm> 標準バウンダリ・アーキテクチャ・セルを用いる非同期通信

Also Published As

Publication number Publication date
US20150036783A1 (en) 2015-02-05
US9459319B2 (en) 2016-10-04
TW201504651A (zh) 2015-02-01

Similar Documents

Publication Publication Date Title
TWI493206B (zh) 積體電路裝置及串列式壓縮掃描訊號產生裝置之測試存取埠狀態機的控制方法
US11639963B2 (en) Test compression in a JTAG daisy-chain environment
US8205125B2 (en) Enhanced control in scan tests of integrated circuits with partitioned scan chains
US11567131B2 (en) Programmable test compression architecture input/output shift register coupled to SCI/SCO/PCO
US10088525B2 (en) Non-interleaved scan operation for achieving higher scan throughput in presence of slower scan outputs
JP6544772B2 (ja) スキャンテスト用のテストモード制御信号を生成可能な集積回路
US20160349318A1 (en) Dynamic Clock Chain Bypass
US20160078965A1 (en) Scannable memories with robust clocking methodology to prevent inadvertent reads or writes
JP2006058152A (ja) 半導体装置の試験方法及び半導体装置の試験回路
JP6305823B2 (ja) スキャンテスト回路
US11619661B1 (en) On-die techniques for converting currents to frequencies
JP4272898B2 (ja) 半導体テスト回路及びそのテスト方法
Jayagowri Techniques for low power and area optimized VLSI testing using novel scan flip-flop
Kato et al. Acceleration of scan-based on-chip delay measurement using extra latches and multiple asynchronous transfer scan chains
Inoue et al. Capture in Turn Scan for Reduction of Test Data Volume, Test Application Time and Test Power