TWI681200B

TWI681200B - 晶片

Info

Publication number: TWI681200B
Application number: TW107137093A
Authority: TW
Inventors: 永昇平; 薛培英; 郭俊儀
Original assignee: 瑞昱半導體股份有限公司
Priority date: 2018-10-19
Filing date: 2018-10-19
Publication date: 2020-01-01
Also published as: TW202016562A; US10698029B2; US20200124666A1

Abstract

一種晶片包含一或多個功能輸入墊、一序列產生電路、至少一邏輯電路、至少一掃描鏈、一選擇電路、及至少一序列輸出墊。功能輸入墊用以接收功能序列。序列產生電路用以產生一診斷序列。邏輯電路包含多個邏輯閘，用以響應功能序列並輸出至少一邏輯結果。於掃描鏈被選擇電路致能時，掃描鏈輸出一響應邏輯結果的響應結果，或一響應診斷序列的診斷結果。序列輸出墊於掃描鏈響應診斷序列時，接收診斷結果。

Description

晶片

本案描述一種晶片，尤其是具有序列產生電路的晶片。

晶片包含多個由正反器組成的掃描鏈及多個由數位或類比邏輯電路組成的組合電路，且每一掃描鏈電性連接多個邏輯電路。掃描鏈適於儲存至少一位元的資料，如邏輯1或邏輯0等數位訊號，而且掃描鏈可依據先前的輸入訊號，產生輸出訊號。邏輯電路可依據目前的輸入訊號，產生輸出訊號。一種常見的測試晶片的方式是先將晶片放置在印刷電路板上，再以位於印刷電路板上的微處理器輸入特定的邏輯值至晶片，致使晶片輸出特定的輸出結果。接著，操作員比對輸入特定的邏輯值及輸出結果，偵錯位於晶片內部的掃描鏈及邏輯電路。另一種常見的測試晶片的方式是在晶片放置在印刷電路板上之後，仍無法偵錯出失能或故障的邏輯電路及掃描鏈時，只好將晶片放置在自動測試機台上，進行完整地掃描邏輯電路及掃描鏈。如此一來，偵錯出位於晶片的掃描鏈及邏輯電路失能或故障相當耗費人力及時間。

不僅如此，晶片放置在印刷電路板的測試方式無法判斷出掃描鏈是否有缺陷。此外，假設操作員將輸入特定的邏輯值設定為由邏輯電路接收，若操作員欲將由邏輯電路接收切換成由掃描鏈接收時，操作員也無法得知是否能夠切換成功。再者，即使晶片成功接收特定的邏輯值，操作員也無法在連接多個邏輯電路的掃描鏈中偵錯出是掃描鏈失效還是多個邏輯電路的其中之一個或數個失效。

鑒於上述問題，本案提供一種晶片，包含：多個功能輸入墊、一序列產生電路、至少一邏輯電路、至少一掃描鏈、一選擇電路、及至少一序列輸出墊。功能輸入墊用以接收一功能序列。序列產生電路用以產生一診斷序列。邏輯電路包含多個邏輯閘，該些邏輯閘電性連接該些功能輸入墊，用以響應功能序列並輸出至少一邏輯結果。掃描鏈電性連接該些邏輯閘及序列產生電路，掃描鏈被致能時，輸出一響應邏輯結果的響應結果，或一響應診斷序列的診斷結果。選擇電路電性連接該些邏輯閘、序列產生電路、及掃描鏈，並依據一控制訊號，選擇性致能掃描鏈接收序列產生電路或邏輯電路的輸出。序列輸出墊於掃描鏈響應診斷序列時，接收診斷結果。

依據一些實施例，序列產生電路包含至少一時脈電路、至少一正反器、及至少一反相器。時脈電路用以產生一時脈訊號。正反器依據時脈訊號，產生診斷序列。反相器電性連接在正反器之一輸入端與一輸出端之間。

依據一些實施例，序列產生電路另包含一時脈輸入墊、及一多工器。時脈輸入墊接收一振盪訊號。多工器電性連接時脈輸入墊、時脈電路(PLL)及正反器之間，並依據控制訊號，選擇性輸出振盪訊號或時脈訊號。於多工器輸出振盪訊號時，正反器產生關聯於振盪訊號之診斷序列，於多工器輸出時脈訊號時，正反器產生關聯於時脈訊號之診斷序列。

依據一些實施例，選擇電路包含：一多工器、一控制輸入墊、及一切換介面。多工器電性連接在序列產生電路及掃描鏈之間，被致能時，輸出與不輸出診斷序列。控制輸入墊接收控制訊號。切換介面電性連接多工器、控制輸入墊、及掃描鏈，依據控制訊號，致能多工器、及掃描鏈的輸出，其中，於多工器輸出診斷序列時，掃描鏈自序列產生電路接收診斷序列並輸出診斷結果，於多工器不輸出診斷序列時，掃描鏈自該些邏輯閘接收邏輯結果並輸出響應結果。

依據一些實施例，選擇電路另包含一掃描輸入墊。掃描輸入墊用以接收一全掃描序列。多工器電性連接掃描輸入墊及序列產生電路，用以選擇性輸出全掃描序列或診斷序列，於多工器輸出全掃描序列時，掃描鏈接收全掃描序列，並交替輸出診斷結果及響應結果。

依據一些實施例，切換介面包含一致能輸入墊、一限制邏輯閘、一第一多工器、及一序列切換電路。致能輸入墊用以接收一低位準訊號。限制邏輯閘用以產生一高位準訊號。第一多工器用以輸出低位準訊號或高位準訊號，於第一多工器輸出低位準訊號時，致能掃描鏈接收邏輯結果並輸出響應結果，於第一多工器輸出高位準訊號時，致能掃描鏈接收診斷序列並輸出診斷結果。序列切換電路依據控制訊號，致能第一多工器、多工器、及掃描鏈的輸出。

依據一些實施例，掃描鏈包含依序串聯的多個正反掃描器，電性連接序列產生電路及序列輸出墊之間，於選擇電路致能序列產生電路的輸出時，該些正反掃描器響應診斷序列，並輸出診斷結果，於選擇電路致能該些邏輯閘的輸出時，該些正反掃描器響應邏輯結果，並輸出響應結果。

依據一些實施例，正反掃描器包含一多工器、及一正反器。多工器被選擇電路致能時，多工器選擇性接收序列產生電路或該些邏輯閘的輸出。正反器於多工器接收序列產生電路或該些邏輯閘的輸出時，輸出響應結果。

依據一些實施例，序列輸出墊為複數個，並包含至少一功能輸出墊、及至少一診斷輸出墊。功能輸出墊用以輸出響應邏輯結果的響應結果。診斷輸出墊用以輸出響應診斷序列的響應結果。

綜上所述，本案晶片於產生診斷序列時，輸出響應診斷序列的診斷結果。經由比對診斷序列及診斷結果，偵錯位於晶片內的掃描鏈。

參照圖1，圖1繪示本案晶片10第一實施例之電路方塊示意圖。微處理器700可產生一控制訊號，用以致動晶片10的測試模式，其中晶片的測試模式為一診斷模式、一功能模式、及一全掃描模式。晶片10包含一序列產生電路200、多個組合電路300A~300C、一選擇電路500、一或多個功能輸入墊100、及一或多個序列輸出墊600。每一組合電路300A~300C包含一或多個掃描鏈400A~400C及一或多個邏輯電路310A~310C，其中邏輯電路包含多個邏輯閘311A~311N，掃描鏈400A~400C包含多個正反掃描器410A~410N。惟，邏輯電路310A~310C及掃描鏈400A~400C之間的連接關係容後詳述。

微處理器700例如但不限於中央處理器、微處理機、特定應用積體電路（ASIC）等可執行程式並控制周邊裝置的運算裝置。微處理器700可配置在用於偵錯晶片10的印刷電路板上或自動測試機台內。

於診斷模式下，晶片10可自動產生一診斷序列，及輸出一響應診斷序列的診斷結果。操作員比較診斷序列及診斷結果是否相符，若相符，被測量的掃描鏈400A~400C正常運作，若不相符，被測量的掃描鏈400運作異常或失效。

於功能模式下，晶片10接收一或多個功能序列，及輸出對應的響應結果。不過，於功能模式下，晶片10輸出的響應結果還須搭配晶片10於診斷模式下輸出的診斷結果，方能判斷掃描鏈400A~400C及邏輯電路310A~310C是正常運作，還是故障或失效。

當晶片10在診斷模式下時，選擇電路500選擇由序列產生電路200輸出診斷序列至掃描鏈400A~400C。接著，掃描鏈400A~400C輸出一響應診斷序列的診斷結果至序列輸出墊600。當晶片10在功能模式下時，選擇電路500選擇由邏輯電路310A~310C輸出邏輯結果至掃描鏈400。接著，掃描鏈400輸出一響應邏輯結果的響應結果至序列輸出墊600。

功能輸入墊100電性連接邏輯電路310A~310C，用以接收一功能序列。功能序列例如但不限於邏輯0和邏輯1組合的數位序列。

序列產生電路200用以產生一診斷序列。診斷序列例如但不限於邏輯0和邏輯1組合的數位序列。

合併參閱圖1及圖2，圖2繪示本案晶片第二實施例之電路方塊示意圖。依據一些實施例，晶片10可包含一組合電路300。組合電路300可包含一邏輯電路310A及一掃描鏈400A。序列產生電路200包含至少一用以產生時脈訊號的時脈電路210、至少一正反器220、及至少一反相器230。時脈電路210電性連接正反器220、邏輯電路310A、及掃描鏈400A。正反器220依據時脈訊號的工作週期，產生對應於時脈訊號的工作週期的診斷序列。反相器230電性連接在正反器220之一輸入端與一輸出端之間。舉例來說，時脈電路210產生一預設工作週期的時脈訊號，D型正反器的訊號輸入端接收前述時脈訊號，以及反相器230的輸入端電性連接D型正反器的輸入端，反相器230的輸出端電性連接D型正反器的輸出端及選擇電路500。

邏輯電路310A具有一或多個輸入端，其可分別電性連接功能輸入墊100，用以響應功能序列並輸出至少一邏輯結果。邏輯電路310A可以是但不限於一個邏輯閘311A~311N，也可以是多個邏輯閘311A~311N的組合，其中邏輯閘311A~311N例如但不限於反相器320A、320B、及閘321、或閘322、互斥或閘323、緩衝閘或其他邏輯閘等。舉例來說，邏輯電路310A可以是但不限於一個及閘321（AND Gate）與一個或閘322（OR Gate）的組合。及閘321具有二輸入端、及一輸出端，其中二輸入端分別電性連接一功能輸入墊100，輸出端電性連接位於掃描鏈400中最左側的正反掃描器410A。或閘322具有二輸入端、及一輸出端，其中一輸入端分別電性連接功能輸入墊100及另一輸入端電性連接位於中間的正反掃描器410B的輸出端，輸出端電性連接位於最右側的正反掃描器410C。

掃描鏈400A電性連接邏輯電路310A、選擇電路500、及序列輸出墊600。於掃描鏈400A被致能時，輸出一響應邏輯結果的響應結果，或一響應診斷序列的診斷結果。舉例來說，掃描鏈400A例如但不限於三個依序串聯正反掃描器410A~410C，其中位於最左側的正反掃描器410A電性連接選擇電路500，位於最右側的正反掃描器410C電性連接一或多個序列輸出墊600。於選擇電路500致能序列產生電路200的輸出時，位於最左側的正反掃描器410A接收診斷序列，位於中間的正反掃描器410B響應前一個正反掃描器410A的輸出，直至位於最右側的正反掃描器410C輸出診斷結果為止。同理，於選擇電路500致能邏輯電路310A的輸出時，位於最左側的正反掃描器410A接收邏輯結果，位於中間的正反掃描器410B響應前一個正反掃描器410A的輸出，直至位於最右側的正反掃描器410C輸出響應結果為止。也就是說，掃描鏈400A~400C可經由選擇電路500驅動，選擇性輸出一響應於診斷序列的診斷結果及一響應於邏輯結果的響應結果。

參閱圖3，圖3繪示圖1組合電路第二實施例之電路方塊示意圖。依據一些實施例，晶片10可包含多個組合電路300A~300C，每一組合電路300A~300C包含多個邏輯電路310A~310C及多個掃描鏈400A~400C。舉例來說，晶片10包含三個組合電路300A~300C，每一組合電路300A~300C包含三個邏輯電路310A~310C及三個掃描鏈400A~400C。每一邏輯電路310A~310C可由多個邏輯閘311A~311N的至少其中之二組成相同或相異的電路。每一掃描鏈400A~400C例如但不限於多個依序串連的正反掃描器410A~410N，其中位於最左側的正反掃描器410A電性連接選擇電路500，位於最右側的正反掃描器410N電性連接一或多個序列輸出墊600。

邏輯電路310A可以是但不限於一個及閘321與或閘322的組合，已見於上述相關段落，不再贅述。

邏輯電路310B可以是但不限於二個反相器320A、320B、一個及閘321、及一個互斥或閘323的組合。及閘321具有二輸入端、及一輸出端，其中二輸入端分別電性連接一功能輸入墊100。互斥或閘323具有二輸入端及一輸出端，其中一輸入端電性連接及閘321的輸出端，及另一輸入端電性連接正反掃描器410B，輸出端電性連接正反掃描器410C及一反相器320B。反相器320A具有一輸入端及一輸出端，其中輸入端電性連接及閘321的其中之一輸入端，輸出端電性連接互斥或閘323的其中之一輸入端。反相器320B具有一輸入端及一輸出端，其中輸入端電性連接互斥或閘323的輸出端及正反掃描器410C，輸出端電性連接一序列輸出墊600。

邏輯電路310C可以是但不限於二個及閘321A、321B、一個或閘322、一個互斥或閘323、及二個反相器320、320B的組合。及閘321A的二輸入端分別電性連接一功能輸入墊100，且及閘321A的一輸出端電性連接及閘321B的一輸入端。及閘321B的另一輸入端電性連接一功能輸入墊100，及閘321B的輸出端電性連接正反掃描器410B。互斥或閘323的一輸入端電性連接正反掃描器410A，另一輸入端串聯反相器320A的輸出端之後，由反相器320A的輸入端電性連接正反掃描器410B，互斥或閘323的輸出端電性連接或閘322的一輸入端。或閘322的另一輸入端電性連接正反掃描器410N，或閘322的一輸出端串聯反相器320B之後，由反相器320B的輸出端電性連接一序列輸出墊600。

合併參閱圖2、及圖8，圖8繪示圖1正反掃描器410第一實施例之電路方塊示意圖。正反掃描器410、410A~410C包含一多工器411、及電性連接多工器411的一正反器412。多工器411被選擇電路500致能時，多工器411可選擇性接收序列產生電路200或邏輯電路310A的輸出。正反器412於多工器411接收序列產生電路200或邏輯電路310A的輸出時，輸出響應結果。

復參圖8，正反掃描電路410可以是但不限於多工器411及電性連接多工器411的D型正反器412的組合。多工器411具有功能訊號輸入端D、掃描訊號輸入端SI、及致能訊號輸入端SE。D型正反器412具有一電性連接多工器411的輸入端、一輸出端SO及一用於接收由時脈電路210輸出的時脈訊號的時脈訊號輸入端。多工器411的功能訊號輸入端D電性連接邏輯電路310A~310C中任一個邏輯閘311A~311N的輸出端。多工器411的掃描訊號輸入端SI電性連接序列產生電路200的輸出端，即多工器411的輸出端。當掃描訊號致能輸入端SE為致能狀態時，多工器的掃描訊號輸入端SI自序列產生電路200接收診斷序列，且D型正反器412的輸出端輸出響應診斷序列的診斷結果。當掃描訊號致能輸入端SE為失能狀態時，多工器411的功能訊號輸入端D自邏輯電路310A~310C接收邏輯結果，且D型正反器412的輸出端輸出響應邏輯結果的響應結果。

合併參閱圖2及圖3，選擇電路500可以是但不限於通用同步或非同步收發機（Universal Synchronous Asynchronous Receiver Transmitter, USART），如RS-232、RS-422、RS-485或其他收發器；積體電路之間匯流排（Inter-Integrated Circuit Bus, I ²C Bus）；以及串行外設介面（Serial Peripheral Interface Bus, SPI）。選擇電路500電性連接一或多個邏輯電路310A~310C、一序列產生電路200、及一或多個掃描鏈400A~400C，並依據微處理器700產生的一控制訊號，選擇性致能掃描鏈400A~400C接收序列產生電路200或邏輯電路310A~310C的輸出。

依據一些實施例，選擇電路500包含一多工器510、一控制輸入墊520、及一切換介面530。多工器510電性連接在序列產生電路200及掃描鏈400A~400C之間，多工器510被致能時，輸出與不輸出診斷序列。控制輸入墊520用以接收控制訊號。切換介面530電性連接多工器510、控制輸入墊520、及掃描鏈400A~400C，依據控制訊號，致能多工器510與掃描鏈400A~400C的輸出。於多工器510輸出診斷序列時，掃描鏈400A~400C自序列產生電路200接收診斷序列並輸出診斷結果，於多工器510不輸出診斷序列時，掃描鏈400A~400C自該些邏輯閘310A~310C接收邏輯結果並輸出響應結果。

多工器510（Multiplexer, MUX）具有多個資料輸入端、多個資料選擇端、及一資料輸出端。舉例來說，多工器510具有用分別連接掃描輸入墊540及序列產生電路200的二資料輸入端，用於連接選擇電路500的資料選擇端，以及用於連接掃描鏈400A~400C中位於最左側的正反掃描器410A。

切換介面530可以是但不限於通用同步或非同步收發機，如RS-232、RS-422、RS-485或其他收發器；積體電路之間匯流排；以及串行外設介面。切換介面530電性連接多工器510，用以致能多工器510選擇性輸出診斷序列及全掃描序列。

依據一些實施例，切換介面530包含一致能輸入墊531、一限制邏輯閘533、一第一多工器535、及一序列切換電路537。致能輸入墊531用以接收一低位準訊號。限制邏輯閘533用以產生一高位準訊號。第一多工器535於被微處理器700致能時，用以輸出低位準訊號或高位準訊號，於第一多工器535輸出低位準訊號時，致能掃描鏈400A~400C接收邏輯結果並輸出響應結果，於第一多工器535輸出高位準訊號時，致能掃描鏈400A~400C接收診斷序列並輸出診斷結果。序列切換電路537依據控制訊號，致能第一多工器535、多工器510、及掃描鏈400A~400C的輸出。

致能輸入墊531用以接收一邏輯0的數位序列，即低位準訊號。

限制邏輯閘533例如但不限於領結邏輯閘（tie cell），用以輸出邏輯1的數位序列，即高位準訊號。

序列切換電路537可以是但不限於上述通用同步或非同步收發機、上述積體電路之間匯流排、及上述串行外設介面（Serial Peripheral Interface Bus, SPI）。序列切換電路537電性連接多工器510的資料選擇端及第一多工器535的資料選擇端。

第一多工器535例如但不限於多工器。第一多工器535具有二個資料輸入端、一資料選擇端、及一資料輸出端。二個資料輸入端分別電性連接致能輸入墊531及限制邏輯閘533。資料選擇端電性連接序列切換電路537。資料輸出端電性連接掃描鏈400A~400C中一或多個正反掃描器410A~410N。

依據一些實施例，選擇電路500另包含掃描輸入墊540。掃描輸入墊540用以接收一全掃描序列，如圖2及圖3所示。多工器510電性連接掃描輸入墊540及序列產生電路200，用以選擇性輸出全掃描序列或診斷序列，於多工器510輸出全掃描序列時，掃描鏈400A~400C接收全掃描序列，並交替輸出診斷結果及響應結果，如圖3所示。

復參圖2，在全掃描模式下，晶片10可經由掃描輸入墊540接收一或多個全掃描序列，用以診錯掃描鏈400A及邏輯電路300。全掃描序列包含功能序列及診斷序列。

復參圖3，於晶片10位於自動測試機台上時，晶片10接收一或多個全掃描序列，並由自動測試機台控制一或多個掃描鏈400A~400C交替接收序列產生電路200產生的診斷序列及一或多個邏輯電路310A~310C產生的邏輯結果。

復參圖1至圖3，序列輸出墊600於掃描鏈400A~400C響應診斷序列時，接收診斷結果，於掃描鏈400A~400C響應邏輯結果時，接收響應結果。序列輸出墊600為複數個，並包含至少一功能輸出墊610、及至少一診斷輸出墊620。功能輸出墊610用以輸出響應於邏輯結果的響應結果。診斷輸出墊620用以輸出響應於診斷序列的診斷結果。

參照圖4，圖4繪示本案晶片第三實施例之硬體結構示意圖。本實施例的晶片10包含一序列產生電路200、一或多個邏輯電路310A~310C、一或多個掃描鏈400A~400C、一選擇電路500、多個功能輸入墊100、多個序列輸出墊600、及一時脈輸入墊250。

時脈輸入墊250用以接收由石英振盪器800產生的具有工作週期的振盪訊號。時脈輸入墊250電性連接序列產生電路200、多個掃描鏈400A~400C、及多個邏輯電路310A~310C。於時脈輸入墊接250接收振盪訊號時，序列產生電路200產生對應於振盪訊號的診斷序列，選擇電路500致能掃描鏈400A~400C接收並響應診斷序列，以及輸出一診斷結果。

序列產生電路200、邏輯電路310A~310C、掃描鏈400A~400C、選擇電路500、功能輸入墊100、及序列輸出墊600已見於上述相關段落，不再贅述。

參照圖5，圖5繪示本案晶片第四實施例之硬體結構示意圖。本實施例與第一實施例的差異在於晶片10另包含一時脈輸入墊250、及一多工器260。多工器260具有分別用於連接時脈輸入墊250及時脈電路210的資料輸入端，用於選擇性輸出時脈訊號及振盪訊號的資料輸出端。於多工器260輸出時脈訊號時，序列產生電路200產生對應於時脈訊號的診斷序列。同理，於多工器260輸出振盪訊號時，序列產生電路200產生對應於振盪訊號的診斷序列。

參閱圖6，圖6繪示圖1序列產生電路200第二實施例之電路方塊示意圖。序列產生電路200包含一或多個正反器220、一或多個反相器230、及一邏輯閘。邏輯閘之一輸入端電性連接多個正反器220之一部份，且邏輯閘之一輸出端電性連接該些正反器220之另一部分。反相器230電性連接該些正反器220之一部份及該些正反器220之另一部分之間。正反器220、邏輯閘、及反相器230係為常見的電路元件，不再贅述。依據一些實施例，邏輯閘可以為複數個，該些邏輯閘可任意電性連接一或多個正反器220、及一或多個反相器230。

舉例來說，序列產生電路包含四個D型正反器220、一個反相器230、及一個及閘240A。位於及閘240A左側的二個D型正反器220相互串聯，以及位於及閘240A右側的二個D型正反器220相互串聯。及閘240的二輸入端分別電性連接位於及閘240左側的二個D型正反器220的輸出端，以及及閘240的輸出端電性連接位於及閘240A右側中鄰近及閘240A的D型正反器220。反相器230的輸入端電性連接位於最左側的D型正反器，以及反相器230的輸出端電性連接位於最右側的D型正反器。

參閱圖7，圖7繪示圖1序列產生電路200第三實施例之電路方塊示意圖。依據一些實施例，序列產生電路包含四個D型正反器220、一個反相器230、及一個或閘240B。或閘240B的二輸入端分別電性連接位於或閘240B左側的二個D型正反器220的輸出端，以及或閘240B的輸出端電性連接位於或閘240B右側中鄰近或閘240B的D型正反器220。

D型正反器220、及反相器230已見於上述相關段落，不再贅述。

本文所述「響應」係指本案所述「邏輯電路」、「掃描鏈」、「序列產生電路」、及「選擇電路」中任一電路於接收一輸入訊號時，增益輸入訊號或經由一時脈訊號觸發，選擇性輸出目前的輸入訊號及前一次的輸入訊號。

綜上所述，本案晶片於產生診斷序列時，輸出響應診斷序列的診斷結果。操作員可經由比對診斷序列及診斷結果，偵錯位於晶片內的掃描鏈。

10‧‧‧晶片 100‧‧‧功能輸入墊 200‧‧‧序列產生電路 210‧‧‧時脈電路 220‧‧‧正反器 230‧‧‧反相器 240A‧‧‧及閘 240B‧‧‧或閘 250‧‧‧時脈輸入墊 260‧‧‧多工器 300‧‧‧組合電路 300、300A~300C‧‧‧組合電路 310A~310C‧‧‧邏輯電路 311A~311N‧‧‧邏輯閘 320A、320B‧‧‧反相器 321、321A、321B‧‧‧及閘 322‧‧‧或閘 323‧‧‧互斥或閘 400‧‧‧掃描鏈 400A~400C‧‧‧掃描鏈 410、410A~410N‧‧‧正反掃描器 411‧‧‧多工器 D‧‧‧功能訊號輸入端 SI‧‧‧掃描訊號輸入端 SE‧‧‧致能訊號輸入端 412‧‧‧正反器 SO‧‧‧輸出端 500‧‧‧選擇電路 510‧‧‧多工器 520‧‧‧控制輸入墊 530‧‧‧切換介面 531‧‧‧致能輸入墊 533‧‧‧限制邏輯閘 535‧‧‧第一多工器 537‧‧‧序列切換電路 540‧‧‧掃描輸入墊 600‧‧‧序列輸出墊 610‧‧‧功能輸出墊 620‧‧‧診斷輸出墊 700‧‧‧微處理器 800‧‧‧石英振盪器

[圖1] 繪示本案晶片第一實施例之電路方塊示意圖。 [圖2] 繪示本案晶片第二實施例之電路方塊示意圖。 [圖3] 繪示圖1組合電路第二實施例之電路方塊示意圖。 [圖4] 繪示本案晶片第三實施例之硬體結構示意圖。 [圖5] 繪示本案晶片第四實施例之硬體結構示意圖。 [圖6] 繪示圖1序列產生電路第二實施例之電路方塊示意圖。 [圖7] 繪示圖1序列產生電路第三實施例之電路方塊示意圖。 [圖8] 繪示圖1正反掃描器第一實施例之電路方塊示意圖。

10‧‧‧晶片

100‧‧‧功能輸入墊

200‧‧‧序列產生電路

210‧‧‧時脈電路

300A~300C‧‧‧組合電路

310A~310C‧‧‧邏輯電路

311A~311N‧‧‧邏輯閘

400A~400C‧‧‧掃描鏈

410A~410N‧‧‧正反掃描器

500‧‧‧選擇電路

520‧‧‧控制輸入墊

531‧‧‧致能輸入墊

540‧‧‧掃描輸入墊

600‧‧‧序列輸出墊

610‧‧‧功能輸出墊

620‧‧‧診斷輸出墊

Claims

一種晶片，包含：多個功能輸入墊，用以接收一功能序列；一序列產生電路，用以產生一診斷序列；至少一邏輯電路，包含多個邏輯閘，該些邏輯閘電性連接該些功能輸入墊，用以響應該功能序列，並輸出至少一邏輯結果；至少一掃描鏈，電性連接該些邏輯閘及該序列產生電路，該掃描鏈被致能時，輸出一響應該邏輯結果的響應結果，或一響應該診斷序列的診斷結果；一選擇電路，電性連接該些邏輯閘、該序列產生電路、及該掃描鏈，依據一控制訊號，選擇性致能該掃描鏈接收該序列產生電路或該邏輯電路的輸出；以及至少一序列輸出墊，於該掃描鏈響應該診斷序列時，接收該診斷結果，於該掃描鏈響應該邏輯結果時，接收該響應結果。
如請求項1所述之晶片，其中該序列產生電路包含：至少一時脈電路，用以產生一時脈訊號；至少一正反器，依據該時脈訊號，產生該診斷序列；以及至少一反相器，電性連接在該正反器之一輸入端與一輸出端之間。
如請求項2所述之晶片，其中：該正反器為複數個；以及該序列產生電路包含至少一邏輯閘，該邏輯閘之一輸入端電性連接該些正反器之一部份，且該邏輯閘之一輸出端電性連接該些正反器之另一部分，以及該反相器電性連接該些正反器之一部份及該些正反器之另一部分之間。
如請求項2所述之晶片，其中該序列產生電路包含：一時脈輸入墊，接收一振盪訊號；以及一多工器，電性連接該時脈輸入墊、該時脈電路及該正反器之間，並依據該控制訊號，選擇性輸出該振盪訊號或該時脈訊號；其中，於該多工器輸出該振盪訊號時，該正反器產生關聯於該振盪訊號之該診斷序列，於該多工器輸出該時脈訊號時，該正反器產生關聯於該時脈訊號之該診斷序列。
如請求項1所述之晶片，其中該選擇電路包含：一多工器，電性連接在該序列產生電路及該掃描鏈之間，被致能時，輸出與不輸出該診斷序列；一控制輸入墊，接收該控制訊號；以及一切換介面，電性連接該多工器、該控制輸入墊、及該掃描鏈，依據該控制訊號，致能該多工器、及該掃描鏈的輸出；其中，於該多工器輸出該診斷序列時，該掃描鏈自該序列產生電路接收該診斷序列並輸出該診斷結果，於該多工器不輸出該診斷序列時，該掃描鏈自該些邏輯閘接收該邏輯結果並輸出該響應結果。
如請求項5所述之晶片，其中該選擇電路包含：一掃描輸入墊，用以接收一全掃描序列；以及該多工器電性連接該掃描輸入墊及該序列產生電路，用以選擇性輸出該全掃描序列或該診斷序列，於該多工器輸出該全掃描序列時，該掃描鏈接收該全掃描序列，並交替輸出該診斷結果及該響應結果。
如請求項5所述之晶片，其中該切換介面包含：一致能輸入墊，用以接收一低位準訊號；一限制邏輯閘，用以產生一高位準訊號；一第一多工器，用以輸出該低位準訊號或該高位準訊號，於該第一多工器輸出該低位準訊號時，致能該掃描鏈接收該邏輯結果並輸出該響應結果，於該第一多工器輸出該高位準訊號時，致能該掃描鏈接收該診斷序列並輸出該診斷結果；以及一序列切換電路，依據該控制訊號，致能該第一多工器、該多工器、及該掃描鏈的輸出。
如請求項1所述之晶片，其中該掃描鏈包含：依序串聯的多個正反掃描器，電性連接該序列產生電路及該序列輸出墊之間，於該選擇電路致能該序列產生電路的輸出時，該些正反掃描器響應該診斷序列，並輸出該診斷結果，於該選擇電路致能該些邏輯閘的輸出時，該些正反掃描器響應該邏輯結果，並輸出該響應結果。
如請求項8所述之晶片，其中該正反掃描器包含：一多工器，被該選擇電路致能時，該多工器選擇性接收該序列產生電路或該些邏輯閘的輸出；以及一正反器，於該多工器接收該序列產生電路或該些邏輯閘的輸出時，輸出該響應結果。
如請求項1所述之晶片，其中：該序列輸出墊為複數個，並包含：至少一功能輸出墊，用以輸出響應該邏輯結果的該響應結果；以及至少一診斷輸出墊，用以輸出響應該診斷序列的該響應結果。