KR101293445B1 - 스캔 시프트 동작 동안 ｉｖｄ를 감소시키는 시스템 및 장치 - Google Patents

스캔 시프트 동작 동안 ｉｖｄ를 감소시키는 시스템 및 장치 Download PDF

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Abstract

본 발명은 스캔 시프트(scan shift) 동작 동안 IVD(instantaneous voltage droop)를 감소시키는 시스템에 관한 것이다. 일실시예에서, 시스템은 입력 클록 신호를 수신하도록 구성된 제 1 그룹의 클록 게이팅 셀 및 제 1 그룹의 클록 게이팅 셀에 결합된 제 1 그룹의 플립플롭을 포함한다. 제 1 그룹의 클록 게이팅 셀의 각각의 클록 게이팅 셀은 스캔 시프트 동작 동안 입력 클록 신호를 제 1 기간(duration)만큼 지연시키도록 구성된 제 1 지연 소자를 포함한다. 상기 시스템은 또한 입력 클록 신호를 수신하도록 구성된 제 2 그룹의 클록 게이팅 셀 및 제 2 그룹의 클록 게이팅 셀에 결합된 제 2 그룹의 플립플롭을 포함한다. 제 2 그룹의 클록 게이팅 셀의 각각의 클록 게이팅 셀은 스캔 시프트 동작 동안 입력 클록 신호를 제 2 기간만큼 지연시키도록 구성된 제 2 지연 소자를 포함한다.

Description

스캔 시프트 동작 동안 ＩＶＤ를 감소시키는 시스템 및 장치{SYSTEM AND DEVICE FOR REDUCING INSTANTANEOUS VOLTAGE DROOP DURING A SCAN SHIFT OPERATION}
본 발명은 전자기기에 관한 것이다. 보다 구체적으로는, 본 발명은 DFT(design for test) 시스템 및 장치에 관한 것이다.
스캔 디자인(scan design)은 DFT에 사용되는 기술이다. 스캔 체인(scan chain)은 스캔 모드 또는 스캔 테스트 모드가 어서트될 때 칩 내의 각각의 모든 플립플롭을 하나의 긴 시프트 레지스터로서 연결함으로써, 시스템온칩(system-on-chip)과 같은 칩에 형성될 수 있다. 스캔 모드 동안, 스캔 시프트 동작 또는 스캔 캡처 동작이 수행될 수도 있다. 스캔 시프트 동작이 허용되면, 하나의 입력을 사용하여 일련의 테스트 패턴 입력을 스캔 체인에 로딩할 수도 있다. 스캔 시프트 동작이 진행 중인 동안, 칩의 정상 동작은 중지될 수도 있다. 다음 스캔 캡처 동작 동안에, 스캔 체인 내의 테스트 패턴 및 칩 내의 조합 논리 회로(combinational circuits)의 기능적 입력(functional input)에 기초하여 칩의 정상 동작이 수행될 수도 있다. 그 다음에, 후속 스캔 시프트 동작 동안에 스캔 캡처 동작의 결과가 시프트될 수 있으며, 여기서 칩의 정상 동작을 확인하기 위해 이 결과는 예상 테스트 패턴과 비교될 수도 있다.
칩 내의 모든 플립플롭은 테스터(예컨대, 외부 테스터)로부터의 입력 클록 신호 또는 스캔 클록 신호에 따라서 테스트 패턴의 시프트를 수행하므로, 플립플롭의 동시 시프팅 또는 스위칭은 파워 그리드에서 높은 IVD(instantaneous voltage droop)를 일으킬 수도 있다. 높은 IVD는 신속한 스캔 시프트 동작 완료를 방해하여, 부가적인 칩 테스팅 시간 및/또는 비용을 유발할 수 있다.
따라서, IVD를 감소시키기 위한 다수의 방법이 존재해 왔다. 그 중 한 방법에서는, 스캔 체인으로 로딩되는 테스트 패턴이 IVD를 감소시키도록 수정될 수 있다. 예를 들면, 0-필 및/또는 1-필이 스캔 시프트 동작 동안에 플립플롭 천이의 수를 감소시키기 위해 채용된 ATPG(automatic test pattern generation) 기법일 수 있다. 이 기법은 IVD를 감소시키는데 효과적일 수 있지만, 여분의 0 및 1을 갖는 테스트 패턴의 수정을 보상하기 위해 보다 많은 테스트 패턴이 필요하고, 따라서 보다 많은 테스트 시간이 요구될 수 있다.
이와 달리, IVD를 감소시키기 위해 칩의 설계를 수정할 수도 있다. 예를 들면, 플립플롭 출력 게이팅 기법에서는, 스캔 시프트 동작 동안에 플립플롭 출력이 게이트오프되어 플립플롭 출력에 의해 구동된 회로 소자들(예컨대, 결합 회로 내 논리 게이트들)이 스캔 시프트 동작 동안 플립플롭에서 어떠한 변화도 못 볼 수 있다. 다른 예에서는, 스캔 체인 내의 플립플롭이 기능적 접속 및 스캔 접속을 위해 별도의 출력 핀을 갖도록 설계될 수도 있다. 그 결과, 플립플롭의 기능적 출력이 스캔 시프트 동작 동안 변하지 않을 수 있다. 그러나, 두 기법 모두 부가적인 하드웨어를 요구하고/또는 칩의 성능을 저하시킨다.
본 발명은 스캔 시프트(scan shift) 동작 동안 IVD(instantaneous voltage droop)를 감소시키는 시스템에 관한 것이다. 본 발명의 일측면에 따르면, 논리 소자의 스캔 시프트 동작 동안 IVD(instantaneous voltage droop)를 감소시키는 시스템은 입력 클록 신호를 수신하도록 구성된 제 1 그룹의 클록 게이팅 셀을 포함한다. 제 1 그룹의 클록 게이팅 셀의 각각의 클록 게이팅 셀은 스캔 시프트 동작 동안 입력 클록 신호를 제 1 기간(duration)만큼 지연시키도록 구성된 제 1 지연 소자를 포함한다. 또한, 이 시스템은 제 1 그룹의 클록 게이팅 셀에 결합된 제 1 그룹의 플립플롭을 포함한다.
이 시스템은 또한 입력 클록 신호를 수신하도록 구성된 제 2 그룹의 클록 게이팅 셀을 포함한다. 제 2 그룹의 클록 게이팅 셀의 각각의 클록 게이팅 셀은 스캔 시프트 동작 동안 입력 클록 신호를 제 2 기간만큼 지연시키도록 구성된 제 2 지연 소자를 포함한다. 또한, 이 시스템은 및 제 2 그룹의 클록 게이팅 셀에 결합된 제 2 그룹의 플립플롭을 포함하며, 여기서 제 1 그룹의 플립플롭 및 제 2 그룹의 플립플롭은 스캔 시프트 동작 동안 제 1 기간만큼 지연된 입력 클록 신호 및 제 2 기간만큼 지연된 입력 클록 신호를 각각 수신하도록 구성된다.
본 발명의 다른 측면에서, 논리 소자의 스캔 시프트 동작 동안 IVD(instantaneous voltage droop)를 감소시키는 시스템은 입력 클록 신호를 수신하도록 구성된 제 1 그룹의 클록 게이팅 셀을 포함하며, 여기서 제 1 그룹의 클록 게이팅 셀의 각각의 클록 게이팅 셀은 스캔 시프트 동작 동안 입력 클록 신호를 제 1 기간(duration)만큼 지연시키도록 구성된 제 1 지연 소자를 포함한다. 이 시스템은 또한, 제 1 그룹의 클록 게이팅 셀에 결합되어 스캔 시프트 동작 동안 제 1 기간만큼 지연된 상기 입력 클록 신호를 전송하도록 구성된 제 1 그룹의 바이패스 멀티플렉서와, 제 1 그룹의 바이패스 멀티플렉서에 결합된 제 1 그룹의 플립플롭을 포함한다.
이 시스템은 또한 입력 클록 신호를 수신하도록 구성된 제 2 그룹의 클록 게이팅 셀을 포함하며, 여기서 제 2 그룹의 클록 게이팅 셀의 각각의 클록 게이팅 셀은 스캔 시프트 동작 동안 입력 클록 신호를 제 2 기간만큼 지연시키도록 구성된 제 2 지연 소자를 포함한다. 또한, 이 시스템은 제 2 그룹의 클록 게이팅 셀에 결합되어 스캔 시프트 동작 동안 제 2 기간만큼 지연된 입력 클록 신호를 전송하도록 구성된 제 2 그룹의 바이패스 멀티플렉서와, 제 2 그룹의 바이패스 멀티플렉서에 결합된 제 2 그룹의 플립플롭을 포함한다. 제 1 그룹의 플립플롭 및 제 2 그룹의 플립플롭은 스캔 시프트 동작 동안 제 1 기간만큼 지연된 입력 클록 신호 및 제 2 기간만큼 지연된 상기 입력 클록 신호를 각각 수신하도록 구성된다.
또 다른 측면에서, 논리 소자의 스캔 시프트(scan shift) 동작 동안 IVD(instantaneous voltage droop)를 감소시키기 위한 장치는 입력 클록 신호를 수신하도록 구성된 제 1 그룹의 클록 게이팅 셀 및 제 1 그룹의 클록 게이팅 셀에 결합된 제 1 그룹의 플립플롭을 포함하며, 여기서 제 1 그룹의 클록 게이팅 셀의 각각의 클록 게이팅 셀은 스캔 시프트 동작 동안 입력 클록 신호를 제 1 기간만큼 지연시키도록 구성된 제 1 프로그램 가능한 지연 소자를 포함한다.
이 장치는 또한 입력 클록 신호를 수신하도록 구성된 제 2 그룹의 클록 게이팅 셀 및 상기 제 2 그룹의 클록 게이팅 셀에 결합된 제 2 그룹의 플립플롭을 포함하며, 여기서 제 2 그룹의 클록 게이팅 셀의 각각의 클록 게이팅 셀은 스캔 시프트 동작 동안 입력 클록 신호를 제 2 기간만큼 지연시키도록 구성된 제 2 프로그램 가능한 지연 소자를 포함한다. 제 1 그룹의 플립플롭 및 제 2 그룹의 플립플롭은 스캔 시프트 동작 동안 제 1 기간만큼 지연된 입력 클록 신호 및 제 2 기간만큼 지연된 입력 클록 신호를 각각 수신하도록 구성된다. 또한, 이 장치는 제 1 프로그램 가능한 지연 소자 및 상기 제 2 프로그램 가능한 지연 소자에 결합되어 IVD에 기초하여 제 1 기간 및 상기 제 2 기간을 계산하도록 구성된 피드백 회로를 포함한다.
본 명세서에 개시된 시스템 및 장치는 다양한 특징들을 달성하기 위해 임의의 수단으로 구현될 수도 있고, 다른 특징들은 첨부한 도면 및 후술하는 상세한 설명으로부터 명확해질 것이다.
도 1은 일 실시예에 따른 논리 소자의 스캔 시프트(scan shift) 동작 동안 IVD(instantaneous voltage droop)를 감소시키는 예시적인 시스템을 도시한 도면,
도 2a는 도 1의 제 1 지연 소자를 갖는 클록 게이팅 셀의 예시적인 회로를 도시한 도면,
도 2b는 도 1의 시스템으로 공급되는 다양한 신호들의 타이밍도,
도 2c는 제 2 지연 소자를 갖는 클록 게이팅 셀의 예시적인 회로를 도시한 도면,
도 2d는 도 1의 시스템으로 공급되는 다양한 신호들의 타이밍도,
도 3a는 도 1의 제 1 지연 소자를 갖는 클록 게이팅 셀의 다른 예시적인 회로를 도시한 도면,
도 3b는 도 1의 제 2 지연 소자를 갖는 클록 게이팅 셀의 다른 예시적인 회로를 도시한 도면,
도 4는 일 실시예에 따른 일 실시예에 따른 논리 소자의 스캔 시프트 동작 동안 IVD를 감소시키는 예시적인 장치를 도시한 도면,
도 5a 및 5b는 일 실시예에 따른 논리 소자의 스캔 시프트 동작 동안 IVD를 감소시키는 다른 예시적인 시스템을 도시한 도면.
다양한 바람직한 실시예들이 도면을 참조로 하여 기술되었다.
본 명세서에 도시된 도면은 단지 예시적인 것으로 본 발명의 범주를 제한하는 것이 아니다.
스캔 시프트(scan shift) 동작 동안 IVD(instantaneous voltage droop)를 감소시키는 시스템 및 장치가 개시되었다. 본 발명에 대한 아래의 상세한 설명에서, 본 명세서의 일부를 이루는 첨부된 도면을 참조하였으며, 도면은 본 발명이 실시될 수 있는 특정한 실시예들을 예시적으로 도시한다. 이들 실시예는 당업자가 본 발명을 실시하기에 충분히 자세하게 기술되었으며, 다른 실시예들이 본 발명을 실시하도록 사용될 수도 있고, 다수의 변경이 본 발명의 범주로부터 벗어나지 않고 가능하다. 따라서 아래의 상세한 설명은 제한적인 의미로 해석되어서는 안되고, 본 발명의 범주는 첨부된 특허청구범위에 의해서만 규정된다.
도 1은 일 실시예에 따른 논리 소자(예컨대, 시스템-온-칩 등)의 스캔 시프트 동작 동안 IVD를 감소시키는 예시적인 시스템(100)을 도시한 것이다. 도 1에서, 시스템(100)은 제 1 그룹의 클록 게이팅 셀(102A), 제 2 그룹의 클록 게이팅 셀(102B), 제 1 그룹의 플립플롭(104A) 및 제 2 그룹의 플립플롭(104B)을 포함하다. 제 1 그룹의 클록 게이팅 셀(102A)은 클록 게이팅 셀(CGC)(106A-N)을 포함하고, 제 2 그룹의 클록 게이팅 셀(102B)은 클록 게이팅 셀(CGC)(122A-N)을 포함한다.
클록 게이팅 셀(106A-N)은 제 1 지연 소자(116A-N)를 각각 포함한다. 클록 게이팅 셀(122A-N)은 제 2 지연 소자(132A-N)를 각각 포함한다. 제 1 지연 소자(116A-N) 및 제 2 지연 소자(132A-N)의 각각은 지연 버퍼일 수 있다. 제 1 그룹의 플립플롭(104A)은 플립플롭(118A-N)을 포함하고, 제 2 그룹의 플립플롭(104B)은 플립플롭(134A-N)을 포함한다. 일 실시예에서, 제 1 그룹의 플립플롭(104A) 및 제 2 그룹의 플립플롭(104B)은 실질적으로 동일한 개수의 플립플롭을 포함할 수 있다.
도 1이 제 1 그룹의 클록 게이팅 셀(102A) 및 제 2 그룹의 클록 게이팅 셀(102B)을 포함하는 시스템(100)을 도시하고 있지만, 시스템(100)이 두 개보다 더 많은 클록 게이팅 셀의 그룹을 포함할 수 있으며, 각 클록 게이팅 셀의 그룹이 동일한 기간의 지연 소자를 공유하고 플립플롭의 그룹에 연결된다는 것을 이해할 것이다.
도시된 바와 같이, 제 1 그룹의 클록 게이팅 셀(102A)의 클록 입력(CI) 핀 또는 노드(112A-N) 및 제 2 그룹의 클록 게이팅 셀(102B)의 클록 입력(CI) 핀(128A-N)은 입력 클록 신호(138)를 수신하도록 구성된다. 입력 클록 신호(138)는 시스템(100)에 접속되는 테스터 모듈(140)(예컨대, 외부 테스터)에 의해 생성되고 포워딩되는 클록 신호일 수 있다. 또한, 제 1 그룹의 클록 게이팅 셀(102A)의 스캔 시프트 인에이블(SE) 핀 또는 노드(108A-N) 및 제 2 그룹의 클록 게이팅 셀(102B)의 스캔 시프트 인에이블(SE) 핀(1124A-N)은 스캔 시프트 인에이블(SE) 신호(142)를 수신하도록 구성된다.
또한, 제 1 그룹의 클록 게이팅 셀(102A)의 인에이블(EN) 핀 또는 노드(110A-N)는 플립플롭(120A-N)의 출력으로부터 기능 모드 인에이블 신호를 수신하도록 구성된다. 이와 유사하게, 제 2 그룹의 클록 게이팅 셀(102B)의 인에이블(EN) 핀 또는 노드(126A-N)는 플립플롭(136A-N)의 출력으로부터 기능 모드 인에이블 신호를 수신하도록 구성된다. 또한, 도시된 바와 같이, 제 1 그룹의 클록 게이팅 셀(102A)의 클록 출력(CO) 핀 또는 노드(114A-N)는 제 1 그룹의 플립플롭(104A)에 연결되고, 제 2 그룹의 클록 게이팅 셀(102B)의 클록 출력(CO) 핀 또는 노드(130A-N)는 제 2 그룹의 플립플롭(104B)에 연결된다.
예시적인 일 동작에서, 논리 장치의 스캔 모드가 어써팅될 때, 시스템(100)에 의해 스캔 시프트 동작 및 스캔 캡처 동작이 수행된다. 스캔 시프트 동작은 SE 신호(142)가 논리 하이일 때 인에이블링된다. 스캔 시프트 동작 동안에, 그들 각각의 제 1 지연 소자(116A-N)를 사용하여, 클록 게이팅 셀(102A)의 제 1 그룹의 클록 게이팅 셀(106A-N)은 각각의 CO 핀(114A-N)을 통해 제 1 그룹의 플립플롭(116A-N)으로 제 1 지속시간(예컨대, 나노초)만큼 지연된 입력 클록 신호(138)를 공급한다. 일 실시예에서, 제 1 지연 소자(116A-N)는 스캔 시프트 동작 동안에 입력 클록 신호(138)를 제 1 지속시간만큼 지연시키도록 구성된다.
이와 유사하게, 논리 장치의 스캔 시프트 동작 동안에, 클록 게이팅 셀(102B)의 제 2 그룹의 제 2 지연 소자(132A-N)가 입력 클록 신호(138)를 제 2 지속시간(예컨대, 나노초)만큼 지연시키도록 구성된다. 제 2 지속시간이 제 1 지속시간과 같지 않음을 알아야 한다. 따라서, 제 2 그룹의 클록 게이팅 셀(102B)은 스캔 시프트 동작 동안에 제 2 그룹의 플립플롭(104b)으로 제 2 지속시간만큼 지연된 입력 클록 신호(138)를 공급한다.
스캔 시프트 동작 동안에 제 1 그룹의 플립플롭(104A)으로의 입력 클록 신호(138)가 제 1 지속시간만큼 지연되고, 제 2 그룹의 플립플롭(104B)으로의 입력 클록 신호(138)가 제 2 지속시간만큼 지연되므로, 플립플롭(118A-N)은 플립플롭(134A-N)이 그들의 시프트 동작을 수행하는 경우와 다른 경우에 그들의 시프트 동작을 수행한다. 두 그룹의 플립플롭이 상이한 경우에 그들의 시프트 동작을 수행하므로, 논리 장치의 전력 그리드로의 부하는 두 그룹의 플립플롭에 분배된다. 그 후, 이는 스캔 시프트 동작 동안에 논리 장치의 전력 그리드 내의 IVD를 상당히 감소시키는 데 도움이 될 수 있으므로, 더 빠른 스캔 시프트 동작의 완료를 가능하게 한다.
스캔 시프트 동작에 이어서, 스캔 캡처 동작이 수행된다. 스캔 캡처 동작은 SE 신호(142)가 논리 로우일 때 및 기능 모드 인에이블 신호가 논리 하이일 때 인에이블링된다. 스캔 캡처 동작 동안에, 제 1 그룹의 클록 게이팅 셀(102A)은 제 1 그룹의 플립플롭(104A)으로 지연 없이 입력 클록 신호(138)를 공급하고, 제 2 그룹의 클록 게이팅 셀(102B)은 제 2 그룹의 플립플롭(104B)으로 지연 없이 입력 클록 신호(138)를 공급한다. 또한, 후속하는 스캔 시프트 동작이 수행되는데, 그 동작 동안에 스캔 캡처 동작의 결과는 제 1 그룹의 플립플롭(104A)과 제 2 그룹의 플립플롭(104B) 밖으로 시프트되고, 다른 테스트 패턴 데이터는 제 1 그룹의 플립플롭(104A)과 제 2 그룹의 플립플롭(104B) 내로 시프트된다. 후속하는 스캔 시프트 동작 동안에, 제 1 그룹의 플립플롭(104A)으로 공급된 입력 클록 신호(138)는 제 1 지속시간만큼 지연되고, 제 2 그룹의 플립플롭(104B)으로 공급된 입력 클록 신호(138)는 제 2 지속시간만큼 지연된다.
도 2a는 도 1의 클록 게이팅 셀(106A)의 예시적인 회로를 도시한다. 도 2a에서, 클록 게이팅 셀(106A)은 제 1 지연 소자(116A), AND 게이트(202) 및 다중화기(204)를 포함한다. 다중화기(204)는 제 1 지연 소자(116A)와 AND 게이트(202)에 연결된다. 제 1 지연 소자(116A)는 테스터 모듈(140)로부터 입력 클록 신호(138)를 수신하고, 입력 클록 신호(138)를 제 1 지속시간(Δt1)만큼 지연시키도록 구성된다. 또한, 제 1 지연 소자(116A)는 제 1 지속시간(Δt1)만큼 지연된 입력 클록 신호(138)를 다중화기(204)로 포워딩하도록 구성된다. AND 게이트(202)는 기능 모드 인에이블 신호(206) 및 입력 클록 신호(138)를 입력으로서 수신하고, 그 입력에 기초하여 논리 값 '0' 또는 '1'을 생성하도록 구성된다. AND 게이트(202)의 출력은 다중화기(204)에 입력으로서 공급된다.
스캔 시프트 동작이 인에이블링될 때, SE 핀(108A)에 인가된 SE 신호(142)는 논리 하이이다. 스캔 시프트 동작 동안에, 다중화기(204)는 SE 신호(142)(논리 하이)에 기초하여 제 1 지속시간(Δt1)만큼 지연된 입력 클록 신호(138)를 출력 클록 신호(208)로서 선택하도록 구성된다. 이와 달리, 스캔 캡처 모드가 어써팅될 때, SE 핀(108A)에 인가된 SE 신호(142)는 논리 로우이다. 또한, EN 핀(110A)에 인가된 기능 모드 인에이블 신호(206)는 논리 하이이다. 따라서, 스캔 캡처 동작 동안에, 다중화기(204)는 SE 신호(142)(논리 로우)에 기초하여 입력 클록 신호(138)를 출력 클록 신호(208)로서 선택하도록 구성된다.
도 2b는 도 1의 시스템(100)으로 공급되는 다양한 신호의 타이밍도를 도시한다. 특히, 도 2b는 입력 클록 신호(138), 기능 모드 인에이블 신호(206), SE 신호(142) 및 출력 클록 신호(208)의 타이밍도를 도시한다. 스캔 캡처 동작 동안에, 기능 모드 인에이블 신호(206)는 도 2b에 도시된 바와 같이 논리 하이이고 SE 신호(142)는 논리 로우이다. 또한, 도 2b에서, 클록 게이팅 셀(106A)의 출력 클록 신호(208)가 d1의 출력 지연(예컨대, 나노초)을 포함한다고 볼 수 있다. 출력 지연(d1)은 클록 게이팅 셀(106A)과 연관된 내부 전파 지연일 수 있다.
스캔 시프트 동작 동안에, SE 신호(142)는 도 2b에 도시된 바와 같이 논리 하이이고 기능 모드 인에이블 신호(206)는 논리 로우이다. 또한, 도 2b에서, 출력 클록 신호(208)가 (d2+Δt1)의 출력 지연을 포함한다고 볼 수 있으며, d2는 내부 전파 지연이고 Δt1은 제 1 지연 소자(116A)에 의해 입력 클록 신호(138)로 도입되는 제 1 지속시간의 지연이다. 도 2a 및 도 2b에 도시된 회로 및 타이밍도가 클록 게이팅 셀(106B-N)의 각각에 의해 공유될 수 있음을 알아야 한다.
도 2c는 도 1의 클록 게이팅 셀(122A)의 예시적인 회로를 도시한다. 도 2c에서, 클록 게이팅 셀(122A)은 제 2 지연 소자(132A), AND 게이트(210) 및 멀티플렉서(212)를 포함한다. 멀티플렉서(212)는 제 1 지연 소자(132A) 및 AND 게이트(210)에 결합된다. 제 2 지연 소자(132A)는 테스터 모듈(140)로부터 입력 클록 신호(138)를 수신하고 제 2 지속 기간(Δt2)에 의해 입력 클록 신호(138)를 지연시키도록 구성된다. 또한, 제 2 지연 소자(132A)는 제 2 지속 기간(Δt2)에 의해 지연된 입력 클록 신호를 멀티플렉서(212)에 포워딩하도록 구성된다. AND 게이트(210)는 기능 모드 인에이블 신호(214) 및 입력 클록 신호(138)를 입력으로서 수신하고 입력에 근거하여 논리 값 '0' 또는 '1'을 생성하도록 구성된다. AND 게이트(210)의 출력은 멀티플렉서(212)에 입력으로서 공급된다.
스캔 시프트 동작이 인에이블될 때, SE 핀(124A)에 인가된 SE 신호(142)는 논리 하이이다. 스캔 시프트 동작 동안, 멀티플렉서(212)는 제 2 지속 기간(Δt2)에 의해 지연된 입력 클록 신호(138)를 SE 신호(142)(논리 하이)에 근거하여 출력 클록 신호(216)로서 선택하도록 구성된다. 이와 달리, 스캔 캡쳐 모드가 인에이블될 때, SSE 핀(124A)에 인가된 SE 신호(142)는 논리 로우이다. 또한, EN 핀(126A)에 인가된 기능 모드 인에이블 신호(214)는 논리 하이이다. 따라서, 스캔 캡쳐 동작 동안, 멀티플렉서(212)는 SE 신호(142)(논리 로우)에 근거하여 입력 클록 신호(138)를 출력 클록 신호(216)로서 선택하도록 구성된다.
도 2d는 도 1에서 시스템(100)에 공급된 각종 신호의 타이밍 도면을 도시한다. 특히, 도 2d는 입력 클록 신호(138), 기능 모드 인에이블 신호(214), SE 신호(142) 및 출력 클록 신호(216)의 타이밍 도면을 도시한다. 스캔 캡쳐 동작 동안, 도 2d에 도시된 바와 같이, 기능 모드 인에이블 신호(214)는 논리 하이이고, SE 신호(142)는 논리 로우이다. 또한, 도 2d에서 클록 게이팅 셀(122A)의 출력 클록 신호(216)는 d1의 출력 지연을 포함한다는 것을 알 수 있다. 출력 지연(d1)은 클록 게이팅 회로(122A)와 연관된 내부 전파 지연일 수 있다.
스캔 시프트 동작 동안, 도 2d에 도시된 바와 같이 SE 신호(142)는 논리 하이이고, 기능 모드 인에이블 신호(214)는 논리 로우이다. 또한, 도 2d에서 출력 클록 신호(216)는 (d2+Δt2)의 출력 지연을 포함하고, d2는 클록 게이팅 회로(122A)와 연관된 내부 전파 지연이며, Δt2는 입력 클록 신호(138)에 대해 제 1 지연 소자(122A)에 의해 도입된 제 2 지속 기간의 지연이라는 것을 알 수 있다. 도 2c 및 도 2d에 도시된 회로 및 타이밍 도면은 클록 게이팅 셀(122B-N)의 각각에 의해 공유될 수 있는 것으로 이해된다. 일 실시예에서, 제 2 지속 기간(Δt2)의 지연은 제 1 지속 기간(Δt1)의 지연보다 크다. 다른 실시예에서, 제 1 지속 기간(Δt1)의 지연은 제 2 지속 기간(Δt2)의 지연보다 크다. 제 1 지속 기간의 지연 및 제 2 지속 기간의 지연은 제 1 지연 소자(116A-N) 및 제 2 지연 소자(132A-N)의 크기에 각각 근거한다는 것에 주목해야 한다.
도 3a는 도 1에서 클록 게이팅 셀(106A)의 다른 예시적인 회로를 도시한다. 도 3a에서 클록 게이팅 셀(106A)의 회로는 도 3a의 회로가 제 1 지연 소자(116) 대신에 제 1 프로그램가능 지연 소자(302A)를 포함한다는 것을 제외하고, 도 2(a)의 클록 게이팅 셀(106A)의 회로와 유사하다. 일 실시에에서, 제 1 프로그램가능 지연 소자(302A)는 제 1 프로그램가능 지연 입력(PD)(304A)(예를 들어, 단일의 비트 또는 다수의 비트 데이터)에 근거하여 제 1 지속 기간(Δt1)에 의해 입력 클록 신호(138)를 지연시키도록 제 1 지속 기간(Δt1)을 설정하도록 구성된다. 이 실시예에서, 제 1 프로그램가능 지연 소자(302A)는 제 1 지속 기간(Δt1)에 의해 지연된 입력 클록 신호(138)를 멀티플렉서(204)에 입력으로서 포워딩하도록 구성된다. 제 1 그룹의 클록 게이팅 셀(102A) 내의 클록 게이팅 셀(106B-N)은 제 1 프로그램가능 지연 입력(304B-N)(도시되지 않음)에 근거하여 제 1 지속 기간(Δt1)에 의해 입력 클록 신호(138)를 지연시키도록 구성되는 제 1 프로그램가능 지연 소자(302B-N)(도시되지 않음)를 또한 포함할 수 있음이 이해된다.
도 3b는 도 1에서 클록 게이트 셀(122A)의 다른 예시적인 회로를 도시한다. 도 3b에서 클록 게이팅 셀(122A)의 회로는 도 2(b)의 회로가 제 2 지연 소자(132A) 대신에 제 2 프로그램가능 지연 소자(306A)를 포함한다는 것을 제외하고, 도 2(b)의 클록 게이팅 셀(122A)의 회로와 유사하다.
일 실시예에서, 제 2 프로그램가능 지연 소자(306A)는 제 2 프로그램가능 지연 입력(PD)(308A)(예를 들어, 단일의 비트 또는 다수의 비트 데이터)에 근거하여 제 2 지속 기간(Δt2)에 의해 입력 클록 신호(138)를 지연시키도록 제 2 지속 기간(Δt2)을 설정하도록 구성된다. 이 실시예에서, 제 2 프로그램가능 지연 소자(306A)는 제 2 지속 기간(Δt2)에 의해 지연된 입력 클록 신호(138)를 멀티플렉서(204)에 입력으로서 포워딩하도록 구성된다. 시스템(100)의 제 2 그룹의 클록 게이팅 셀(102B) 내의 클록 게이팅 셀(122B-N)은 제 2 프로그램가능 지연 입력(308B-N)(도시되지 않음)에 근거하여 제 2 지속 기간(Δt2)에 의해 입력 클록 신호(138)를 지연시키도록 구성되는 제 2 프로그램가능 지연 소자(306B-N)(도시되지 않음)를 포함할 수 있음이 이해된다.
도 4는 일 실시예에 따른 논리 장치의 스캔 시프트 동작 동안 IVD를 감소시키는 예시적인 장치를 도시한다. 도 4에서, 장치는 도 1의 시스템(100)에 결합된 피드백 회로(402)를 포함한다. 일 예시적인 실시예에서, 피드백 회로(402)는 제 1 그룹의 클록 게이팅 셀(102A)의 제 1 프로그램가능 지연 소자(302A-N) 및 제 2 그룹의 클록 게이팅 셀(102B)의 제 2 프로그램가능 지연 소자(306A-N)에 결합된다.
이 예시적인 실시예에서, 피드백 회로(402)는 제 1 지속 기간(Δt1)과 제 2 지속 기간(Δt2)을 계산하고 제 1 지속 기간(Δt1)과 연관된 제 1 프로그램가능 지연 입력(304A-N)과 제 2 지속 기간(Δt2)과 연관된 제 2 프로그램가능 지연 입력(308A-N)을 제 1 프로그램가능 지연 소자(302A-N) 및 제 2 그룹의 제 2 프로그램가능 지연 소자(306A-N)에 각각 포워딩한다. 예시적인 구현에서, 피드백 회로(402)는 스캔 시프트 동작 동안 IVD를 감지하고 스캔 시프트 동작 동안 전력 그리드 내의 IVD가 수용 가능한 레벨로 감소될 때까지 감지된 IVD에 근거하여 제 1 지속 기간(Δt1)과 제 2 지속 기간(Δt2)을 조정한다.
도시된 바와 같이, 피드백 회로(402)는 전압 센서(404), 프로그램가능 레지스터(406) 및 상태 머신(408)을 포함한다. 피드백 회로(402)에서, 상태 머신(408)은 전압 센서(404) 및 프로그램가능 레지스터(406)에 결합된다. 예시적인 동작에서, 전압 센서(404)는 스캔 시프트 동작 동안 IVD(410)를 검출한다. 또한, 스캔 시프트 동작 동안, 프로그램가능 레지스터(406)는 IVD(410)와 연관된 임계값(412)을 저장한다. 따라서, 상태 머신(408)은 검출된 IVD(410), IVD(410)와 연관된 임계값(412), 출력 클록 신호(208), 출력 클록 신호(216) 및 스캔 시프트 인에이블 신호(142) 중 하나 이상에 근거하여 제 1 프로그램가능 지연 입력(304A-N) 및 제 2 프로그램가능 지연 입력(308A-N)을 생성한다.
상태 머신(408)은 제 1 프로그램가능 지연 입력(304A-N) 및 제 2 프로그램가능 지연 입력(308A-N)을 각각 제 1 지연 프로그램가능 소자(302A-N) 및 제 2 지연 프로그램가능 소자(306A-N)에 제공한다. 따라서, 제 1 지연 프로그램가능 소자(302A-N) 및 제 2 지연 프로그램가능 소자(306A-N)의 각각은 제 1 프로그램가능 지연 입력(304A-N) 및 제 2 프로그램가능 지연 입력(308A-N)에 기반하여 제 1 지속기간(Δt1) 및 제 2 지속 기간(Δt2)을 설정한다.
도 5a 및 5b는 일 실시예에 따라 논리 장치의 스캔 시프트 동작 동안 IVD를 감소시키기 위한 다른 예의 시스템(500)을 도시하고 있다. 도 5a에서, 시스템(500)은 제 1 그룹의 클록 게이팅 셀(502A)과, 제 1 그룹의 바이패스 멀티플렉서(504A)와, 논리 회로(526A-N)와, 제 1 그룹의 플립플롭(506A)을 포함한다. 시스템(500)은 또한 제 2 그룹의 클록 게이팅 셀(502B)과, 제 2 그룹의 바이패스 멀티플렉서(504B)와, 논리 회로(546A-N)와, 제 2 그룹의 플립플롭(506B)을 포함한다.
제 1 그룹의 클록 게이팅 셀(502A)은 클록 게이팅 셀(CGC)(508A-N)을 포함하고, 제 2 그룹의 클록 게이팅 셀(502B)은 클록 게이팅 셀(528A-N)을 포함한다. 제 1 그룹의 클록 게이팅 셀(502A)의 클록 게이팅 셀(508A-N)은 제각기 제 1 지연 소자(518A-N)를 포함한다. 제 2 그룹의 클록 게이팅 셀(502B)의 클록 게이팅 셀(528A-N)은 제각기 제 2 지연 소자(538A-N)를 포함한다. 일 실시예에서, 제 1 지연 소자(518A-N) 및 제 2 지연 소자(538A-N)는 프로그램가능한 지연 소자이다. 다른 실시예에서, 제 1 지연 소자(518A-N) 및 제 2 지연 소자(538A-N)는 고정된 지연 소자이다. 비록 시스템(500)이 제 1 클록 게이팅 셀(502A) 및 제 2 클록 게이팅 셀(504B)을 포함하는 것으로 도시되지만, 시스템(500)이 두 개의 그룹 이상의 클록 게이팅 셀을 포함할 수도 있다는 것을 이해해야 한다.
또한, 제 1 그룹의 바이패스 멀티플렉서(504A)는 바이패스 멀티플렉서(520A-N)를 포함하고, 제 2 그룹의 바이패스 멀티플렉서(504B)는 바이패스 멀티플렉서(540A-N)를 포함한다. 일 실시예에서, 제 1 그룹의 바이패스 멀티플렉서(504A) 및 제 2 그룹의 바이패스 멀티플렉서(504B)는 실질적으로 동일한 개수의 바이패스 멀티플렉서를 포함할 수 있다. 제 1 그룹의 플립플롭(506A)은 플립플롭(524A-N)을 포함하고, 제 2 그룹의 플립플롭(506B)은 플립플롭(544A-N)을 포함한다. 일 실시예에서, 제 1 그룹의 플립플롭(506A) 및 제 2 그룹의 플립플롭(506B)은 실질적으로 동일한 개수의 플립플롭을 포함할 수 있다.
도시된 바와 같이, 제 1 그룹의 클록 게이팅 셀(502A)의 클록 입력(CI) 핀(512A-N) 및 제 2 그룹의 클록 게이팅 셀(502B)의 클록 입력(CI) 핀(532A-N)은 입력 클록 신호(548)를 수신하도록 구성된다. 입력 클록 신호(548)는 시스템(500)에 접속된 테스터 모듈(552)(가령, 외부 테스터)에 의해 생성되어 포워딩되는 클록 신호일 수 있다. 또한, 제 1 그룹의 클록 게이팅 셀(502A)의 스캔 시프트 인에이블(SE) 핀(514A-N)은 테스터 모듈(552)로부터 스캔 시프트 인에이블 신호(550)를 수신하도록 구성된다. 또한, 제 2 그룹의 클록 게이팅 셀(502B)의 스캔 시프트 인에이블(SE) 핀(534A-N)은 SE 신호(550)를 수신하도록 구성된다.
또한, 제 1 그룹의 클록 게이팅 셀(502A)의 인에이블 핀(510A-N)은 논리 하이(Vdd)에 접속된다. 마찬가지로, 제 2 그룹의 클록 게이팅 셀(502B)의 인에이블 핀(530A-N)은 논리 하이(Vdd)에 접속된다. 또한, 도시된 바와 같이, 제 1 그룹의 클록 게이팅 셀(502A)의 클록 출력(CO) 핀(516A-N)은 제 1 그룹의 바이패스 멀티플렉서(504A)에 접속된다. 제 2 그룹의 클록 게이팅 셀(502B)의 클록 출력(CO) 핀(536A-N)은 제 2 그룹의 바이패스 멀티플렉서(504B)에 접속된다. 제 1 그룹의 바이패스 멀티플렉서(504A)와 제 2 그룹의 바이패스 멀티플렉서(504B)는 각각 논리 회로(526A-N) 및 논리 회로(546A-N)에 접속된다. 도시된 바와 같이, 제 1 그룹의 플립플롭(506A)은 제 1 그룹의 바이패스 멀티플렉서(504A)에 접속되고 제 2 그룹의 플립플롭(506B)은 제 2 그룹의 바이패스 멀티플렉서(504B)에 접속된다.
논리 디바이스의 통상의 동작 모드 또는 기능 동작 모드 동안, 제 1 그룹의 바이패스 멀티플렉서(504A)의 바이패스 멀티플렉서(520A-N)는 선택 모드 신호(522A-N)에 기반하여 게이팅된 클록 신호(554A-N)를 제 1 그룹의 플립플롭(506A)에 포워딩한다. 또한, 제 2 그룹의 바이패스 멀티플렉서(504B)의 바이패스 멀티플렉서(540A-N)는 게이팅된 클록 신호(556A-N)를 제 2 그룹의 플립플롭(506B)에 포워딩한다. 일 실시예에서, 게이팅된 클록 신호(554A-N)는 내부적으로 생성된 기능적 클록 신호이며 논리 회로(526A-N)에 의해 제 1 그룹의 바이패스 멀티플렉서(504A)에 제공되며, 게이팅된 클록 신호(556A-N)는 내부적으로 생성된 기능적 클록 신호이며 논리 회로(546A-N)에 의해 제 2 그룹의 바이패스 멀티플렉서(504B)에 제공된다.
논리 디바이스의 스캔 시프트 동작 동안, SE 신호(550)가 논리 하이이고 선택 모드 신호(522A-N)가 논리 하이일 때, 제 1 그룹의 바이패스 멀티플렉서(504A)의 바이패스 멀티플렉서(520A-N)는 제 1 지속 기간만큼 지연된 입력 클록 신호(548)를 제 1 그룹의 플립플롭(506A)에 포워딩하며, 여기서 제 1 지속 기간의 지연은 제 1 그룹의 클록 게이팅 셀(502A)으로부터 지연 소자(518A-N)에 의해 생성된다. 또한, 제 2 그룹의 바이패스 멀티플렉서(504B)의 바이패스 멀티플렉서(540A-N)는 제 2 지속 기간만큼 지연된 입력 클록 신호(548)를 제 2 그룹의 플립플롭(506B)에 포워딩하며, 여기서 제 2 지속 기간의 지연은 제 2 그룹의 클록 게이팅 셀(502B)으로부터 지연 소자(538A-N)에 의해 생성된다.
시스템(500)에서, 논리 디바이스의 스캔 시프트 동작 동안 제 1 그룹의 플립플롭(506A)에 대한 입력 클록 신호(548)가 제 1 지속 기간만큼 지연되며, 제 2 그룹의 플립플롭(506B)에 대한 입력 클록 신호(548)가 제 2 지속 기간만큼 지연됨에 따라, 플립플롭(524A-N)은 한 시점에 자신의 시프트 동작을 수행하도록 구성되며 한편 플립플롭(544A-N)은 다른 시점에 자신의 시프트 동작을 수행하도록 구성된다. 결과적으로 이는 스캔 시프트 동작 동안 논리 디바이스의 파워 그리드에서 IVD를 크게 감소시키는데 도움을 주어, 스캔 시프트 동작의 고속 완료를 가능하게 한다.
본 실시예가 특정의 실시예를 참조하여 기술되었지만, 다양한 실시예의 보다 넓은 사상 및 영역의 범위 내에서 이들 실시예에 대해 다양한 변경 및 변형을 가할 수 있다는 것은 자명할 것이다. 가령, 본 명세서에 기술된 다양한 디바이스, 모듈, 분석기, 생성기 등은 하드웨어 회로(가령, CMOS 기반 논리 회로), 펌웨어, 소프트웨어 및/또는 (가령, 머신 판독가능 매체에서 구현되는) 하드웨어, 펌웨어 및/또는 소프트웨어의 임의의 조합을 사용하여 인에이블되고 동작될 수 있다. 가령, 다양한 전기적 구조 및 방법은 트랜지스터, 논리 게이트 및 전기적 회로(가령, ASIC)를 사용하여 구현될 수 있다.

Claims (24)

  1. 논리 소자로서,
    입력 클록 신호를 수신하는 제 1 그룹의 클록 게이팅 셀(clock gating cells) - 상기 제 1 그룹의 클록 게이팅 셀의 각각의 클록 게이팅 셀은 상기 논리 소자의 스캔 시프트 동작 동안 제 1 프로그램 가능한 지연 입력에 기초한 제 1 기간(duration)만큼 상기 입력 클록 신호를 지연시키는 제 1 프로그램 가능한 지연 소자를 포함함 - 과,
    상기 제 1 그룹의 클록 게이팅 셀에 결합된 제 1 그룹의 플립플롭과,
    상기 입력 클록 신호를 수신하는 제 2 그룹의 클록 게이팅 셀 - 상기 제 2 그룹의 클록 게이팅 셀의 각각의 클록 게이팅 셀은 상기 스캔 시프트 동작 동안 제 2 프로그램 가능한 지연 입력에 기초한 제 2 기간 만큼 상기 입력 클록 신호를 지연시키는 제 2 프로그램 가능한 지연 소자를 포함하며, 상기 제 2 기간은 상기 제 1 기간과는 상이함 - 과,
    상기 제 2 그룹의 클록 게이팅 셀에 결합된 제 2 그룹의 플립플롭 - 상기 제 1 그룹의 플립플롭 및 상기 제 2 그룹의 플립플롭은 상기 스캔 시프트 동작 동안 상기 제 1 기간만큼 지연된 상기 입력 클록 신호 및 상기 제 2 기간만큼 지연된 상기 입력 클록 신호를 각각 수신함 - 과,
    상기 제 1 프로그램 가능한 지연 소자 및 상기 제 2 프로그램 가능한 지연 소자에 결합되며, 상기 스캔 시프트 동작과 연관된 IVD(instantaneous voltage droop)에 기초하여 상기 제 1 프로그램 가능한 지연 입력 및 상기 제 2 프로그램 가능한 지연 입력을 생성하기 위해 상기 IVD를 검출하고 상기 검출된 IVD에 기초하여 상기 제 1 기간 및 상기 제 2 기간을 계산하는 피드백 회로를 포함하는
    논리 소자.
  2. 제 1 항에 있어서,
    상기 제 1 그룹의 클록 게이팅 셀의 클록 게이팅 셀 각각은
    상기 스캔 시프트 동작 동안 논리 로우(logic low)인 기능 모드 인에이블 신호 및 상기 입력 클록 신호를 수신하는 AND 게이트와,
    상기 AND 게이트 및 상기 제 1 프로그램 가능한 지연 소자에 결합되며, 상기 스캔 시프트 동작 동안 상기 제 1 기간만큼 지연된 상기 입력 클록 신호를 선택하는 멀티플렉서를 포함하고,
    상기 제 2 그룹의 클록 게이팅 셀의 클록 게이팅 셀 각각은
    상기 기능 모드 인에이블 신호 및 상기 입력 클록 신호를 수신하도록 구성된 AND 게이트와,
    상기 AND 게이트 및 상기 제 2 프로그램 가능한 지연 소자에 결합되며, 상기 스캔 시프트 동작 동안 상기 제 2 기간만큼 지연된 상기 입력 클록 신호를 선택하도록 구성된 멀티플렉서를 포함하는
    논리 소자.

  3. 삭제
  4. 제 1 항에 있어서,
    상기 제 1 그룹의 플립플롭의 수는 상기 제 2 그룹의 플립플롭의 수와 동일하고, 상기 제 1 프로그램 가능한 지연 소자 및 상기 제 2 프로그램 가능한 지연 소자 각각은 지연 버퍼를 포함하며, 상기 입력 클록 신호는 테스터 모듈에 의해 생성되고 전송되는
    논리 소자.
  5. 삭제
  6. 삭제
  7. 삭제
  8. 제 1 항에 있어서,
    상기 피드백 회로는
    상기 스캔 시프트 동작 동안 상기 IVD를 검출하는 전압 센서와,
    상기 검출된 IVD의 수용 가능한 레벨인 적어도 하나의 임계치를 저장하는 복수의 프로그램 가능한 레지스터와,
    상기 전압 센서 및 상기 복수의 프로그램 가능한 레지스터에 결합되며, 상기 검출된 IVD 및 상기 적어도 하나의 임계치에 기초하여 상기 제 1 프로그램 가능한 지연 입력 및 상기 제 2 프로그램 가능한 지연 입력을 생성하는 상태 머신을 포함하는
    논리 소자.
  9. 삭제
  10. 삭제
  11. 제 1 항에 있어서,
    상기 제 1 그룹의 클록 게이팅 셀에 결합되며, 상기 스캔 시프트 동작 동안 상기 제 1 기간만큼 지연된 상기 입력 클록 신호를 상기 제 1 그룹의 플립플롭에 전송하는 제 1 그룹의 바이패스 멀티플렉서와,
    상기 제 2 그룹의 클록 게이팅 셀에 결합되며, 상기 스캔 시프트 동작 동안 상기 제 2 기간만큼 지연된 상기 입력 클록 신호를 상기 제 2 그룹의 플립플롭에 전송하는 제 2 그룹의 바이패스 멀티플렉서를 더 포함하는
    논리 소자.
  12. 제 11 항에 있어서,
    상기 제 1 그룹의 바이패스 멀티플렉서 및 상기 제 2 그룹의 바이패스 멀티플렉서의 각각의 멀티플렉서는 상기 논리 소자의 스캔 시프트 동작이 수행되지 않는 동안 각 논리 회로에 의해 내부적으로 생성된 게이팅된 클록 신호를 전송하는
    논리 소자.
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 논리 소자로서,
    입력 클록 신호를 수신하는 제 1 그룹의 클록 게이팅 셀 - 상기 제 1 그룹의 클록 게이팅 셀의 각각의 클록 게이팅 셀은 상기 논리 소자의 스캔 시프트 동작 동안 상기 입력 클록 신호를 제 1 기간만큼 지연시키는 제 1 프로그램 가능한 지연 소자를 포함함 - 과,
    상기 제 1 그룹의 클록 게이팅 셀에 결합된 제 1 그룹의 플립플롭과,
    상기 입력 클록 신호를 수신하는 제 2 그룹의 클록 게이팅 셀 - 상기 제 2 그룹의 클록 게이팅 셀의 각각의 클록 게이팅 셀은 상기 스캔 시프트 동작 동안 상기 입력 클록 신호를 제 2 기간만큼 지연시키는 제 2 프로그램 가능한 지연 소자를 포함함 - 과,
    상기 제 2 그룹의 클록 게이팅 셀에 결합된 제 2 그룹의 플립플롭 - 상기 제 1 그룹의 플립플롭 및 상기 제 2 그룹의 플립플롭은 상기 스캔 시프트 동작 동안 상기 제 1 기간만큼 지연된 상기 입력 클록 신호 및 상기 제 2 기간만큼 지연된 상기 입력 클록 신호를 각각 수신하고, 상기 제 1 기간은 상기 제 2 기간과 다름 - 과,
    상기 제 1 프로그램 가능한 지연 소자 및 상기 제 2 프로그램 가능한 지연 소자에 결합되며, 상기 스캔 시프트 동작과 연관된 IVD를 검출하고 상기 검출된 IVD에 기초하여 상기 제 1 기간 및 상기 제 2 기간을 계산하는 피드백 회로를 포함하는
    논리 소자.
  20. 제 19 항에 있어서,
    상기 피드백 회로는
    상기 스캔 시프트 동작 동안 상기 IVD를 검출하는 전압 센서와,
    상기 검출된 IVD의 수용 가능한 레벨인 적어도 하나의 임계치를 유지하는 복수의 프로그램 가능한 레지스터와,
    상기 전압 센서와 상기 복수의 프로그램 가능한 레지스터에 결합되며, 상기 검출된 IVD 및 상기 적어도 하나의 임계치에 기초하여 상기 제 1 기간 및 상기 제 2 기간을 계산하는 상태 머신을 포함하는
    논리 소자.
  21. 논리 소자의 스캔 시프트 동작 동안 IVD를 감소시키는 방법에 있어서,
    상기 스캔 시프트 동작 동안 입력 클록 신호를 제 1 기간만큼 지연시켜 제 1 지연된 클록 신호를 생성하는 단계와,
    상기 스캔 시프트 동작 동안 상기 제 1 지연된 클록 신호를 이용하여 제 1 그룹의 플립플롭을 구동하는 단계와,
    상기 스캔 시프트 동작 동안 상기 입력 클록 신호를 상기 제 1 기간과 다른 제 2 기간만큼 지연시켜 제 2 지연된 클록 신호를 생성하는 단계와,
    상기 스캔 시프트 동작 동안 상기 제 2 지연된 클록 신호를 이용하여 제 2 그룹의 플립플롭을 구동하는 단계와,
    상기 제 1 그룹의 플립플롭 및 상기 제 2 그룹의 플립플롭의 동작에 기초한 피드백을 모니터링하여 상기 제 1 기간 또는 상기 제 2 기간 중 적어도 하나를 동적으로 조절하는 단계를 포함하는
    방법.
  22. 제 21 항에 있어서,
    상기 제 1 기간 또는 상기 제 2 기간을 프로그램 가능하게 설정하는 단계를 더 포함하는
    방법.
  23. 제 21 항에 있어서,
    상기 모니터링은, 상기 스캔 시프트 동작과 연관된 상기 IVD를 나타내는 전압을 측정하는 것을 포함하는
    방법.
  24. 제 21 항에 있어서,
    지연 없이 상기 입력 클록 신호를 이용하여 상기 제 1 그룹의 플립플롭 및 상기 제 2 그룹의 플립플롭에 대해 스캔 캡쳐 동작을 수행하는 단계를 더 포함하는
    방법.
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