TWI431294B - 於掃描移位操作中降低瞬時電壓衰減之系統與裝置 - Google Patents

於掃描移位操作中降低瞬時電壓衰減之系統與裝置 Download PDF

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Description

於掃描移位操作中降低瞬時電壓衰減之系統與裝置
本發明之實施例係有關電子學之領域。更具體而言，本發明之實施例係有關可測試性設計(Design For Test；簡稱DFT)之系統及裝置。
掃描設計是一種被用於可測試性設計(DFT)之技術。可在諸如系統單晶片(system-on-chip)等的晶片中形成一掃描鍊，其方式為：當一掃描模式或掃描測試模式被觸發時，將該晶片中之每一正反器連接為一長移位暫存器。在該掃描模式期間，可執行一掃描移位操作或一掃描擷取操作。當該掃描移位操作被啟用時，一輸入接腳可被用來將一序列輸入的測試型樣(test pattern)載入到該掃描鍊。當該掃描移位操作在進行中時，可停止該晶片之正常操作。在接續的掃描擷取操作期間，可根據該掃描鍊中之該測試型樣以及該晶片中之組合電路之功能性輸入而執行該晶片之正常操作。然後，在後續的掃描移位操作期間，可將該掃描擷取操作之結果移出，此時可將該結果與預期的測試型樣比較，以便驗證該晶片之正確操作。
當該晶片中之所有正反器根據來自一測試器(例如，一外部測試器)的一輸入時脈信號或掃描時脈信號而執行該測試型樣之移位時，該等正反器的同時移位或切換可能造成被用來供電給該晶片的各電路元件的電力網路之高瞬間電壓下降(Instantaneous Voltage Droop；簡稱IVD)。此種高IVD可能妨礙該掃描移位操作之較快速完成，因而造成額外的晶片測試時間及/或成本。
因此，已有了一些減少IVD之方法。在一種此類方法中，可修改被載入該掃描鍊的測試型樣，以便減少IVD。例如，0填充及/或1填充可以是一種被用來減少該掃描移位操作期間的正反器轉變次數之自動測試型樣產生(Automatic Test Pattern Generation；簡稱ATPG)技術。雖然該技術在減少IVD上可能是有效的，但是可能需要較多的測試型樣以因而造成的較長測試時間，以便補償對具有額外的0及1的測試型樣之修改。
或者，可修改晶片的設計，以便減少IVD。例如，在一種正反器輸出閘控技術中，可在該掃描移位操作期間關閉正反器輸出，使被該等正反器輸出驅動的電路元件(例如，組合電路中之邏輯閘)在該掃描移位操作期間無法看到該等正反器中之任何改變。在另一例子中，可將該掃描鍊中之該等正反器設計成具有用於功能性及掃描連接之一些獨立的輸出接腳。因此，該等正反器之該等功能性輸出可能在該掃描移位操作期間無法改變，因而減少IVD。然而，這兩種技術都可能需要額外的硬體，且/或降低了該晶片之性能。
本發明揭示了一種減少掃描移位操作期間的瞬間電壓下降(IVD)之系統及裝置。根據本發明之一觀點，用來在邏輯裝置的掃描移位操作期間減少IVD的一系統包含被配置成接收一輸入時脈信號之第一組時脈閘控單元。該第一組時脈閘控單元之每一時脈閘控單元包含被配置成在該掃描移位操作期間將該輸入時脈信號延遲一第一持續時間之一第一延遲元件。此外，該系統包含被耦合到該第一組時脈閘控單元之第一組正反器。
該系統亦包含被配置成接收該輸入時脈信號之第二組時脈閘控單元。該第二組時脈閘控單元之每一時脈閘控單元包含被配置成在該掃描移位操作期間將該輸入時脈信號延遲一第二持續時間之一第二延遲元件。此外，該系統包含被耦合到該第二組時脈閘控單元之第二組正反器，其中該第一組正反器及該第二組正反器被分別配置成在該掃描移位操作期間接收被延遲了該第一持續時間之該輸入時脈信號及被延遲了該第二持續時間之該輸入時脈信號。
在本發明之另一觀點中，用來在邏輯裝置的掃描移位操作期間減少IVD的一系統包含被配置成接收一輸入時脈信號之第一組時脈閘控單元，其中該第一組時脈閘控單元之每一時脈閘控單元包含被配置成在該掃描移位操作期間將該輸入時脈信號延遲一第一持續時間之一第一延遲元件。該系統進一步包含被耦合到該第一組時脈閘控單元且被配置成在該掃描移位操作期間轉送被延遲了該第一持續時間的該輸入時脈信號之第一組旁通多工器、以及被耦合到該第一組旁通多工器之第一組正反器。
該系統亦包含被配置成接收該輸入時脈信號之第二組時脈閘控單元，其中該第二組時脈閘控單元之每一時脈閘控單元包含被配置成在該掃描移位操作期間將該輸入時脈信號延遲一第二持續時間之一第二延遲元件。此外，該系統包含被耦合到該第二組時脈閘控單元且被配置成在該掃描移位操作期間轉送被延遲了該第二持續時間的該輸入時脈信號之第二組旁通多工器、以及被耦合到該第二組旁通多工器之第二組正反器。該第一組正反器及該第二組正反器被分別配置成在該掃描移位操作期間接收被延遲了該第一持續時間之該輸入時脈信號及被延遲了該第二持續時間之該輸入時脈信號。
在又一觀點中，用來在邏輯裝置的掃描移位操作期間減少IVD的一裝置包含被配置成接收一輸入時脈信號之第一組時脈閘控單元、以及被耦合到該第一組時脈閘控單元之第一組正反器，其中該第一組時脈閘控單元之每一時脈閘控單元包含被配置成在該掃描移位操作期間將該輸入時脈信號延遲一第一持續時間之一第一可程式延遲元件。
該裝置進一步包含被配置成接收該輸入時脈信號之第二組時脈閘控單元、以及被耦合到該第二組時脈閘控單元之第二組正反器，其中該第二組時脈閘控單元之每一時脈閘控單元包含被配置成在該掃描移位操作期間將該輸入時脈信號延遲一第二持續時間之一第二可程式延遲元件。該第一組正反器及該第二組正反器被分別配置成在該掃描移位操作期間接收被延遲了該第一持續時間之該輸入時脈信號及被延遲了該第二持續時間之該輸入時脈信號。此外，該裝置包含被耦合到該第一可程式延遲元件及該第二可程式延遲元件且被配置成根據該IVD而計算該第一持續時間及該第二持續時間之一回饋電路。
可以用來實現各種觀點的任何方式實施本發明揭示的該等系統及裝置，且若參照各附圖及下文中之實施方式，將可易於了解其他的特徵。
本發明揭示了一種用來減少掃描移位操作期間的瞬間電壓下降(IVD)之系統及裝置。在下文對本發明的實施例之詳細說明中，將參照構成該詳細說明的一部分之該等附圖，且係以例示可實施本發明的特定實施例之方式示出該等附圖。將以使熟悉此項技術者足以實施本發明的細節說明這些實施例，且我們應可了解：可利用其他實施例，且可在不脫離本發明之範圍下作出一些改變。因此，不應以限制之方式理解下文之實施方式，且只由最後的申請專利範圍界定本發明之範圍。
第1圖示出根據一實施例而用來在一邏輯裝置(例如，一系統單晶片)的掃描移位操作期間減少瞬間電壓下降(IVD)之一例示系統100。在第1圖中，系統100包含第一組時脈閘控單元102A、第二組時脈閘控單元102B、第一組正反器104A、以及第二組正反器104B。第一組時脈閘控單元102A包含時脈閘控單元(Clock Gating Cell；簡稱CGC)106A-N，且第二組時脈閘控單元102B包含時脈閘控單元(CGC)122A-N。
該等時脈閘控單元106A-N分別包含第一延遲元件116A-N。該等時時脈閘控單元122A-N分別包含第二延遲元件132A-N。該等第一延遲元件116A-N及該等第二延遲元件132A-N中之每一延遲元件可以是一延遲緩衝器。第一組正反器104A包含正反器118A-N，且第二組正反器104B包含正反器134A-N。在一實施例中，第一組正反器104A及第二組正反器104B可包含實質上相等數目之正反器。
雖然第1圖示出系統100包含第一組時脈閘控單元102A及第二組時脈閘控單元102B，但是我們應可了解：系統100可包含兩組以上的時脈閘控單元，其中每一組時脈閘控單元共用具有相等持續時間之一延遲元件，且被耦合到一組正反器。
如圖所示，第一組時脈閘控單元102A之時脈輸入(Clock Input；簡稱CI)接腳或節點112A-N以及第二組時脈閘控單元102B之時脈輸入接腳128A-N被配置成接收一輸入時脈信號138。輸入時脈信號138可以是由被連接到系統100的一測試器模組140(例如，一外部測試器)產生及轉送之一時脈信號。此外，第一組時脈閘控單元102A之掃描移位賦能(Scan Shift；簡稱SE)接腳108A-N以及第二組時脈閘控單元102B之掃描移位賦能(SE)接腳1124A-N被配置成接收一掃描移位賦能信號142。
此外，第一組時脈閘控單元102A之賦能(EN)接腳或節點110A-N被配置成自正反器120A-N之輸出接收一功能模式賦能信號。同樣地，第二組時脈閘控單元102B之賦能(EN)接腳或節點126A-N被配置成自正反器136A-N之輸出接收一功能模式賦能信號。此外，如圖所示，第一組時脈閘控單元102A之時脈輸出(Clock Output；簡稱CO)接腳或節點114A-N被耦合到第一組正反器104A，且第二組時脈閘控單元102B之時脈輸出(CO)接腳或節點130A-N被耦合到第二組正反器104B。
在一例示操作中，當該邏輯裝置之一掃描模式被觸發時，系統100執行一掃描移位操作及一掃描擷取操作。當SE信號142是邏輯高位準時，該掃描移位操作被賦能。在該掃描移位操作期間，第一組時脈閘控單元102A之時脈閘控單元106A-N使用其各別的第一延遲元件116A-N而將被延遲了第一持續時間(例如，以奈秒表示之持續時間)之輸入時脈信號138經由各別的CO接腳114A-N提供給第一組正反器104A。在一實施例中，第一延遲元件116A-N被配置成在該掃描移位操作期間將輸入時脈信號138延遲該第一持續時間。
同樣地，在該邏輯裝置之該掃描移位操作期間，第二組時脈閘控單元102B之第二延遲元件132A-N被配置成將輸入時脈信號138延遲第二持續時間(例如，以奈秒表示之持續時間)。我們應可了解：該第二持續時間不等於該第一持續時間。因此，第二組時脈閘控單元102B在該掃描移位操作期間將延遲了該第二持續時間之輸入時脈信號138提供給第二組正反器104B。
由於在該掃描移位操作期間，第一組正反器104A之輸入時脈信號138被延遲了該第一持續時間，且第二組正反器104B之輸入時脈信號138被延遲了該第二持續時間，所以正反器118A-N係在與不同於正反器134A-N執行及掃描操作的時刻之一時刻上執行其掃描操作。由於該等兩組正反器係在兩個不同的時刻上執行其掃描操作，所以該等兩組正反器區分了對該邏輯裝置的電力網路之負載。此種方式隨之可有助於顯著地減少該邏輯裝置的電力網路在其掃描移位操作期間之IVD，因而能夠夠快速地完成該掃描移位操作。
在該掃描移位操作之後，執行掃描擷取操作。當SE信號142是邏輯低位準且該功能模式賦能信號是邏輯高位準時，該掃描擷取操作被賦能。在該掃描擷取操作期間，第一組時脈閘控單元102A將沒有延遲的輸入時脈信號138提供給第一組正反器104A，且第二組時脈閘控單元102B將沒有延遲的輸入時脈信號138提供給第二組正反器104B。此外，執行一後續之掃描移位操作，此時，自第一組正反器104A及第二組正反器104B移出該掃描擷取操作之結果，且另一測試型樣資料被移入第一組正反器104A及第二組正反器104B。在該後續的掃描移位操作期間，被傳送到第一組正反器104A之輸入時脈信號138被延遲了該第一持續時間，且被傳送到第二組正反器104B之輸入時脈信號138被延遲了該第二持續時間。
第2A圖示出第1圖中之時脈閘控單元106A之一例示電路。在第2A圖中，時脈閘控單元106A包含第一延遲元件116A、一"及"閘202、以及一多工器204。多工器204被耦合到第一延遲元件116A及"及"閘202。第一延遲元件116A被配置成：自測試器模組140接收輸入時脈信號138，且將輸入時脈信號138延遲一第一持續時間(Δt1 )。此外，第一延遲元件116A被配置成將被延遲了該第一持續時間(Δt1 )之輸入時脈信號138轉送到多工器204。"及"閘202被配置成：接收一功能模式賦能信號206及輸入時脈信號138作為輸入，且根據該等輸入而產生一邏輯值'0'或'1'。"及"閘202之輸出被傳送作為多工器204之一輸入。
當一掃描移位操作被賦能時，被施加到SE接腳108A之SE信號142是邏輯高位準。在該掃描移位操作期間，多工器204被配置成根據SE信號142(邏輯高位準)而選擇被延遲了該第一持續時間(Δt1 )之輸入時脈信號138作為一輸出時脈信號208。或者，當一掃描擷取模式被觸發時，被施加到SE接腳108A之SE信號142是邏輯低位準。此外，被施加到EN接腳110A之功能模式賦能信號206是邏輯高位準。因此，在該掃描擷取操作期間，多工器204被配置成根據SE信號142(邏輯低位準)而選擇輸入時脈信號138作為輸出時脈信號208。
第2B圖示出被傳送到第1圖所示系統100的各種信號之一時序圖。第2B圖尤其示出輸入時脈信號138、功能模式賦能信號206、SE信號142、及輸出時脈信號208之一時序圖。如第2B圖所示，在掃描擷取操作期間，功能模式賦能信號206是邏輯高位準，且SE信號142是邏輯低位準。此外，如第2B圖所示，時脈閘控單元106A之輸出時脈信號208包含一輸出延遲d1(以奈秒表示之輸出延遲)。輸出延遲(d1)可以是與時脈閘控單元106A相關聯的一內部傳播延遲。
在一掃描移位操作期間，如第2B圖所示，SE信號142是邏輯高位準，且功能模式賦能信號206是邏輯低位準。此外，如第2B圖所示，輸出時脈信號208包含一輸出延遲(d2+Δt1 )，其中d2是內部傳播延遲，且Δt1 是第一延遲元件116A加入輸入時脈信號138的第一持續時間之一延遲。我們應可了解：時脈閘控單元106B-N中之每一時脈閘控單元可共用第2A圖及第2B圖所示之電路及時序圖。
第2C圖示出第1圖所示時脈閘控單元122A之一例示電路。在第2C圖中，時脈閘控單元122A包含第二延遲元件132A、"及"閘210、以及一多工器212。多工器212被耦合到第二延遲元件132A及"及"閘210。第二延遲元件132A被配置成：自測試器模組140接收輸入時脈信號138，且將該輸入時脈信號138延遲一第二持續時間(Δt2 )。此外，第二延遲元件132A被配置成將被延遲了該第二持續時間(Δt2 )之該輸入時脈信號轉送到多工器212。"及"閘210被配置成：接收一功能模式賦能信號214及該輸入時脈信號138作為輸入，且根據該等輸入而產生邏輯值'0'或'1'。"及"閘210之輸出被傳送作為多工器212之一輸入。
當一掃描移位操作被賦能時，被施加到SE接腳124A之SE信號142是邏輯高位準。在該掃描移位操作期間，多工器204被配置成根據SE信號142(邏輯高位準)而選擇被延遲了該第二持續時間(Δt2 )之輸入時脈信號138作為一輸出時脈信號216。或者，當一掃描擷取模式被觸發時，被施加到SE接腳124A之SE信號142是邏輯低位準。此外，被施加到EN接腳126A之功能模式賦能信號214是邏輯高位準。因此，在該掃描擷取操作期間，多工器212被配置成根據SE信號142(邏輯低位準)而選擇輸入時脈信號138作為輸出時脈信號216。
第2D圖示出被傳送到第1圖所示系統100的各種信號之一時序圖。第2D圖尤其示出輸入時脈信號138、功能模式賦能信號214、SE信號142、及輸出時脈信號216之一時序圖。如第2D圖所示，在掃描擷取操作期間，功能模式賦能信號214是邏輯高位準，且SE信號142是邏輯低位準。此外，如第2D圖所示，時脈閘控單元122A之輸出時脈信號216包含一輸出延遲d1。輸出延遲(d1)可以是與時脈閘控單元122A相關聯的一內部傳播延遲。
在一掃描移位操作期間，如第2D圖所示，SE信號142是邏輯高位準，且功能模式賦能信號214是邏輯低位準。此外，如第2D圖所示，輸出時脈信號216包含一輸出延遲(d2+Δt2 )，其中d2是與時脈閘控單元122A相關聯的一內部傳播延遲，且Δt2 是第二延遲元件132A加入輸入時脈信號138的第二持續時間之一延遲。我們應可了解：時脈閘控單元122B-N中之每一時脈閘控單元可共用第2C圖及第2D圖所示之電路及時序圖。在一實施例中，第二持續時間之延遲(Δt2 )大於第一持續時間之延遲(Δt1 )。在一替代實施例中，第一持續時間之延遲(Δt1 )大於第二持續時間之延遲(Δt2 )。請注意，第一持續時間之延遲及第二持續時間之延遲係分別基於第一延遲元件116A-N及第二延遲元件132A-N之大小。
第3A圖示出第1圖所示時脈閘控單元106A之另一例示電路。第3A圖所示時脈閘控單元106A之電路類似於第2A圖所示時脈閘控單元106A之電路，但是不同之處在於：第3A圖所示之電路包含取代第一延遲元件116A之一第一可程式延遲元件302A。在一實施例中，第一可程式延遲元件302A被配置成：根據一第一可程式延遲輸入(PD)304A(例如，單一位元或多個位元資料)而設定一第一持續時間(Δt1 )，以便將輸入時脈信號138延遲該第一持續時間(Δt1 )。在該實施例中，第一可程式延遲元件302A被配置成將作為一輸入的被延遲了該第一持續時間(Δt1 )之輸入時脈信號138轉送到多工器204。我們應可了解：第一組時脈閘控單元102A中之時脈閘控單元106 B-N亦可包含第一可程式延遲元件302B-N(圖中未示出)，該等第一可程式延遲元件被配置成分別根據第一可程式延遲輸入304B-N(圖中未示出)而將輸入時脈信號138延遲該第一持續時間(Δt1 )。
第3B圖示出第1圖所示時脈閘控單元122A-N之另一例示電路。第3B圖所示時脈閘控單元122A之電路類似於第2B圖所示時脈閘控單元122A之電路，但是不同之處在於：第3B圖所示之電路包含取代第二延遲元件132A之一第二可程式延遲元件306A。
在一實施例中，第二可程式延遲元件306A被配置成：根據一第二可程式延遲輸入308A(例如，單一位元或多個位元資料)而設定一第二持續時間(Δt2 )，以便將輸入時脈信號138延遲該第二持續時間(Δt2 )。在該實施例中，第二可程式延遲元件306A被配置成將作為一輸入的被延遲了該第二持續時間(Δt2 )之輸入時脈信號138轉送到多工器204。我們應可了解：系統100的第二組時脈閘控單元102B中之時脈閘控單元122B-N可包含第一可程式延遲元件306B-N(圖中未示出)，該等第二可程式延遲元件被配置成根據第二可程式延遲輸入308B-N(圖中未示出)而將輸入時脈信號138延遲該第二持續時間(Δt2 )。
第4圖示出根據一實施例而用來在邏輯裝置的掃描移位操作期間減少IVD之一例示裝置。在第4圖中，該裝置包含被耦合到第1圖所示系統100之一回饋電路402。在一實施例中，回饋電路402被耦合到第一組時脈閘控單元102A之第一可程式延遲元件302A-N、以及第二組時脈閘控單元102B之第二可程式延遲元件306A-N。
在一實施例中，回饋電路402計算一第一持續時間(Δt1 )及一第二持續時間(Δt2 )，且將與該第一持續時間(Δt1 )相關聯的第一可程式延遲輸入304A-N及與該第二持續時間(Δt2 )相關聯的第二可程式延遲輸入308A-N分別轉送到第一可程式延遲元件302A-N及第二可程式延遲元件306A-N。在一實施例中，回饋電路402在該掃描移位操作期間感測該IVD，且根據該被感測之IVD而調整該第一持續時間(Δt1 )及該第二持續時間(Δt2 )，直到該電力網路中之IVD在該掃描移位操作期間減少到一可接受的程度為止。
如圖所示，回饋電路402包含一電壓感測器404、一些可程式暫存器406、以及一狀態機408。在回饋電路402中，狀態機408被耦合到電壓感測器404及可程式暫存器406。在一例示操作中，電壓感測器404偵測在該掃描移位操作期間之IVD 410。此外，在該掃描移位操作期間，可程式暫存器406儲存與IVD 410相關聯的一臨界值412。因此，狀態機408根據被偵測到的IVD 410、與IVD 410相關聯的臨界值412、輸出時脈信號208、輸出時脈信號216、及掃描移位賦能信號142中之一或多者而產生第一可程式延遲輸入304A-N及第二可程式延遲輸入308A-N。
狀態機408然後將第一可程式延遲輸入304A-N及第二可程式延遲輸入308A-N分別傳送到第一可程式延遲元件302A-N及第二可程式延遲元件306A-N。因此，第一可程式延遲元件302A-N及第二可程式延遲元件306A-N中之每一可程式延遲元件根據第一可程式延遲輸入304A-N及第二可程式延遲輸入308A-N而設定第一持續時間(Δt1 )及第二持續時間(Δt2 )。
第5圖示出根據一實施例而用來在邏輯裝置的掃描移位操作期間減少IVD之另一例示系統500。在第5圖中，系統500包含第一組時脈閘控單元502A、第一組旁通多工器504A、邏輯電路526A-N、以及第一組正反器506A。系統500亦包含第二組時脈閘控單元502B、第二組旁通多工器504B、邏輯電路546A-N、以及第二組正反器506B。
第一組時脈閘控單元502A包含時脈閘控單元(CGC)508A-N，且第二組時脈閘控單元502B包含時脈閘控單元(CGC)528A-N。第一組時脈閘控單元502A之時脈閘控單元508A-N分別包含第一延遲元件518A-N。第二組時脈閘控單元502B之時脈閘控單元528A-N分別包含第二延遲元件538A-N。在一實施例中，第一延遲元件518A-N及第二延遲元件538A-N是可程式延遲元件。在另一實施例中，第一延遲元件518A-N及第二延遲元件538A-N是固定式延遲元件。雖然系統500被示出包含該等第一時脈閘控單元502A及該等第二時脈閘控單元502B，但是我們應可了解：系統500可包含兩組以上的時脈閘控單元。
此外，第一組旁通多工器504A包含旁通多工器520A-N，且第二組旁通多工器504B包含旁通多工器540A-N。在一實施例中，第一組旁通多工器504A及第二組旁通多工器504B可包含實質上相同數目之旁通多工器。第一組正反器506A包含正反器524A-N，且第二組正反器506B包含正反器544A-N。在一實施例中，第一組正反器506A及第二組正反器506B可包含實質上相同數目之正反器。
如圖所示，第一組時脈閘控單元502A之時脈輸入(CI)接腳512A-N及第二組時脈閘控單元502B之時脈輸入(CI)接腳532A-N被配置成接收一輸入時脈信號548。輸入時脈信號548可以是由被連接到系統500之一測試器模組552(例如，一外部測試器)產生及轉送之一時脈信號。此外，第一組時脈閘控單元502A之掃描移位賦能(SE)接腳514A-N被配置成自測試器模組552接收一掃描移位賦能(SE)信號550。此外，第二組時脈閘控單元502B之掃描移位賦能(SE)接腳534A-N被配置成接收該SE信號550。
此外，第一組時脈閘控單元502A之賦能(EN)接腳510A-N被連接到邏輯高位準(Vdd )。同樣地，第二組時脈閘控單元502B之賦能(EN)接腳530A-N被連接到邏輯高位準(Vdd )。此外，如圖所示，第一組時脈閘控單元502A之時脈輸出(CO)接腳516A-N被耦合到第一組旁通多工器504A。第二組時脈閘控單元502B之時脈輸出(CO)接腳536A-N被耦合到第二組旁通多工器504B。第一組旁通多工器504A及第二組旁通多工器504B被分別耦合到邏輯電路526A-N及邏輯電路546A-N。如圖所示，第一組正反器506A被耦合到第一組旁通多工器504A，且第二組正反器506B被耦合到第二組旁通多工器504B。
在該邏輯裝置的正常或功能操作模式期間，第一組旁通多工器504A之旁通多工器520A-N根據選擇模式信號522A-N而將閘控時脈信號554A-N轉送到第一組正反器506A。此外，第二組旁通多工器504B之旁通多工器540A-N將閘控時脈信號556A-N轉送到第二組正反器506B。在一實施例中，閘控時脈信號554A-N是被邏輯電路526A-N在內部產生且傳送到第一組旁通多工器504A之功能性時脈信號，且閘控時脈信號556A-N是被邏輯電路546A-N在內部產生且傳送到第二組旁通多工器504B之功能性時脈信號。
在該邏輯裝置的一掃描移位操作期間，當SE信號550是邏輯高位準且選擇模式信號522A-N是邏輯高位準時，第一組旁通多工器504A之旁通多工器520A-N將被延遲了一第一持續時間之輸入時脈信號548轉送到第一組正反器506A，其中來自第一組時脈閘控單元502A之延遲元件518A-N產生該第一持續時間之該延遲。此外，第二組旁通多工器504B之旁通多工器540A-N將被延遲了一第二持續時間之輸入時脈信號548轉送到第二組正反器506B，其中來自第二組時脈閘控單元502B之延遲元件538A-N產生該第二持續時間之該延遲。
在系統500中，在該邏輯裝置之該掃描移位操作期間，當第一組正反器506A之輸入時脈信號548被延遲了該第一持續時間，且第二組正反器506B之輸入時脈信號548被延遲了該第二持續時間時，正反器524A-N被配置成在一時刻執行其掃描操作，而正反器544A-N被配置成在另一時刻執行其各別的掃描操作。然後，此種方式可有助於在該邏輯裝置的掃描移位操作期間顯著地減少該邏輯裝置的電力網路之IVD，因而能夠更快速地完成該掃描移位操作。
雖然已參照一些特定實施例而說明了本發明之實施例，但是顯然可在不脫離各實施例之廣義精神及範圍下對這些實施例作出各種修改及改變。例如，可使用硬體電路(例如，基於互補金屬氧化物半導體(Complementary Metal Oxide Semiconductor；簡稱CMOS)之邏輯電路)、韌體、軟體、及/或硬體、韌體、及/或軟體(例如，在機器可讀取的媒體中實施之軟體)之任何組合啟用及操作本發明述及的該等各種裝置、模組、分析儀、及產生器等的各種裝置。例如，可使用電晶體、邏輯閘、及電路(例如，特定應用積體電路(Application Specific Integrated Circuit；簡稱ASIC))實施該等各種電氣結構及方法。
100,500．．．系統
102A,502A．．．第一組時脈閘控單元
102B,502B．．．第二組時脈閘控單元
104A,506A．．．第一組正反器
104B,506B．．．第二組正反器
106A-N,122A-N,508A-N,528A-N．．．時脈閘控單元
116A-N,518A-N．．．第一延遲元件
132A-N,538A-N．．．第二延遲元件
118A-N,134A-N,120A-N,136A-N,524A-N,544A-N．．．正反器
112A-N,128A-N,512A-N,532A-N．．．時脈輸入接腳
138,548．．．輸入時脈信號
140,552．．．測試器模組
108A-N,124A-N,514A-N,534A-N．．．掃描移位賦能接腳
142,550．．．掃描移位賦能信號
110A-N,126A-N,510A-N,530A-N．．．節點
114A-N,130A-N,516A-N,536A-N．．．時脈輸出接腳
202,210．．．"及"閘
204,212．．．多工器
206,214．．．功能模式賦能信號
208,216．．．輸出時脈信號
302A-N．．．第一可程式延遲元件
304A-N．．．第一可程式延遲輸入
306A-N．．．第二可程式延遲元件
308A-N．．．第二可程式延遲輸入
402．．．回饋電路
404．．．電壓感測器
406．．．可程式暫存器
408．．．狀態機
410．．．瞬間電壓下降
412．．．臨界值
504A．．．第一組旁通多工器
526A-N,546A-N．．．邏輯電路
504B．．．第二組旁通多工器
520A-N,540A-N．．．旁通多工器
522A-N．．．選擇模式信號
554A-N,556A-N．．．閘控時脈信號
本說明書已參照各圖式而說明了各較佳實施例，其中：
第1圖示出根據一實施例而用來在一邏輯裝置的掃描移位操作期間減少IVD之例示系統；
第2A圖示出第1圖所示之具有一第一延遲元件的一時脈閘控單元之一例示電路；
第2B圖示出被傳送到第1圖所示系統的各種信號之一時序圖；
第2C圖示出第1圖所示之具有一第二延遲元件的一時脈閘控單元之一例示電路；
第2D圖示出被傳送到第1圖所示系統的各種信號之一時序圖；
第3A圖示出第1圖所示之具有該第一延遲元件的該時脈閘控單元之另一例示電路；
第3B圖示出第1圖所示之具有該第二延遲元件的該時脈閘控單元之另一例示電路；
第4圖示出根據一實施例而用來在邏輯裝置的掃描移位操作期間減少IVD之一例示裝置；以及
第5圖示出根據一實施例而用來在邏輯裝置的掃描移位操作期間減少IVD之另一例示系統。
本說明書中述及的該等圖式只供用於例示，且其用意並非在於以任何方式限制本發明揭示之範圍。
100．．．系統
102A．．．第一組時脈閘控單元
102B．．．第二組時脈閘控單元
104A．．．第一組正反器
104B．．．第二組正反器
106A-N．．．時脈閘控單元
116A-N．．．第一延遲元件
132A-N．．．第二延遲元件
118A-N,134A-N,120A-N,136A-N．．．正反器
112A-N,128A-N．．．時脈輸入接腳
138．．．輸入時脈信號
140．．．測試器模組
108A-N,124A-N．．．掃描移位賦能接腳
142．．．掃描移位賦能信號
110A-N,126A-N．．．節點
114A-N,130A-N．．．時脈輸出接腳

Claims (15)

  1. 一種用以於邏輯裝置的掃描移位操作期間減少瞬間電壓下降(IVD)之系統，包含：被配置成接收一輸入時脈信號之一第一組時脈閘控單元，其中該第一組時脈閘控單元之每一時脈閘控單元包含被配置成在該掃描移位操作期間將該輸入時脈信號延遲一第一持續時間之一第一延遲元件，其中該第一延遲元件包含被配置成根據一第一可程式延遲輸入而設定該第一持續時間之一第一可程式延遲元件；被耦合到該第一組時脈閘控單元之一第一組正反器；被配置成接收該輸入時脈信號之一第二組時脈閘控單元，其中該第二組時脈閘控單元之每一時脈閘控單元包含被配置成在該掃描移位操作期間將該輸入時脈信號延遲一第二持續時間之一第二延遲元件，其中該第二延遲元件包含被配置成根據一第二可程式延遲輸入而設定該第二持續時間之一第二可程式延遲元件；被耦合到該第二組時脈閘控單元之一第二組正反器，其中該第一組正反器及該第二組正反器被分別配置成在該掃描移位操作期間接收被延遲了該第一持續時間之該輸入時脈信號及被延遲了該第二持續時間之該輸入時脈信號；以及被耦合到該第一延遲元件及該第二延遲元件且被配置成根據與該掃描移位操作相關聯的該IVD而產生該第一可程式延遲輸入及該第二可程式延遲輸入之一回饋電路。
  2. 如申請專利範圍第1項之系統，其中該第一組時脈閘控單元中之每一時脈閘控單元包含：被配置成接收一功能模式賦能信號及該輸入時脈信號之一"及"閘；以及被耦合到該"及"閘及該第一延遲元件且被配置成在該掃描移位操作期間選擇被延遲了該第一持續時間的該輸入時脈信號之一多工器。
  3. 如申請專利範圍第1項之系統，其中該第二組時脈閘控單元中之每一時脈閘控單元包含：被配置成接收一功能模式賦能信號及該輸入時脈信號之一"及"閘；以及被耦合到該"及"閘及該第二延遲元件且被配置成在該掃描移位操作期間選擇被延遲了該第二持續時間的該輸入時脈信號之一多工器。
  4. 如申請專利範圍第1項之系統，其中該第一組正反器之數目實質上等於該第二組正反器之數目。
  5. 如申請專利範圍第1項之系統，其中該回饋電路包含：被配置成在該掃描移位操作期間偵測該IVD之一電壓感測器；被配置成儲存與該IVD相關聯的至少一臨界值之複數個可程式暫存器；以及被耦合到該電壓感測器及該複數個可程式暫存器且被配置成根據該IVD及與該IVD相關聯的該至少一臨界值 而產生該第一可程式延遲輸入及該第二可程式延遲輸入之一狀態機。
  6. 如申請專利範圍第1項之系統，其中該第一延遲元件及該第二延遲元件中之每一延遲元件包含一延遲緩衝器。
  7. 如申請專利範圍第1項之系統，其中該輸入時脈信號藉由一測試器模組而產生及轉送。
  8. 一種邏輯裝置之系統，包含：被配置成接收一輸入時脈信號之一第一組時脈閘控單元，其中該第一組時脈閘控單元之每一時脈閘控單元包含被配置成在該掃描移位操作期間將該輸入時脈信號延遲一第一持續時間之一第一延遲元件；被耦合到該第一組時脈閘控單元且被配置成在該掃描移位操作期間轉送被延遲了該第一持續時間的該輸入時脈信號之一第一組旁通多工器；被耦合到該第一組旁通多工器之一第一組正反器；被配置成接收該輸入時脈信號之一第二組時脈閘控單元，其中該第二組時脈閘控單元之每一時脈閘控單元包含被配置成在該掃描移位操作期間將該輸入時脈信號延遲一第二持續時間之一第二延遲元件；被耦合到該第二組時脈閘控單元且被配置成在該掃描移位操作期間轉送被延遲了該第二持續時間的該輸入時脈信號之一第二組旁通多工器；以及被耦合到該第二組旁通多工器之一第二組正反器，其 中該第一組正反器及該第二組正反器被分別配置成在該掃描移位操作期間接收被延遲了該第一持續時間之該輸入時脈信號及被延遲了該第二持續時間之該輸入時脈信號，其中該第一組旁通多工器及該第二組旁通多工器中之每一多工器被配置成在該邏輯裝置的一正常操作模式期間轉送被各別的邏輯電路在內部產生之一閘控時脈信號。
  9. 如申請專利範圍第8項之系統，其中該第一組時脈閘控單元中之每一時脈閘控單元包含：被配置成接收一功能模式賦能信號及該輸入時脈信號之一"及"閘；以及被耦合到該"及"閘及該第一延遲元件且被配置成在該掃描移位操作期間選擇被延遲了該第一持續時間的該輸入時脈信號之一多工器。
  10. 如申請專利範圍第9項之系統，其中該第一組時脈閘控單元中之每一時脈閘控單元被配置成在該邏輯裝置的一掃描擷取操作期間轉送該輸入時脈信號。
  11. 如申請專利範圍第8項之系統，其中該第二組時脈閘控單元中之每一時脈閘控單元包含：被配置成接收一功能模式賦能信號及該輸入時脈信號之一"及"閘；以及被耦合到該"及"閘及該第二延遲元件且被配置成在該掃描移位操作期間選擇被延遲了該第二持續時間的該輸入時脈信號之一多工器。
  12. 如申請專利範圍第11項之系統，其中該第二組 時脈閘控單元中之每一時脈閘控單元被配置成在該邏輯裝置的一掃描擷取操作期間轉送該輸入時脈信號。
  13. 如申請專利範圍第8項之系統，其中該第一組正反器之數目實質上等於該第二組正反器之數目。
  14. 如申請專利範圍第8項之系統，其中該第一延遲元件包含被配置成根據一第一可程式延遲輸入而設定該第一持續時間之一第一可程式延遲元件，且其中該第二延遲元件包含被配置成根據一第二可程式延遲輸入而設定該第二持續時間之一第二可程式延遲元件。
  15. 一種用以於邏輯裝置的掃描移位操作期間減少瞬間電壓下降(IVD)的裝置，包含：被配置成接收一輸入時脈信號之一第一組時脈閘控單元，其中該第一組時脈閘控單元中之每一時脈閘控單元包含被配置成在該掃描移位操作期間將該輸入時脈信號延遲一第一持續時間之一第一可程式延遲元件；被耦合到該第一組時脈閘控單元之一第一組正反器；被配置成接收該輸入時脈信號之一第二組時脈閘控單元，其中該第二組時脈閘控單元中之每一時脈閘控單元包含被配置成在該掃描移位操作期間將該輸入時脈信號延遲一第二持續時間之一第二可程式延遲元件；被耦合到該第二組時脈閘控單元之一第二組正反器，其中該第一組正反器及該第二組正反器被分別配置成在該掃描移位操作期間接收被延遲了該第一持續時間之該輸入時脈信號及被延遲了該第二持續時間之該輸入時脈信號； 以及被耦合到該第一可程式延遲元件及該第二可程式延遲元件且被配置成根據該IVD而計算該第一持續時間及該第二持續時間之一回饋電路，其中該回饋電路包含：被配置成在該掃描移位操作期間偵測該IVD之一電壓感測器；被配置成保存與該IVD相關聯的至少一臨界值之複數個可程式暫存器；以及被耦合到該電壓感測器及該複數個可程式暫存器且被配置成根據該IVD及與該IVD相關聯的該至少一臨界值而計算該第一持續時間及該第二持續時間之一狀態機。
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