CN1519575A - 测试电路、集成电路及测试方法 - Google Patents

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Abstract

本发明公开了一种测试电路、集成电路及测试方法。在具有通信用物理层电路PHY的宏块MB2和宏块MB1之间，以时钟频率CF1进行收发信号处理。该测试电路TC包括测试用的发送缓冲器TXB和接收缓冲器RXB，即，所述发送缓冲器TXB以比CF1低的频率CF2存储来自测试输入端子TPI的发送数据信号；所述接收缓冲器RXB以比CF1低的频率CF3将接收数据信号输出到测试输出端子TPO。发送缓冲器TXB以频率CF2存储来自端子TPI的发送数据信号后，以频率CF1将被存储的发送数据信号输出到MB2。接收缓冲器RXB，以频率CF1存储来自MB2的接收数据信号后，将被存储的接收数据信号以频率CF3输出到端子TPO。

Description

测试电路、集成电路及测试方法
技术领域
本发明涉及一种测试电路、集成电路及测试方法。
背景技术
近年来，倍受瞩目的是制定了具有对于USB(Universal SerialBus)1.1规格的向下兼容性，同时能够比USB1.1实现更高数据传输速度的USB2.0标准。此外，还制定了UTMI(USB2.0 TransceiverMacrocell Interface)，定义了关于USB2.0的物理层电路及逻辑层电路的一部分接口规格，作为采用这种UTMI标准的宏块(宏单元)集成电路的现有技术，可例举的有日本专利第2002-343864号公报等。
另外，该USB2.0中，除了包括现有的USB1.1中定义的FS(全速Full Speed)传输模式，还有被称之为HS(高速High Speed)模式的传输模式。在该HS模式中，由于能够以480Mbps的速率进行数据传输，所以与数据传输速率为12Mbps的FS模式相比，实现了高速的数据传输功能。
但是，在这种可以进行高速的数据传输的UTMI宏块中，仍存在着故障检测困难的技术问题。也就是说，在UTMI的宏块和其前段的SIE(Serial Interface Engine)之间，例如以60MHz的时钟频率(第一时钟频率)在8位总线中进行收发信息处理。因此，在进行UTMI宏块的故障检出(接线不良、元件不良)时，需要由外部的测试器以60MHz的时钟频率从集成电路测试端子写入发送数据信号，或以60MHz的时钟频率读出接收的数据信号。但是，由于在测试端子中寄生有很大的寄生电容，所以测试端子的I/O单元中的信号延迟较大。因此，要以60MHz的高速时钟频率进行测试的话，则测试结果和目标值之间的偏差变大，有可能影响到稳定测试的实现。
特别是在UTMI的宏块中，如果不将时钟频率设定为480MHz(60MHz)的话，有时会发生内置的模拟电路及高速数字电路不以HS模式工作的特殊情况。另外如果不以480MHz(60MHz)进行测试，就不能保证HS模式中的高速动作，还有可能降低可靠性。
发明内容
鉴于以上的技术缺欠，本发明的目的在于提供一种最适合于对包含高速数据通信用物理层电路的宏块进行测试的测试电路、包含该测试电路的集成电路、以及采用该测试电路的测试方法。
本发明提供的测试电路是用于测试以第一时钟频率进行与第一宏块之间的收发信处理的第二宏块的测试电路，其包括测试用信号发送缓冲器和信号接收缓冲器，所述测试用信号发送缓冲器以比第一时钟频率还慢的第二时钟频率存储来自测试输入端子的发送数据信号；所述测试用信号接收缓冲器以比第一时钟频率还慢的第三时钟频率，在测试输出端子输出来自第二宏块的接收数据信号；在该测试电路中，所述测试用发送缓冲器，以第二时钟频率存储来自测试输入端子的发送数据信号后，以第一时钟频率对包含数据通信用物理层电路的第二宏块输出所存储的发送数据信号；所述测试用信号接收缓冲器，以第一时钟频率存储来自第二宏块的接收数据信号后，以第三时钟频率在测试输出端子输出所存储的接收数据信号。
根据本发明，将来自测试输入端子的发送数据信号，以低速的第二时钟频率(第二速度)存储到测试用发送缓冲器中。而且存储后，以高速的第一时钟频率(第一速度)读出测试用发送缓冲器的发送数据信号，输出到第二宏块。另外根据本发明，以高速的第一时钟频率将来自第二宏块的接收数据信号存储在测试用信号接收缓冲器中。并在存储后，以低速的第三时钟频率(第三速度)读出测试用信号接收缓冲器的接收数据信号，由测试输出端子输出。另外，第三时钟频率和第二时钟频率可以相同，也可以不同。
这样，根据本发明，能够以低速的第二、第三时钟频率，进行从测试输入端子到测试用发送缓冲器的发送数据信号的存储(写入)及、从测试用接收缓冲器到测试输出端子的接收数据信号的输出(读出)。因此，即使在测试输入端子及测试输出端子中发生信号延迟，也可以具有充裕的时间来进行测试，并可以得到稳定的测试结果。
另外根据本发明，能够以高速的第一时钟频率进行从测试用信号发送缓冲器到第二宏块的输出处理，以及，从第二宏块到测试用信号接收缓冲器的存储处理。因此，当第二宏块以高速的第一时钟频率进行与第一宏块间的收发信时，也可以提供最适于该第二宏块的测试手法。
另外本发明中，接收发送数据信号的第二宏块，在与第一、第二宏块间的总线不同的第一总线中，以回送模式进行收发信号处理。以第一时钟频率将以回送模式接收的接收数据信号输出到第一宏块一侧时，所述测试用接收缓冲器，也可以以第一时钟频率存储来自第二宏块的接收数据信号，并以第三时钟频率在测试输出端子输出所存储的接收数据信号。
另外在第二宏块的第一总线(例如USB，IEEE1394)中的收发信处理，优选以回送模式进行，但也可以不采用回送模式进行。
另外本发明中，包括通信序列发生器，其以规定的通信步骤与第二宏块之间进行收发信处理；所述通信序列发生器，可以进行将测试用发送缓冲器存储的发送数据信号以第一时钟频率传送到第二宏块中的发送处理，还可以进行将来自第二宏块的接收数据信号以第一时钟频率在测试用信号接收缓冲器接收的接收处理。
这样的话，由通信序列发生器自动地进行与第二宏块间的收发信处理，可以提高测试效率。另外，通信序列发生器，也可以只有发送处理功能或接收处理功能的任意一项功能。
另外本发明中，包含第一选择器和第二选择器，该第一选择器的第一输入端接收来自第一宏块的输出信号，在其第二输入端接收来自测试用信号发送缓冲器的发送数据信号；该第二选择器的第一输入端输入来自第一选择器的输出信号，在其第二输入端，输入来自第二宏块的接收数据信号；在测试第二宏块的第二测试模式时，所述第一选择器的第二输入端输入的发送数据信号输出到第二宏块中，所述第二选择器，其第二输入端输入的来自第二宏块的接收数据信号输出到测试用信号接收缓冲器中也可以。
另外本发明中，测试第一宏块的第一测试模式时，所述第一选择器，将输入到第一输入端的第一宏块来的输出信号输出到第二选择器的第一输入端中，所述第二选择器，将输入到第一输入端的第一选择器来的输出信号输出到第一宏块中也可以。
这样的话，例如，通过采用第一测试模式，可以检测出第一宏块和测试电路的连接部分的故障。另外，通过采用第二测试模式，可以检测出测试电路和第二宏块的连接部分的故障。这样，就可以实现第一、第二宏块间的连接部分的故障检测。
另外通常工作模式(非第一、第二测试模式)中，第一选择器，其第一输入端中输入的来自第一宏块的输出信号输出到第二宏块，第二选择器，其第二输入端中输入的第二宏块来的输出信号也可以输出到第一宏块。另外第一、第二选择器具有的输入端，不仅限于第一、第二输入端，也可以具有3个以上的输入端。
另外本发明中，对于测试电路和第一宏块共同设定扫描路径，所述第一测试模式也可以是采用所述扫描路径以扫描手法进行测试的扫描模式。
这里所谓设定扫描路径是指，比如，设定从扫描输入端子(1或多个)经由扫描用触发器(扫描电路)到扫描输出端子(1或多个)的路径。
另外本发明从第一宏块向测试电路的输出信号的个数是I个，包含(I-J)个的虚拟扫描用触发器，其在从测试电路到第一宏块的输入信号数是J个(I＞J)时，保持从第一选择器的I本的输出信号中(I-J)个输出信号，在所述扫描模式时，所述虚拟扫描用触发器也可以通过扫描路径输出保持的输出信号。
这样的话，就可以高效地检查出第一宏块的I个输出信号(第一～第I的输出信号)中，(I-J)个输出信号(第J～第I的输出信号)的连接不良等。
另外本发明有涉及一种集成电路，是包括以上任意一种测试电路、所述第一宏块和所述第二宏块的集成电路。
另外本发明涉及一种测试方法，是采用包含测试用发送缓冲器和测试用接收缓冲器的测试电路，对以第一时钟频率和第一宏块间进行收发信处理的第二宏块，进行测试的测试方法，该测试方法，是将测试输入端子来的发送数据信号，以比第一时钟频率慢的第二时钟频率，存储在测试用发送缓冲器中，将发送数据信号存储后，以第一时钟频率将存储的发送数据信号，对包含数据通信用的物理层电路的第二宏块输出，将来自第二宏块的接收数据信号，以第一时钟频率存储在测试用信号接收缓冲器中，在存储接收数据信号后，以比第一时钟频率慢的第三时钟频率，将存储的接收数据信号输出到测试输出端子。
另外本发明中，接收发送数据信号的第二宏块，以回送模式进行收发信，以回送模式接收的接收数据信号以第一时钟频率输出时，也可以将被输出的接收数据信号以第一时钟频率存储在测试用信号接收缓冲器中，并存储的接收数据信号以第三时钟频率输出到测试输出端子。
还有，在本发明中，所述测试电路包括以规定通信步骤和第二宏块间进行收发信处理的通信序列发生器，采用所述通信序列发生器，以第一时钟频率将测试用发送缓冲器中存储的发送数据信号发送到第二宏块；采用所述通信序列发生器，以第一时钟频率在测试用信号接收缓冲器接收来自第二宏块的接收数据信号。
另外本发明中，所述测试电路包括第一选择器和第二选择器，该第一选择器的第一输入端接收来自第一宏块的输出信号，其第二输入端接收来自测试用信号发送缓冲器的发送数据信号，所述第二选择器的第一输入端，接收来自第一选择器的输出信号，其第二输入端，接收来自第二宏块的接收数据信号；在测试第二宏块的第二测试模式时，还可以将在所述第一选择器的第二输入端接收的发送数据信号，输出到第二宏块中；将在所述第二选择器的第二输入端接收的来自第二宏块的接收数据信号，输出到测试用信号接收缓冲器中。
另外本发明中，也可以在对第一宏块进行测试的第一测试模式中，将所述第一选择器的第一输入端接收的来自第一宏块的输出信号，输出到第二选择器的第一输入端，将所述第二选择器的第一输入端接收的来自第一选择器的输出信号，输出到第一宏块。
此外，本发明中，也可以对于测试电路与第一宏块一起设定扫描路径，所述第一测试模式时，采用扫描路径以扫描手法进行测试。
另外，本发明中，从第一宏块向测试电路传输的输出信号数是I个，当从测试电路向第一宏块的输入信号的个数为J个(I＞J))时，来自第一选择器的I个输出信号中的(I-J)个输出信号保持在虚拟扫描用触发器中，在所述扫描模式时，被保持的输出信号也可以通过扫描路径输出。
附图说明
图1A、图1B是是关于包括宏块的集成电路的测试方法示意图。
图2是本实施形态涉及的测试电路的构成例。
图3A、图3B、图3C是图2的测试电路的工作示意图。
图4是测试电路动作的波形图。
图5是包含通信序列发生器的测试电路的构成例。
图6是包含选择器的测试电路的构成例。
图7A、图7B是图6的测试电路的动作示意图。
图8是宏块及测试电路中设定扫描路径的方法示意图。
图9A、图9B是扫描方法的示意图。
图10是利用扫描方法的测试方法的流程图。
图11是包含虚拟扫描用FF的测试电路示例。
图12A、图12B、图12C是包含虚拟扫描用FF的示意图。
图13是本实施形态涉及的测试电路的详细示例。
图14是缓冲器的地址映射例。
图15A～图15D是本实施形态涉及的测试用缓冲器、测试用发送缓冲器、测试用接收缓冲器的示意图。
图16是通信序列发生器的构成例。
图17是说明测试电路及通信序列发生器的动作的波形图。
图18是说明测试电路及通信序列发生器的动作的波形图。
图19是宏块MB1的一例。
图20是宏块MB2的一例
具体实施方式
下面，就本发明的优选实施方式进行详细说明。以下说明的实施方式，并不是对权利要求中记载的本发明内容的不正当限定。而且在本实施方式中描述的构成，并不都是必须作为本发明的解决方案加以全部采纳。
1.宏块的发送接收测试
图1A中，表示通过连接多个宏块MB1、MB2(宏单元，电路块)构成的集成电路的例子。这里MB2是包含数据通信用的物理层电路PHY的宏块，例如是基于UTMI(USB2.0 TransceiverMacrocell Interface)的宏块。另外MB1是包含控制MB2的电路SIE(Serial Interface Engine)等的宏块。
在进行图1A所示的集成电路的故障检测时，例如，如图1B所示，关于宏块MB1内部的故障检测，可以通过在MB1中设定扫描路径进行的公知扫描手法来实现。
另外，对于宏块MB2内部的故障检测，例如也可以通过从测试输入端子TPI输入测试输入信号TIN，从测试输出端子TPO输出作为其结果的测试输出信号TOUT来实现对宏块MB2内部的故障检测。具体而言，将宏块MB2的USB(广义上是第一总线)上的收发信处理设为回送模式，使MB2自身可以将在USB上传送的发送数据信号，作为接收数据信号而接收。并且如果外部测试器从测试输入端子TPI输入的发送数据信号TIN，那么，宏块MB2在USB上传送被输入的发送数据信号。另外，如果设定成回送模式的MB1将其发送数据信号作为接收数据信号在USB上接收，则其接收数据信号被输出到宏块MB1一侧，通过测试输出端子TPO由外部测试器读出，并且测试器对被读出的接收数据信号是否与目标值一致进行判断。
还有，宏块MB2，在USB上例如以480MHz的时钟频率进行数据的收发处理。这样，就能够以例如60MHz的时钟频率(第一时钟频率CF1)宏块MB2和包含SIE的宏块MB1间进行收发信号处理。因此，从测试输入端子TP1输入发送数据信号TIN时，需要60MHz的时钟频率(CF1)。另外从测试输出端子TPO输出接收数据信号TOUT时，也要以60MHz的时钟频率进行输出。
但是，测试端子TPI、TP0中通常寄生有较大的寄生电容，因此，测试端子的I/O单元中的信号延迟值大，集成电路的制造步骤的变动及温度变化会使信号延迟值的散差加大。因此，在60MHz的高速时钟频率下，如果通过端子TPI输入信号TIN，通过端子TPO读出信号TOUT，则由于信号延迟而使测试结果和目标值之间产生不匹配。因此，不能得到稳定的测试结果成为技术难题。
再有，以如图1B所示的手法测试时，存在着连接部分10(I条信号S12的接线及J条信号SC21的接线)的故障检测困难的课题。也就是说，即使在宏块MB1上设定扫描路径后进行测试，但对连接部分10(信号SC12，SC21)的故障检出率，例如故障检测率达到90％以上的测试图的生成却很困难，因此，导致测试图的研发时间长和成本高。
另外图1B的方法中，由于需要设(I+J)个测试端子TPI和TPO，所以端子数增加，导致集成电路的成本提高。所以，期待实现可以解决以上课题的测试电路。
2.测试电路
图2中表示本实施形态的测试电路TC及含有此集成电路的例子。另外图2中宏块数为两个，但本实施形态的集成电路也可以包含三个以上的宏块。
图2中宏块(电路块)MB1，MB2，是包含有1个或多个特定功能的电路(例如通信用电路，控制通信用电路的电路，和总线的接口电路，RAM，CPU，DSP，液晶驱动程序，CCD控制器，或用户的自定义电路等)的电路块。
具体而言，MB2是包含通信用的物理层电路PHY的通信用宏块，更为具体的讲是基于UTMI规格(特定的接口规格)的宏块。另外MB 1例如是包含控制MB2的电路(SIE)、缓冲器、接口电路、或用户的自定义电路宏块。换言之，MB1是由逻辑电路构成的宏块，MB2是包含通信用物理层电路PHY等的模拟电路的宏块。并且MB2是以时钟频率CF1(CF1的时钟信号)在和宏块MB 1之间进行发送数据信号、接收数据信号的收发处理的宏块。
测试电路TC包含测试用信号发送缓冲器TXB。此TXB是以比CF1(第一时钟频率)慢的CF2(第二时钟频率)存储(store)来自测试输入端子TPI的发送数据信号TI(测试输入信号)的缓冲器，更具体的说，TXB是与频率CF2的时钟信号同步存储TPI来的信号TI的缓冲器。
测试电路TC包含测试用信号接收缓冲器RXB。此RXB是以比频率CF1慢的频率CF3(第三时钟频率)将接收数据信号TO(测试输出信号)输出到测试输出端子TPO的缓冲器。更具体的RXB是与频率CF3的时钟信号同步将信号TO输出到TPO的缓冲器。
如果参照图3A进行描述的话，在本实施形态中，测试用发送缓冲器TXB，以较慢的时钟频率CF2存储(与CF2的时钟信号同步存储)测试输入端子TPI来的发送数据信号TI。也就是说外部测试器以频率CF2，通过端子TPI将发送数据信号写入TXB。并且TXB在存储结束后(在规定字节数的数据存储后)，如图3B所示，将存储的发送数据信号TIN，以比CF2快的频率CF1对宏块MB2输出(与CF1的时钟信号同步输出)。于是，宏块MB2以频率CF1接受发送数据信号TIN。
其后，宏块MB2以较快的频率CF1将接收数据信号TOUT输出到测试电路TC。更具体而言，接受发送数据信号TIN的宏块MB2，在USB(广义的第一总线)上以回送模式进行收发信处理，把以回送模式接收的接收数据信号，以频率CF1输出到宏块MB1一侧(测试电路TC一侧)。
于是如图3C所示，测试用接收缓冲器RXB，以较快的时钟频率CF1存储(与CF1时钟信号同步存储)从宏块MB2来的接收数据信号TOUT。并且RXB在存储结束后，将存储的接收数据信号TO以较快的时钟频率CF3输出到测试输出端子TPO(与CF3的时钟信号同步输出)。也就是说，外部的测试器通过端子TPO，以频率CF3将接收数据信号从RXB读出，并且，读出的接收数据信号和期待值比较后，判断测试的合格与否。另外CF2和CF3可以是同一频率，也可以是不同的频率。
如以上所述本实施形态，以较慢的频率CF2在发送缓冲器TXB保存接收数据后，以快的频率CF1从TXB读出已保存的接收数据。另外以较快的频率CF1将MB2来的接收数据保存在接收缓冲器RXB后，以较慢的频率CF3从RXB读出已存储的接收数据。
因此，通过端子TPI写入发送缓冲器TXB的写入处理，及通过TPO从接收缓冲器RXB读出的读出处理，就可以通过较慢的频率CF2，CF3进行。因此，测试器可以保持充裕的时间进行信号的写入及读出处理。此结果，即使假设在这些端子TPI、TPO的I/O单元中发生了信号延迟，也可以毫无问题地进行测试结果和目标值的比较处理，能够实现稳定的测试动作。
另外UTMI标准的宏块MB2中，其包含的模拟电路及高速逻辑电路，存在HS模式时只以480MHz(60MHz)的频率工作的问题。另外如果不以480MHz的频率使宏块MB2工作后测试的话，有可能无法切实保证在USB2.0的HS模式中的高速动作。
根据本实施形态，可以通过高频CF1(60MHz)进行发送缓冲器TXB的发送数据信号的输出，以及，向接收缓冲器RXB进行接收数据信号的存储。因此，可使宏块MB2能以高频(模拟电路及高速逻辑电路是480MHz，接口电路是60MHz)工作。此结果，即可以一边使宏块MB2正确工作一边测试，同时还可提高测试的可靠性。
图4中给出了示意图2的测试电路的动作波形图。TCK是测试用的时钟信号，TAD是地址信号，用于指定发送缓冲器TXB和接收缓冲器RXB的地址。另外TWR是TXB的写信号，TRD是RXB的读信号。还有WCK是对TXB写入发送数据信号的时钟信号，此WCK例如可以由TCK和TWR生成。RCK还是从RXB读出接收数据信号的时钟信号，该RCK例如可以由TCK和TRD生成。
如图4的B1所示，向图3A所示的发送缓冲器TXB的写入处理，可通过低频CF2的时钟信号WCK进行。
另外如图4的B2所示，从图3B所示发送缓冲器TXB读出发送数据信号的读出处理，及向接收缓冲器RXB写入接收数据信号的写入处理(MB2的收发信)，可通过高频CF1的时钟信号TCK进行。
另外如图4的B3所示，图3C中说明的从接收缓冲器RXB的接收数据信号的读出处理，可由低频CF3的时钟信号RCK进行。
3.通信序列发生器
本实施形态中，如图5所示测试电路TC中可以包含通信序列发生器CSQ。
这里通信序列发生器CSQ在和宏块MB2之间以规定的通信步骤(基于UTMI等的通信宏块规格的通信步骤)进行收发信处理。并且，发送缓冲器TXB中，从端子TPI以频率CF2存储发送数据信号，存储完成后，通信序列发生器CSQ将发送缓冲器TXB中存储的发送数据信号以频率CF1自动发送到宏块MB2。
然后，CSQ以频率CF1自动接收MB2来的数据信号在接收缓冲器RXB中存储。并且向接收缓冲器RXB的接收数据信号的存储完成后，存储的的接收数据信号以频率CF3读出，输出到端子TPO。
如果采用这样的通信序列发生器CSQ，可以自动的进行从发送缓冲器TXB读取发送数据信号的发送处理，及从宏块MB2接受接收数据信号并写入接收缓冲器RXB的接收处理等，以求测试的高效率化。
4.连接部分的故障检测
在图6中表示可以提高图1的MB1、MB2间的连接部分10中的故障检测率的测试电路TC的构成例。
此测试电路TC包含选择器SEL1(第一选择器)。这里SEL1在其第一输入端接收MB1(第一宏块)的输出信号M1OUT。另外在其第二输入端接收MB2(第二宏块)用的测试输入信号TIN。此SEL1的选择动作由选择信号SS1控制。
测试电路TC包含选择器SEL2(第二选择器)。这里SEL2在其第一输入端接收SEL1的输出信号SQ。另外，其第二输入端接收MB2的输出信号M2OUT。此SEL2的选择动作由选择信号SS2控制。
并且如图7A所示测试MB1的第一测试模式(例如扫描模式)中，选择器SEL1，选择其第一输入端接收的MB1的输出信号M1OUT(例如I个)，将其输出信号SQ输出到SEL2的第一输入端。另外选择器SEL2，将其第一输入端接收的第一选择器的输出信号SQ，作为输入信号M1IN(例如J个)输出到MB1。如图7A所示，此第一测试模式中，从端子DTIN(数据输入端子或扫描输入端子SCIN等)输入测试图信号(逻辑测试图)。并且，从端子DTOUT(数据输出端子或扫描输出端子SCOUT等)输出的结果和目标值比较后进行验证。
另一方面，如图7B所示，测试MB2的第二测试模式中，SEL1将其第二输入端接收的MB2用的测试输入信号TIN(例如I个)，作为输入信号M2IN(例如I个)输出到MB2。另外SEL2将在其第二输入端接收的MB2的输出信号M2OUT(例如J个)，作为MB2用的测试输出信号TOUT(例如J个)输出。在此第二测试模式中，从端子TPI输入测试输入信号(逻辑测试图，发送数据信号)。而且端子TPO中输出的测试输出信号(逻辑测试图的结果，接收数据信号)和目标值比较后进行验证。
另外，在非第一、第二测试模式的通常工作模式(集成电路通常动作的模式)中，从宏块MB 1输出的输出信号M1OUT，通过选择器SEL1作为对宏块MB2的输入信号M2IN输入到MB2中。另外宏块MB2输出的输出信号M2OUT，通过选择器SEL2作为对宏块MB1的输入信号M1IN输入到MB1中。
另外，测试输入信号TIN从测试输入端子TPI通过图2中描述的测试用信号发送缓冲器TXB输入到选择器SEL1中。测试输出信号TOUT，从选择器SEL2，通过图2中描述的测试用信号接收缓冲器RXB输出到测试输出端子TPO。
根据图6所示的本实施形态的测试电路TC，可通过图7A所示的第一的测试模式，检测出宏块MB1和测试电路TC的连接部分12的故障(连接不良)。另外通过图7B的第二测试模式，使测试电路TC和宏块MB2的连接部分14的故障检出成为可能。这样，结果是以图1说明的宏块MB1，MB2间的连接部分10的故障检测成为可能。
并且根据图7A的第一测试模式，可以比较容易地作成检测连接部分12的故障的测试图(自动生成)。另外也容易进行图7B的第二测试模式中的连接部分14的故障检出。再采用测试输入信号TIN及测试输出信号TOUT的话，即使宏块MB2包含通信用物理层电路等的模拟电路时，其测试也能够简单化。因此根据本实施方式，能够在谋求测试图开发周期的短缩化、低成本化的同时，还可以提高故障检出率，提高集成电路的可靠性。
5.扫描方法
图7A的第一测试模式优选是以扫描手法进行测试的扫描模式。例如，如图8所示，不仅对宏块MB1，对于测试电路TC也设定扫描路径。也就是说，将宏块MB1内的触发电路和测试电路TC内的触发电路都置换为扫描用FF(扫描电路)，这些扫描用FF通过网络连接构成扫描路径(扫描链)。换言之，是将宏块MB1及测试电路TC看成是1个宏块MB12，对于MB12的网表，采用公知的扫描测试用工具插入扫描用FF(设定扫描路径)。
例如图9A中表示包含触发电路FF1，FF2，PF3和组合逻辑电路CM1、CM2的电路。这个电路以扫描手法测试时，如图9B所示，将触发电路FF1、FF2、FF3，置换为具有选择器SLI、SL2、SL3的扫描用触发电路SFF1、SFF2、SFF3。另外设置通过组合逻辑电路CM1、CM2的通常路径的旁路扫描路径SCPI、SCP2。
并且首先，将扫描允许信号SCEN设定为第一电平(例如高电平)，让选择器SL1，SL2，SL3选择扫描路径一侧(SCIN一侧)。并且从扫描输入端子SC1N依次串行输入测试图信号，并对触发电路FF1、FF2、FF3设定测试图信号。
然后，将扫描允许信号SCEN设定为第二电平(例如低电平)，使选择器SL1、SL2、SL3选择通常路径一侧(D1N一侧)。并且将时钟信号CK只是例如1时钟脉冲部分设为激活，将触发电路FF1、FF2的输出信号输入到组合电路CM1和CM2中的同时，将CM1、CM2的输出信号保持在FF2、FF3中。
然后，将扫描允许信号SCEN设定为第一电平，使选择器SL1、SL2、SL3选择扫描路径一侧(SCIN侧)。并且，将触发电路FF1、FF2和FF3中保持的测试结果信号，通过扫描路径SCP1、SCP2，从扫描输出端子SCOUT串行输出，并和目标值比较。这样的话，可以测试触发电路FFI、FF2、FF3及组合逻辑电路CM1和CM2的元件不良，及这些电路间的接线不良。
图10中表示采用扫描法的测试方法的流程图。首先进行电路设计，生成设计的电路的网表(步骤S1，S2)。然后，采用公知的扫描测试用工具，在设计的电路上插入扫描FF，生成包含扫描FF的网表(步骤S3，S4)。再采用包含扫描FF的网表进行逻辑仿真，生成测试图(自动生成)(步骤S5，S6)。然后，进行电路的布图设计，生成屏蔽数据(步骤S7，S8)。并且，采用在步骤S6中作成(自动生成)的测试图，进行试制品或批量产品的测试(步骤S9)。
如果采用上述扫描方法，宏块的规模多少会增大，但是，由于能够断开位于扫描FF之间的组合逻辑电路，进行局部测试，因此，可以使测试图的生成变的简单化，同时还能提高故障的检测率。
并且本实施形态中如图8所示，将宏块MB1和测试电路TC看作1个宏块MB12，对于宏块MB1及测试电路TC，设定从扫描输入端子SC1N到扫描输出端子SCOUT的扫描路径(插入扫描用FF)。因此，可以容易地建立能以高故障检出率检出宏块MB1和测试电路TC之间的连接部分12的故障(连接不良)的测试图。因此可以实现测试图开发的期间缩短和低成本化。
6.虚拟扫描用触发器
在本实施形态中，如图11所示测试电路TC中可以包含1个或多个虚拟的扫描用触发器DSFF。
例如图11中，从宏块MB1的输出信号M1OUT的个数是I个，从测试电路TC到MB1的输入信号的个数为J个(I＞J。I、J是自然数或大于等于2的整数)。也就是说，输出信号M10UT的个数比输入信号M1IN的个数多。这样信号个数不同时，为了实现测试电路TC及宏块MB1中的整体设定扫描路径的图8的手法，图11中，使虚拟扫描用触发器DSFF包含在测试电路TC中。
具体而言，在测试电路TC内设置(I-J)个虚拟扫描用触发器DSFF，用于保持选择器SEL1的I个输出信号(第1-第I的输出信号)中的(I-J)个输出信号(第J至第I的输出信号)。并且，在图8中说明的扫描模式(第一测试模式)时，虚拟扫描用触发器DSFF，通过扫描路径(从扫描输入端子，经扫描用触发器，到扫描输出端子的路径)，输出保持的输出信号。即DSFF保持从前段的扫描用触发器输入的信号，并将保持的信号向后段的扫描用触发器输出。
例如，使在图10所示的步骤S2生成的网表包含如图12A所示的3个(广义上是(I-J)个)虚拟触发器DFF1、DFF2、DFF3。在这些DFF1、DFF2、DFF3的数据端子D上连接选择器SEL1的I个输出信号中的(I-J)个输出信号DIN1、DIN2、DIN3(第J至第I的输出信号)。
并且根据图10的步骤S4、S5中说明的扫描手法，将网表中的DFF1、DFF2、DFF3如图12B所示置换为虚拟扫描用触发器DSFF1、DSFF2、DSFF3(在通常动作模式中无意义的无效虚拟触发电路)。
并且扫描模式时，使SL1、SL2、SL3选择DIN一侧，将信号DIN1、DIN2、DrN3(选择器SEL1或SEL1的后段的扫描用触发器输出的(I-J)个输出信号)，保持在DFF1、DFF2、DFF3。然后，使SL1、SL2、SL3选择SCIN一侧，通过从SCIN到SCOUT的扫描路径，串行输出DFF1、DFF2、DFF3(DSFF1～DSFF3)中保持的信号DIN1、DIN2、DIN3。
图12C中，概念性地示出了宏块MB1及测试电路TC上设定的扫描路径的状态。。例如图12C中，从MB1到TC的输出信号M1OUT-1、M1OUT-2是2个(I个)，从TC向MB1的输入信号M1OUT-1、M1OUT-2是2个(I个)，从TC向MB1的输入信号M1IN是1个，因此，设置了1个(I-J个)虚拟的扫描用触发器DSFF1。
另外，在SEL1-1(第一选择器)的第一输入端，接收MB 1内的触发器FF6的输出信号M1OUT-1，在第二输入端，输入来自测试输入端子TPI-1(TXB)的测试输入信号TIN-1。另外，SEL1-1的输出信号SQ-1由TC内设置的虚拟扫描用触发器DSFF2的数据端子输入。
另外SEL1-2(第一选择器)的第一输入端，接收来自MB1内的触发器FF5的输出信号M1OUT-2，在第二输入端，输入来自测试输入端子TPI-2(TXB)的测试输入信号TIN-2。另外，SEL1-2的输出信号SQ-2由TC内设置的触发器FF2的数据端子输入。
另外SEL2(第二选择器)的第一输入端接收SEL1-2的输出信号SQ-2，第二输入端，接收MB2来的输出信号M2OUT。并且SEL2的输出信号TOUT被测试输出端子TPO(RXB)，或MB1内的触发电路FF4输出。
而且在扫描模式时，通过从SCIN到SCOUT的扫描路径，DSFF1、FF2、FF3、FF4、FP5、FF6中保持的信号(值)被SCOUT串行输出，由此可以实现基于扫描手法的测试。
通过采用以上方法，如图11所示，即使是在信号M1OUT的个数I比M1IN的个数J多的情况下，对于多余的(I-J)个信号M1OUT的连接不良，可以根据图8中说明的扫描手法检出。也就是在扫描模式时，通过从SCIN经过MB1，TC到SCOUT的扫描路径输出这些(I-J)个信号。此结果，使更具可靠性的故障检出成为可能。
另外，图12A中，置换为扫描用触发电路前的虚拟触发器DFF1、DFF2、DFF3为其Q端子无任何连接的触发器。这样Q端子上无连接的触发器DFF1、DFF2、DFF3，基于网表生成工具的规格，有被识别为无效触发电路而被删除的可能性。因此，为了防止这样的事态发生，对于DFF1、DFF2、DFF3的Q端子，对于通常动作也可以连接没有不良影响的节点(例如，后述测试用缓冲器的节点)。
7.详细例
7.1全体构成
图13中表示测试电路TC的详细构成例。另外本实施形态的测试电路没有必要包含在图13中表示的全部构成要素，其中一部分也可以省略。
在图13中TPI是测试输入端子，TPO是测试输出端子。另外TPCK是测试时钟端子，TPRS是复位(重置)端子。另外TPAD、TPWR、TPRD分别是缓冲器(寄存器)的地址端子、写端子、读端子。另外TPMD1和TPMD2是测试模式端子。还有PDP和PDM是在USB中定义的差动信号DP、DM(数据正，数据负)端子。
在图13中MB2是包含数据通信用的物理层电路PHY的宏块。作为该MB2，具有基于UTMI规格(广义上的通信宏块规格)的宏块等。另外，该宏块MB2也具有信号接收功能，即利用DP、DM用回送模式，将在USB上传送的发送数据信号作为接收数据信号接收的功能。
测试电路TC包含通信序列发生器CSQ。此通信序列发生器CSQ是为在和宏块MB2之间以规定的通信步骤(依据通信宏块规格的通信步骤)进行信号的收发处理(信息交换处理)的序列发生器。将此通信序列发生器CSQ(测试用信号发送缓冲器TXB)的发送数据信号，作为向MB2输入的测试输入信号TIN1，由选择器SEL1输入。另外选择器SEL2的测试输出信号TOUT1(TOUT)，作为接收数据信号由通信序列发生器CSQ(测试用接收缓冲器RXB)输入。
更具体讲，通信序列发生器CSQ，在图7B中说明的第二测试模式时，进行将到宏块MB2的送数据信号通过选择器SEL1发送到MB2的处理。另外通过SEL2进行接收来自MB2的接收数据信号的接收处理。
通信序列发生器CSQ包含测试用信号发送缓冲器TXB和测试用信号接收缓冲器RXB。TXB是存储(store)发送到MB2的发送数据信号(TIN1)的缓冲器(寄存器)。RXB是存储MB2发来的接收数据信号(TOUT1)的缓冲器(寄存器)。也就是TXB将从测试输入端子TPI输入的信号TI作为发送数据信号存储。另外RXB，存储MB2输出的接收数据信号，并将存储的接收数据信号作为信号TO输出到测试输出端子TPO。
更具体而言，是测试用发送缓冲器TXB，存储从测试输入端子TPI输入的发送数据信号TI。并且通信序列发生器CSQ，在根据TXB的发送数据信号TI的存储完成后(存储指定的字节数的发送数据信号后)，进行将存储的发送数据信号通过选择器SEL1发送到宏块MB2的处理。另外通信序列发生器CSQ，进行接收在回送模式设定的MB2来的接收数据信号TOUT1的处理。并且测试用信号接收缓冲器RXB，存储接收的接收数据信号TOUT1，并把存储后的接收数据信号输出到测试输出端子TPO。
另外，也可以在测试电路TC中只设定发送缓冲器TXB或接收缓冲器RXB的任何一方。另外TXB、RXB可以在通信序列发生器CSQ内部设定，也可以在外部设定。
测试电路TC包含测试用缓冲器TSB。此TSB是存储(store)测试输入信号及测试输出信号的缓冲器(寄存器)。更具体讲，是TSB存储测试输入端子TPI来的信号TI，并作为测试输入信号TIN2输出到选择器SEL1。另外TSB，存储自选择器SEL2的测试输出信号TOUT2(TOUT)，并以信号TO输出到测试输出端子TPO。
测试电路TC包含解码器DEC。此DEC根据集成电路的测试端子来的信号，将控制信号输出到测试电路的各电路。更具体而言，在解码器DEC中，被输入了用于指定缓冲器TXB、RXB、TSB的地址(寄存器地址)的地址信号TAD、对这些缓冲器的写信号TWR以及读信号TRD。另外还被输入了测试模式信号TMD1、TMD2(转换第一、第二测试模式，及转换测试模式和通常动作模式的信号)、测试用的时钟信号TCK以及测试用的复位(重置)信号TRS。解码器DEC，根据从测试端子输入的这些信号进行解码处理，生成对通信序列发生器CSQ(TXB、RXB)、测试用缓冲器TSB的控制信号DCTL1、DCTL2，对选择器SEL1、SEL2的选择信号SS1、SS2。
例如通信序列发生器CSQ(TXB、RXB)根据解码器DEC来的控制信号DCTL1及测试用时钟信号TCK等，进行TXB、RXB中的存储发送数据信号、接收数据信号的处理，及从TXB，RXB输出发送数据信号或接收数据信号的处理，以及发送接收(信息交换)处理。另外测试用缓冲器TSB，根据从解码器DEC来的控制信号DCTL2及测试用时钟信号TCK等，进行向TSB中存储测试输入信号及测试输出信号的处理，以及从TSB输出测试输入信号及测试输出信号的处理等。
另外解码器DEC，在信号TMD1和TMD2都是L(低)电平(第一电平)时，将选择信号SS1设定为H(高)电平，在使选择器SEL1选择信号M1OUT的同时，将信号SS1设定为低电平，使选择器SEL2选择M2OUT。由此，工作模式转换成通常工作模式(非测试模式)。
另外，当信号TMD1为高电平(第二电平)时，将信号SS1和SS2同时设定成高电平，以使SEL1选择了信号M1OUT的同时，使SEL2选择信号SQ。因此，工作模式变成了测试宏块MB1的第一测试模式。
另外，当信号TMD2为高电平时，则将信号SS1、SS2同时设定成低电平，以使SEL1选择信号TIN1及信号TIN2的同时，使SEL2选择信号M2OUT。因此，工作模式变成了测试宏块MB2的第二测试模式。
7.2缓冲器的构成
图14中，表示测试用发送缓冲器TXB，测试用接收缓冲器RXB，测试用缓冲器TSB的地址映射图。
在本实施方式中，发送缓冲器TXB和接收缓冲器RXB分别为4级(广义上为多级)缓冲结构(FIFO构成)。即图14中，TxBuf0、TxBuf1、TxBuf2、TxBuf3相当于发送缓冲器TXB的4级缓冲器，RxBuf0、RxBuf1、RxBuf2、RxBuf3相当于接收缓冲器RXB的4级缓冲器。另外，这些4级缓冲器每个都是8位构成，也就是说在图14中，TxBuf07至0是表示TxBuf0的每一位，TxBuf1、TxBuf2、TxBuf3也是一样。另外RxBuf07至0是表示RxBuf0的每1位。RxBuf1、RxBuf2、RxBuf3也一样。
如图14所示，在本实施方式中，由来自端子TPAD的信号TAD指定的地址如果在0X0至0X7(16进制表示)的范围内时，可指定地址为发送缓冲器TXB或接收缓冲器RXB中的某一个。而且，如果激活来自端子TPWR的写入信号TWR，则指定发送缓冲器TXB，如果激活来自端子TPRD的读出信号TRD，则指定接收缓冲器RXB。
另一方面，当用信号TAD指定的地址在0X8至0XF的范围时，则指定地址为测试用缓冲器TSB。另外，可由读信号TRD、写信号TWR来进行读出或写入的指定。另外，如图14所示，测试用缓冲器TSB的每一位的赋值是TXMODE、XCVRSELECT、TERMSELECT...TXSTART等。
例如TXMODE是设定通信序列发生器CSQ的发送模式的指示位。如果TXMODE被设定成“0”，则通信序列发生器CSQ传送完4字节的(广义上是多位)发送数据后就停止传送。另外，如果TXMODE被设定成“1”，则CSQ继续传送TxBuf0中存储的1字节的发送数据。
另外，XCVRSELECT、TERMSELECT、OPMODE1...SUSPEND等，是对宏块MB2的输入端子(M2IN)设定目标信号电平(高电平、低电平)的数据位。另外MonRXACTIVE、MonRXERROR、MonLINESTATE1、MonLINESTATE0等用于监测宏块MB2的输出端子(M2OUT)的信号电平的数据位。
另外，TXSTART对通信序列发生器CSQ指示开始传送(测试用发送)的位。如果将TXSTART设定成“1”，则开始信号传送，而且，传送一结束，TXSTART即被清“0”。另外，当TXMODE为“1”时，如果TXSTART中写入“0”，便停止传送。
另外集成电路中端子数增加后导致制造成本的增加。因此，最好尽量减少测试端子数。本实施形态中，采用了下述方法来减少图13给出的测试端子TPI、TPO的个数。
例如，设测试宏块MB2所需要的输入信号为M位，此时，在本实施方式中，如图15A、图15B所示，测试用缓冲器TSB从K个(M＞K，M、K是自然数或大于等于2的整数)测试输入端子TPI，每次K位输入并存储该M位的测试输入信号。然后，将存储的信号作为测试输入信号TIN2向选择器SEL1输出。这样，可以从原来所需要的M个测试输入端子TPI，减少成K个。
例如在图14中，如果将XCVRSELECT至SUSPEND位都作为TPI设定成外部端子，则需要12个(M个)端子。对此，在图15A、图15B中，测试用缓冲器TSB，从TPI，将该12位(M位)的测试输入信号(XCVRSELECT至SUSPEND)，每次输入4位(K位)后进行存储。因此，可以将TPI的个数设为4个，减少集成电路的端子数目。
另外，假设发送数据信号及接收数据信号的位数是N位。这种情况下，在本实施方式中，如图15C、图15D所示，测试用信号发送缓冲器TXB以每次输入K位，从K个(N＞K，N、K是自然数或大于等于2的整数)测试输入端子TPI，输入该N位的发送数据信号(数据输入信号)，后进行存储。而且，将存储的信号作为测试输入信号TIN1向选择器SEL1输出。这样，原来需要N个测试输入端子TPI，现在可以减少成K个。另外，在图15C、图15D中，测试用信号接收缓冲器RXB，存储来自宏块MB2的N位的接收数据信号(测试输出信号)，并以每次K位向K个测试输出端子TPO输出存储的接收数据信号。这样，原来需要N个测试输出端子TPO，现在可以减少成K个。
例如在图14中，如果将TxBuf07至RxBuf00全部作为TPI设定成外部端子，将RxBuf07至RxBuf00全部作为TPO设定成外部端子，则TPI、TPO的个数分别为8个(N个)，合计要16个端子。与此相反，在图15C，图15D中，发送缓冲器TXB，将8位(N位)的发送数据信号每4位(K位)从TPI输入后存储。另外，接收缓冲器RXB，将8位的接收数据信号每4位输出到TPO。由此TPI、TPO的个数可以各自设为4个(K个)，这样可以减少集成电路的端子数。
还有，在本实施方式中，如图13、图14所示，将各4个(K个)的TPI、TPO端子共同连接在缓冲器TXB、RXB、TSB上，用地址信号TAD，进行这些缓冲器TXB、RXB、TSB的每个位的地址指定。从而，进一步减少集成电路的端子数得以成功。
7.3通信序列发生器
图16中表示通信序列发生器CSQ的构成例。但通信序列发生器CSQ的构成不限于图16所示的内容。
通信序列发生器CSQ包含发送序列发生器TSQ。此TSQ是为了在和宏块MB2之间进行通过信息交换的发送处理的序列发生器。具体的说，发送序列发生器TSQ将表示发送数据信号DATAIN有效的信号TXVALID(发送开始信号)输出到宏块MB2。并且MB2，将TXVALID的激活期间存在的DATAIN看作1个信息包。此信号TXVALID在图13中，作为信号TIN1通过SEL1输出到MB2。
另外发送序列发生器TSQ从MB2接受表示DATAIN的缓冲过程完成的信号TXREADY。此信号TXREADY在图13中，从MB2通过SEL2作为信号TOUT1由发送序列发生器TSQ输入。
还有，发送序列发生器TSQ采用控制信号TCTL(发送开始信号等)控制测试用发送缓冲器TXB。具体的说，控制从发送缓冲器TXB的测试输入端子TPI来的信号TI的存储处理。另外控制发往发送缓冲器TXB的宏块MB2的信号DATAIN的输出处理。此时在本实施形态中，以比信号DATAIN的输出处理时的时钟频率CF1(例如60MHz)慢的时钟频率CF2，向发送缓冲器TXB存储信号TI。这样，可以采用慢的时钟频率CF2充裕地进行信号TI的存储处理。因此，即使是在测试输入端子TPI上寄生很大的寄生电容，也可以获得偏差小、稳定的测试结果。
通信序列发生器CSQ包含接收序列发生器RSQ。此RSQ是为了和宏块MB2之间进行信息交换的接收处理的序列发生器。具体的说，接收序列发生器RSQ，从宏块MB2接受表示总线上有激活的信号RXACT1VE、表示接收数据信号DATAOUT有效的信号RXVALID、以及表示信息包接收中曾有错误的信号RXERROR。这些信号RXACTIVE、RXVALID、RXERROR，在图13中从MB2通过SEL2作为信号TOUT1由接收序列发生器RSQ输入。
并且，接收序列发生器RSQ采用控制信号RCTL控制测试用接收缓冲器RXB。具体的说，控制接收缓冲器RXB对宏块MB2来的信号DATAOUT的存储处理。另外，控制接收缓冲器RXB的测试输出端子TPO的信号TO的输出处理。此时本实施形态中，以比信号DATAOUT的存储处理时的时钟频率CF1(例如60MHz)慢的时钟频率CF3(CF3和CF2也可以相同)，输出信号TO。这样的话，采用慢的时钟频率CF3可以充裕地进行信号TO的输出处理，因此，即使是在测试输出端子TPO上寄生很大的寄生电容，也可以获得偏差小、稳定的测试结果。
下面，参照图17，图18的波形图，对测试电路TC及通信序列发生器CSQ的工作原理加以详细描述。
首先如C1所示，采用外部的测试器采用测试端子，将地址信号TAD设定成0xB，将写信号TWR激活(低电平)的同时，将信号TI设定为0x0，图14的PLLSELECT、OSCENB、CLKSELECT1、CLKSELECT0全部设定为‘0’。并且如C2所示测试器，通过将TAD设定为0x8，将TWR设定为激活的同时将TI设定为0x0，图1 4的TXMODE被设定为‘0’。由此，通信序列发生器CSQ被设定为连续4个字节(多字节)发送数据信号的发送模式。
然后如C3所示测试器，通过将地址信号TAD设定为0x0～0x7，将写信号TWR设为激活的同时，将TI设定为0xF，使图14的发送缓冲器TXB的4级缓冲器TxBuf0～TxBuf3的全部位被写入‘1’。此时该写入处理以较慢的时钟频率CF2进行。并且如C4所示测试器，通过将地址信号TAD设定为0xF，将写信号TWR设定为激活，同时将信号TI设定为0x1，图14的TXSTART中‘1’被设定。由此通信序列发生器CSQ的自动发送处理开始。
图18是是将图17中的C5所示内容部分放大的波形。通信序列发生器CSQ(发送序列发生器TSQ)，在发送处理开始后，如图18的D1所示，将信号TXVALID设为激活，如D2所示宏块MB2将信号TXREADY设为激活。并且D3中所示的发送数据信号DATAIN(FF)被传送到MB2。
宏块MB2，接受发送数据信号DATAIN后，如D4所示，采用差动信号DP、DM开始在USB总线上的发送处理。并且设定成回送模式的宏块MB2，以回送模式将自身发送的发送数据信号，作为接收数据信号接收。并且如D5所示宏块MB2将信号RXACTIVE激活。其后，MB2如D6、D7所示将信号RXVALID设为激活。于是，收到这个的通信序列发生器CSQ(接收序列发生器RSQ)，如D8、D9所示将MB2来的接收数据信号DATAOUT(FF)存储在测试用接收缓冲器RXB中。此时此存储处理以快速的时钟频率CF1进行。
其后，如图17的C6所示测试器，通过将地址信号TAD设定为0x0～0x7，将信号TRD激活，如果C7所示接收缓冲器RXB中存储的接收数据信号TO通过测试输出端子TPO由测试器读出。此时由较慢的时钟频率CF3进行读出处理，然后，测试器，进行读出值和目标值的比较处理，如果和目标值一致的话测试为合格，不一致的话就是不合格。这样测试完成。
8.宏块
图19中表示宏块MB1的一例。另外本实施形态的宏块MB1不限于如图19所示的构成。图19的宏块MB1包含SIE(SerialInterface Engine)30，端点管理电路40，缓冲器管理电路50，缓冲器60，批量传送管理电路70，DMAC(Direct Memory AccesssController)80。
SIE30，是进行USB的信息包传送处理等各种处理的电路。此SIE30(广义上第一接口电路)包含信息包处理器电路32，暂停和恢复控制电路34，事务管理电路36。这里信息包处理器电路32，进行由标题及数据构成的信息包的组合(生成)及分解等，并进行CRC的生成及译码。另外暂停&恢复控制电路34，进行暂停及恢复时的程序控制。以及事务管理电路36，管理由标记，数据，信息交换等信息包构成的事务。并且事务管理电路36，在接受标记信息包时，确认是否是自己接收，是自己接收时，进行信息包的传送处理，然后，进行信息交换的信息包传送处理。
端点管理电路40，是管理构成缓冲器60的各存储区域的入口端点的电路，包含存储端点的属性信息寄存器(寄存器组)等。
缓冲器管理电路50是管理例如RAM等构成的缓冲器60的电路。更具体而言，生成写入地址及读出地址，进行向缓冲器60的数据写入处理及从缓冲器60的数据读出处理。
缓冲器60(信息包缓冲器，信息包存储装置)，是通过USB暂时存储转送数据(信息包)的缓冲器，，具有对用USB(第一总线)的数据传送速度和用EBUS(第二总线)的数据传送速度的速度差的进行补偿功能等。另外，EBUS是连接硬盘驱动器，光盘驱动器，MPEG编码器，MPEG解码器等的外部设备的外部总线。
批量传送管理电路70是管理USB中的批量传送的电路。另外DMAC80(广义上第二接口电路)是通过EBUS与外部设备之间进行DMA传送的DMA控制器。
图20中表示宏块MB2的一例。另外本实施形态的宏块MB2不限于图20所示的构成。
宏块MB2包含数据处理器电路90、时钟生成电路92、HS(HighSpeed)电路94，FS(Full Speed)电路96。这些电路是逻辑层电路。另外MB2包含物理层电路(PHY)的模拟前置电路98(收发电路)。
数据处理器电路90进行基于USB2.0等的数据传输的种种处理。具体而言，发送时对发送数据进行附加SYNC(SYNChronization)、SOP(Start Of Packet)、EOP(End Of Packet)的处理及位填充处理等。另一方面，接收时检测出接收数据的SYNC、SOP、EOP，进行删除的处理及解除位填充处理等。还有，数据处理器电路90也进行生成控制数据收发的各种定时信号的处理。
USB2.0中，定义了HS模式(广义上第一传输模式)和FS模式(广义上第二传输模式)。HS模式是由USB2.0新定义的传输模式。FS模式是在以往的USB1.1中已经定义的传输模式。
时钟生成电路92是生成HS用的480MHz时钟及，60MHz的系统时钟等的各种频率时钟的电路，包含OSC、PLL480M、PLL60M。
这里OSC(振荡电路)例如通过和外部振动子的组合生成基础时钟。PLL480M是根据由OSC(振荡电路)生成的基础时钟，生成HS模式所必需的480MHz时钟，和生成FS模式及系统时钟所必需的60MHz时钟的PLL(Phase Locked Loop)。PLL60M是根据OSC(振荡电路)生成的基础时钟，生成FS模式及系统时钟所必要的60MHz时钟的PLL。
HS电路94是进行数据传输速度为480Mbps的HS模式中数据收发的逻辑电路。另一方面，FS电路96是进行数据传输速度为12Mbps的FS模式中数据收发的逻辑电路。
模拟前置电路98(收发电路)是包含进行FS模式及HS模式的收发处理的驱动器及接受器的模拟电路，其采用差动信号DP、DM进行收发信处理。此模拟前置电路98中，可以包含进行HS模式的收发的HS模式用驱动器及接收器，和进行FS模式的收发的FS模式用驱动器及接收器。
另外，本发明不限于本实施形态，在本发明的要旨的范围内可以进行各种变形实施。
例如测试电路，第一、第二宏块的构成不限于图2、图5、图6、图11、图13、图19、图20等描述的构成，可以进行各种变形实施。
另外采用和本实施形态中描述的测试用发送缓冲器TXB，测试用接收缓冲器RXB，通信序列发生器CSQ，选择器SEL1，SEL2，虚拟扫描用触发电路DSFF，测试用缓冲器TSB等同的电路时，也包含在本发明的等同范围之内。
另外根据第二宏块的第一总线的收发信处理(包含第二宏块的物理层电路)，不限于基于USB2.0规格的收发信处理(USB2.0的物理层电路)。例如根据与USB2.0同样精神的规格，以及根据USB2.0的发展规格的收发信处理，也可以基于IEEE1394规格等的其他高速串行传输规格的收发信处理等。
另外，在详细说明书或附图的记载中，(通信宏块式样、第一接口电路、第二接口电路、第一传输模式、第二传输模式、第一总线、(I-J)个、多段、多字节等)引用的词语(UTMI、SIE、DMAC、HS模式、FS模式、USB、3个、4级、4字节等)，在详细说明书或附图的其他记载中也可以置换成广义用词。
另外，在本发明的从属权利要求涉及的发明中，可以省略被从属权利要求构成要件的一部分。而且，本发明的独立要求1所涉及的发明的关键部分也可以从属于其它独立权利要求。
尽管本发明已经参照附图和优选实施例进行了说明，但是，对于本领域的技术人员来说，本发明可以有各种更改和变化。本发明的各种更改，变化，和等同物由所附的权利要求书的内容涵盖。

Claims (15)

1.一种测试电路，是对以第一时钟频率和第一宏块之间进行收发信号处理的第二宏块进行测试的电路，其特征在于包括：
测试用信号发送缓冲器，所述发送缓冲器以比第一时钟频率还慢的第二时钟频率存储来自测试输入端子的发送数据信号；
测试用信号接收缓冲器，所述接收缓冲器以比第一时钟频率还慢的第三时钟频率，将来自第二宏块的接收数据信号在测试输出端子输出；
其中，所述测试用信号发送缓冲器，以第二时钟频率存储来自测试输入端子的发送数据信号后，以第一时钟频率对包括数据通信用物理层电路的第二宏块输出所存储的发送数据信号；
所述测试用信号接收缓冲器，以第一时钟频率存储来自第二宏块的接收数据信号后，以第三时钟频率在测试输出端子输出所存储的接收数据信号。
2.根据权利要求1所述的测试电路，其特征在于，
接收发送数据信号的第二宏块在不同于第一、第二宏块间的总线的第一总线中，以回送模式进行收发信息处理，并在以第一时钟频率将以回送模式接收的接收数据信号输出到第一宏块一侧时，
所述测试用信号接收缓冲器，
以第一时钟频率存储来自第二宏块的接收数据信号，并以第三时钟频率在测试输出端子输出所存储的接收数据信号。
3.根据权利要求1所述的测试电路，其特征在于，
所述的测试电路包括通信序列发生器，所述通信序列发生器按规定的通信步骤与第二宏块之间进行信号收发处理，其中，
所述通信序列发生器进行发送处理和接收处理，即以第一时钟频率将测试用信号发送缓冲器中存储的发送数据信号传送到第二宏块的发送处理；以及以第一时钟频率，在测试用信号接收缓冲器接收来自第二宏块的接收数据信号的接收处理。
4.根据权利要求1所述的测试电路，其特征在于包括：
第一选择器，所述选择器在其第一输入端接收来自第一宏块的输出信号，在其第二输入端接收来自测试用信号发送缓冲器的发送数据信号；
第二选择器，所述选择器在其第一输入端接收来自第一选择器的输出信号，在其第二输入端接收来自第二宏块的接收数据信号；
其中，在对第二宏块进行测试的第二测试模式时，
所述第一选择器，将在第二输入端接收的发送数据信号输出到第二宏块中，所述第二选择器，将其第二输入端接收的来自第二宏块的接收数据信号输出到测试用信号接收缓冲器。
5.根据权利要求4所述的测试电路，其特征在于，
在对第一宏块进行测试的第一测试模式中，
所述第一选择器，将在第一输入端接收的来自第一宏块的输出信号输出到第二选择器的第一输入端；所述第二选择器，将在第一输入端接收的来自第一选择器的输出信号输出到第一宏块。
6.根据权利要求5所述的测试电路，其特征在于，
对测试电路与第一宏块共同设定扫描路径，
所述第一测试模式，是采用所述扫描路径以扫描手法进行测试的扫描模式。
7.根据权利要求6所述的测试电路，其特征在于：
从第一宏块向测试电路输出的输出信号数是I个；所述测试电路包括(I-J)个虚拟扫描用触发器，其在从测试电路到第一宏块的输入信号数是J个(I＞J，I、J为大于等于2的整数)时，保持来自第一选择器的I个输出信号中的(I-J)个输出信号；
在所述扫描模式时，所述虚拟扫描用触发器通过扫描路径输出保持的输出信号。
8.一种集成电路，其特征在于包括：
权利要求1至7中的任一所述的测试电路；
所述第一宏块；以及
所述第二宏块。
9.一种采用测试电路进行测试的测试方法，所述测试电路包括以第一时钟频率与第一宏块之间进行收发信处理的第二宏块，以及测试用信号发送缓冲器和测试用信号接收缓冲器，所述测试方法的特征在于：
以比第一时钟频率慢的第二时钟频率，在测试用信号发送缓冲器中存储来自测试输入端子的发送数据信号，在存储发送数据信号后，以第一时钟频率将存储的发送数据信号，对包括数据通信用的物理层电路的第二宏块输出；将来自第二宏块的接收数据信号，以第一时钟频率存储在测试用信号接收缓冲器中，在存储接收数据信号后，以比第一时钟频率慢的第三时钟频率，将存储的接收数据信号输出到测试输出端子。
10.根据权利要求9所述的测试方法，其特征在于：
接收发送数据信号的第二宏块，以回送模式进行收发处理，以第一时钟频率输出以回送模式接收的接收数据信号时，将被输出的接收数据信号以第一时钟频率存储在测试用信号接收缓冲器中，并将存储的接收数据信号以第三时钟频率输出到测试输出端子。
11.根据权利要求9所述的测试方法，其特征在于：
所述测试电路，包括通信序列发生器，用于按照规定通信步骤进行与第二宏块之间的收发信处理；
采用所述通信序列发生器，以第一时钟频率将在测试用信号发送缓冲器中存储的发送数据信号发送到第二宏块中；
采用所述通信序列发生器，以第一时钟频率在测试用信号接收缓冲器接收来自第二宏块的接收数据信号。
12.根据权利要求9所述的测试方法，其特征在于：
所述测试电路包括第一选择器和第二选择器，
所述第一选择器的第一输入端接收来自第一宏块的输出信号，其第二输入端接收来自测试用信号发送缓冲器的发送数据信号，
所述第二选择器的第一输入端接收来自第一选择器的输出信号，其第二输入端接收来自第二宏块的接收数据信号；
在对第二宏块进行测试的第二测试模式中，
将在所述第一选择器的第二输入端接收的发送数据信号，输出到第二宏块中；将在所述第二选择器的第二输入端接收的来自第二宏块的接收数据信号，输出到测试用信号接收缓冲器中。
13.根据权利要求12所述的测试方法，其特征在于，
在对第一宏块进行测试的第一测试模式，
将所述第一选择器的第一输入端接收的来自第一宏块的输出信号，输出到第二选择器的第一输入端，
将所述第二选择器的第一输入端接收的来自第一选择器的输出信号，输出到第一宏块。
14.根据权利要求13所述的测试方法，其特征在于，
对测试电路与第一宏块共同设定扫描路径，在所述第一测试模式时，通过扫描路径以扫描手法进行测试。
15.根据权利要求14所述的测试方法，其特征在于，
从第一宏块向测试电路传输的输出信号数是I个，当从测试电路向第一宏块传输的输入信号数为J个(I＞J)时，来自第一选择器的I个输出信号中的(I-J)个输出信号保持在虚拟扫描用触发器中，
在所述扫描模式时，通过扫描路径输出被保持的输出信号。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101065680B (zh) * 2004-11-29 2011-08-31 Nxp股份有限公司 集成电路自测试结构
CN107064784A (zh) * 2016-02-11 2017-08-18 德州仪器公司 存在较慢扫描输出时实现较高扫描量的非隔行扫描操作
CN114201347A (zh) * 2021-11-19 2022-03-18 成绎半导体(苏州)有限公司 一种集成电路芯片在测试模式下的通信方法
CN115932667A (zh) * 2023-01-09 2023-04-07 广东氧迪力电气科技有限公司 一种电气元器件接线关系采集装置及接线关系检测方法

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005227144A (ja) * 2004-02-13 2005-08-25 Shimadzu Corp 分析機器用コントローラ
US7437591B1 (en) * 2005-01-18 2008-10-14 Altera Corporation Method and apparatus for hardware timing optimizer
WO2006123204A1 (en) * 2005-05-19 2006-11-23 Freescale Semiconductor, Inc. Method and device for high speed testing of an integrated circuit
US7216279B2 (en) * 2005-07-19 2007-05-08 Lsi Logic Corporation Testing with high speed pulse generator
JP4422134B2 (ja) 2006-09-29 2010-02-24 Ｏｋｉセミコンダクタ株式会社 Ｕｓｂテスト回路
KR20080061961A (ko) * 2006-12-28 2008-07-03 주식회사 하이닉스반도체 테스트 제어 회로 및 그를 포함하는 반도체 메모리 장치
US20080159157A1 (en) * 2006-12-31 2008-07-03 Radhakrishnan Nair Method for Configuring a USB PHY to Loopback Mode
WO2008082553A2 (en) * 2006-12-31 2008-07-10 Sandisk Corporation Method and apparatus for configuring a usb phy to loopback mode
US20080163012A1 (en) * 2006-12-31 2008-07-03 Radhakrishnan Nair Apparatus for Configuring a USB PHY to Loopback Mode
JP2009026051A (ja) * 2007-07-19 2009-02-05 Oki Electric Ind Co Ltd システムｌｓｉ
US7805648B2 (en) * 2008-04-07 2010-09-28 Open-Silicon Inc. Shift-frequency scaling
US8543873B2 (en) * 2010-01-06 2013-09-24 Silicon Image, Inc. Multi-site testing of computer memory devices and serial IO ports
US8479070B2 (en) * 2010-06-24 2013-07-02 International Business Machines Corporation Integrated circuit arrangement for test inputs
KR101268852B1 (ko) 2011-09-21 2013-05-29 포항공과대학교 산학협력단 유에스비 주변 장치 및 그의 송신 전력 감소 방법
TWI452315B (zh) * 2013-01-17 2014-09-11 Test Research Inc 功能測試治具、系統及方法
CN104063593B (zh) * 2014-06-18 2017-01-18 电子科技大学 一种板级电路测试性指标计算方法
JPWO2015198367A1 (ja) * 2014-06-25 2017-04-20 富士通株式会社 集積回路のテスト回路、情報処理装置および集積回路のテスト方法
US10156606B2 (en) * 2016-01-05 2018-12-18 Test Research, Inc. Multi-chassis test device and test signal transmission apparatus of the same
US10393803B2 (en) * 2017-08-31 2019-08-27 Micron Technology, Inc. Memory loopback systems and methods
KR20210029532A (ko) * 2019-09-06 2021-03-16 삼성전자주식회사 연결 인터페이스의 연결 상태를 검출하기 위한 전자 장치 및 방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09127199A (ja) * 1995-10-30 1997-05-16 Toshiba Corp 論理回路及びその試験方法
US5787114A (en) * 1996-01-17 1998-07-28 Lsi Logic Corporation Loop-back test system and method
US6286119B1 (en) * 1998-12-22 2001-09-04 Nortel Networks Limited Delay fault testing with IEEE 1149.1
JP3485106B2 (ja) 2001-05-11 2004-01-13 セイコーエプソン株式会社 集積回路装置
US6671839B1 (en) * 2002-06-27 2003-12-30 Logicvision, Inc. Scan test method for providing real time identification of failing test patterns and test bist controller for use therewith

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101065680B (zh) * 2004-11-29 2011-08-31 Nxp股份有限公司 集成电路自测试结构
CN107064784A (zh) * 2016-02-11 2017-08-18 德州仪器公司 存在较慢扫描输出时实现较高扫描量的非隔行扫描操作
CN107064784B (zh) * 2016-02-11 2021-01-05 德州仪器公司 存在较慢扫描输出时实现较高扫描量的非隔行扫描操作
CN114201347A (zh) * 2021-11-19 2022-03-18 成绎半导体(苏州)有限公司 一种集成电路芯片在测试模式下的通信方法
CN114201347B (zh) * 2021-11-19 2023-10-31 成绎半导体(苏州)有限公司 一种集成电路芯片在测试模式下的通信方法
CN115932667A (zh) * 2023-01-09 2023-04-07 广东氧迪力电气科技有限公司 一种电气元器件接线关系采集装置及接线关系检测方法
CN115932667B (zh) * 2023-01-09 2024-01-12 广东氧迪力电气科技有限公司 电气元器件接线关系检测方法

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