KR20080061961A - 테스트 제어 회로 및 그를 포함하는 반도체 메모리 장치 - Google Patents

테스트 제어 회로 및 그를 포함하는 반도체 메모리 장치 Download PDF

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KR20080061961A
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Abstract

본 발명은 내부 회로의 테스트를 제어하는 테스트 모드 제어 회로 및 그를 포함하는 반도체 메모리 장치에 관한 것으로서, 외부로부터 입력되는 테스트 모드 신호들을 인코딩하여 글로벌 라인으로 전달하는 인코딩부; 상기 글로벌 라인으로부터 전달된 신호를 디코딩하는 디코딩부; 및 상기 디코딩부의 출력 신호들과 테스트 모드 아이템 코드를 지정하는 어드레스를 조합하여 테스트 모드 인에이블을 제어하는 테스트 모드 인에이블 신호들을 생성하는 테스트 모드 인에이블 신호 생성 회로;를 포함함을 특징으로 한다.

Description

테스트 제어 회로 및 그를 포함하는 반도체 메모리 장치{TEST CONTROL CIRCUIT AND SEMICONDUCTOR MEMORY DEVICE INCLUDING THE SAME}
도 1은 종래의 테스트 제어 회로를 나타내는 블럭도.
도 2는 본 발명의 테스트 제어 회로를 나타내는 블럭도.
도 3은 도 2의 n×m 인코딩부(200)의 상세 구성을 나타내는 블럭도.
도 4는 도 3의 인코더(300) 구성의 일 예를 나타내는 회로도.
도 5는 도 2의 m×n 디코딩부(220)와 테스트 모드 인에이블 신호 생성 회로(280)의 상세 구성을 나타내는 블럭도.
도 6은 도 5의 테스트 모드 플래그 신호 TM_FLAG1와 내부 어드레스 ADDRI<0:7>를 조합하는 테스트 모드 인에이블 신호 생성부(580) 구성의 일 예를 나타내는 회로도.
도 7은 반도체 메모리 장치에서 본 발명의 테스트 제어 회로의 배치를 나타내는 배치도.
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 내부 회로의 테스트를 제어하는 테스트 모드 제어 회로에 관한 것이다.
일반적으로, 반도체 메모리 장치 제품의 개발 및 양산에 있어서 스팩 상에서 요구되는 제품의 특성 및 기능을 검증하고, 실장에서 요구하는 기능을 정상적으로 수행하는지 확인하기 위해 테스트 모드가 사용된다.
상기 테스트 모드를 제어하는 종래의 테스트 제어 회로는 도 1에 도시된 바와 같이, 테스트 모드 아이템(Test Mode Item)에 대응되는 수의 테스트 모드 신호들 TM_IN1~TM_INn을 입력받아서, 다수의 래치(100)을 통해 각각 래치하고, 래치된 신호들을 다수의 드라이버(140)를 통해 각각 증폭하여 다수의 테스트 모드 플레그 신호 TM_FLAG1~TM_FLAGn로 출력한다.
그리고, 다수의 테스트 모드 플레그 신호 TM_FLAG1~TM_FLAGn는 글로벌 라인(GL)을 경유하여 다수의 테스트 모드 인에이블 신호 생성부(140)로 각각 입력되고, 입력된 다수의 테스트 플레그 신호 TM_FLAG1~TM_FLAGn는 테스트 모드 아이템 코드를 지정하는 어드레스 ADDR<0:7>와 조합되어 다수의 테스트 모드 인에이블 신호 TM_EN1~TM_ENn로 출력된다.
이와 같이, 종래의 테스트 제어 회로는 테스트 모드 신호들 TM_IN1~TM_INn과 어드레스 ADDR<0:7>를 각각 조합하여 다양한 종류의 테스트 모드의 인에이블을 제어하는 다수의 테스트 모드 인에이블 신호 TM_EN1~TM_ENn를 생성한다. 이를 위해, 종래의 테스트 제어 회로는 테스트 모드 아이템의 수만큼 래치, 드라이버, 및 글로벌 라인(GL)을 구비해야 한다.
즉, 종래에는 테스트 모드 동작을 위해 테스트 아이템의 수만큼 래치와 드라 이버가 필요하고, 각 래치와 드라이버를 구동시키기 위한 글로벌 라인(GL) 또한 테스트 아이템과 동일한 수로 배치되어야 하므로, 반도체 메모리 장치에서 테스트 모드에 관련된 회로 및 라인이 차지하는 면적이 큰 문제점이 있다.
따라서, 본 발명의 목적은 테스트 모드 신호를 내부 회로로 전달할 때 사용되는 회로 및 라인의 수를 줄여 반도체 메모리 장치의 면적 이득을 확보하고자 함에 있다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 일면에 따른 테스트 제어 회로는, 외부로부터 입력되는 테스트 모드 신호들을 인코딩하여 글로벌 라인으로 전달하는 인코딩부; 상기 글로벌 라인으로부터 전달된 신호를 디코딩하는 디코딩부; 및 상기 디코딩부의 출력 신호들과 테스트 모드 아이템 코드를 지정하는 어드레스를 조합하여 테스트 모드 인에이블을 제어하는 테스트 모드 인에이블 신호들을 생성하는 테스트 모드 인에이블 신호 생성 회로;를 포함함을 특징으로 한다.
상기 구성에서, 상기 인코딩부는 상기 테스트 모드 신호들을 그룹으로 나누어 인코딩하며, 상기 그룹화되어 인코딩된 테스트 모드 신호들은 반도체 메모리 장치 내에서 구분된 영역에 배치되는 내부 회로들의 테스트를 제어함이 바람직하다. 여기서, 상기 반도체 메모리 장치 내에서 구분된 영역은 코어 영역과 주변 회로 영역임이 바람직하다.
상기 구성에서, 상기 인코딩부는, 인코딩을 위한 제어 신호로써 상기 테스트 모드 신호들을 각각 인코딩하는 인코더; 상기 인코더의 출력 신호들을 각각 래치하는 다수의 래치; 및 상기 다수의 래치의 출력 신호들을 각각 증폭하는 다수의 드라이버;를 포함함이 바람직하다.
그리고, 상기 테스트 모드 인에이블 신호 생성 회로는 상기 어드레스를 분석하여 테스트 모드 아이템 코드에 대응되는 상기 테스트 모드 인에이블 신호들을 생성함이 바람직하다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 다른 면에 따른 테스트 제어 회로는, 외부로부터 입력되는 테스트 모드 신호를 제어 신호에 응답하여 출력하는 코딩부; 및 상기 코딩부의 출력 신호들과 테스트 모드 아이템 코드를 지정하는 어드레스를 조합하여 테스트 모드 인에이블을 제어하는 테스트 모드 인에이블 신호들을 생성하는 테스트 모드 인에이블 신호 생성 회로;를 포함함을 특징으로 한다.
상기 구성에서, 상기 코딩부는, 상기 테스트 모드 신호들을 상기 제어 신호에 따라 인코딩하여 글로벌 라인으로 전달하는 인코딩부; 및 상기 글로벌 라인으로부터 전달된 신호를 상기 제어 신호에 따라 디코딩하는 디코딩부;를 포함함이 바람직하다.
여기서, 상기 인코딩부는 상기 제어 신호에 따라 상기 테스트 모드 신호들을 그룹으로 나누어 인코딩하며, 상기 그룹화되어 인코딩된 테스트 모드 신호들은 반도체 메모리 장치 내에서 구분된 영역에 배치되는 내부 회로들의 테스트를 제어함이 바람직하다. 이때, 상기 반도체 메모리 장치 내에서 구분된 영역은 코어 영역 과 주변 회로 영역임이 바람직하다.
상기 코딩부의 구성에서, 상기 인코딩부는, 상기 제어 신호로써 상기 테스트 모드 신호들을 각각 인코딩하는 인코더; 상기 인코더의 출력 신호들을 각각 래치하는 다수의 래치; 및 상기 다수의 래치의 출력 신호들을 각각 증폭하는 다수의 드라이버;를 포함함이 바람직하다.
한편, 상기 테스트 모드 인에이블 신호 생성 회로는 상기 어드레스를 분석하여 테스트 모드 아이템 코드에 대응되는 상기 테스트 모드 인에이블 신호들을 생성함이 바람직하다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는, 주변 회로 영역에 배치되며, 외부로부터 입력되는 테스트 모드 신호들을 각각 인코딩하여 글로벌 라인으로 전달하는 인코딩부; 상기 주변 회로 영역에 배치되며, 상기 글로벌 라인으로부터 전달된 인코딩 신호들 중 일부를 디코딩하는 제 1 디코더; 상기 주변 회로 영역에 배치되며, 상기 제 1 디코더의 출력 신호들과 테스트 모드 아이템 코드를 지정하는 어드레스를 조합하여 제 1 테스트 모드 인에이블 신호들을 생성하는 제 1 테스트 모드 인에이블 생성부; 상기 주변 회로 영역에 배치되며, 상기 제 1 테스트 모드 인에이블 신호들로써 테스트가 제어되는 주변 회로; 코어 영역에 배치되며, 상기 글로벌 라인으로부터 전달된 인코딩 신호들 중 일부를 로컬 라인을 통해 입력받아 디코딩하는 제 2 디코더; 상기 코어 영역에 배치되며, 상기 제 2 디코더의 출력 신호들과 상기 어드레스를 조합하여 제 2 테스트 모드 인에이블 신호들을 생성하는 제 2 테스트 모드 인에이블 생성부; 및 상기 코어 영역에 배 치되며, 상기 제 2 테스트 모드 인에이블 신호들로써 테스트가 제어되는 코어 회로;를 포함함을 특징으로 한다.
상기 구성에서, 상기 주변 회로는 전원 회로와 지연 고정 루프 회로를 포함하며, 상기 코어 회로는 감지 증폭기와 어드레스 디코더를 포함함이 바람직하다.
그리고, 상기 인코딩부는 상기 테스트 모드 신호들 중 동일 주변 회로 및 인접 배치되는 주변 회로들의 테스트를 제어하는 테스트 모드 신호들을 각각 인코딩하고, 상기 테스트 모드 신호들 중 동일 코어 회로 및 인접 배치되는 코어 회로들의 테스트를 제어하는 테스트 모드 신호들을 각각 인코딩함이 바람직하다.
또한, 상기 제 1 디코더와 상기 제 1 테스트 모드 인에이블 신호 생성부는 상기 주변 회로에 인접 배치되며, 상기 제 2 디코더와 상기 제 2 테스트 모드 인에이블 신호 생성부는 상기 코어 회로에 인접 배치됨이 바람직하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 상세하게 설명하기로 한다.
본 발명의 테스트 제어 회로는 테스트 모드 신호들 중 동일 내부 회로 또는 인접 배치되는 내부 회로들로 입력되는 테스트 모드 신호들을 각각 그룹으로 나누고, 상기 신호 그룹을 각각 인코딩하여 글로벌 라인으로 전달하며, 상기 인코딩된 신호들이 글로벌 라인을 거쳐 해당 내부 회로들로 전달되기 전에 상기 인코딩된 신호들을 디코딩한 뒤 어드레스와 조합하여 테스트 모드 인에이블 신호로 전달한다.
구체적으로, 본 발명의 테스트 제어 회로는 도 2에 도시된 바와 같이, n×m 인코딩부(200), m×n 디코딩부(220), 어드레스 버퍼(260), 및 테스트 모드 인에이 블 신호 생성 회로(280)를 포함한다.
n×m 인코딩부(200)는 i개의 제어 신호 CTRL<1:i>로써 n개의 테스트 모드 신호 TM_IN1~TM_INn를 인코딩하여 m개의 테스트 모드 인코딩 신호 TM_ENC1~TN_ENCm로 출력한다. 여기서, 각 테스트 모드 인코딩 신호 TM_ENC1~TN_ENCm는 동일 내부 회로 또는 인접 배치되는 내부 회로들로 입력되는 테스트 모드 신호들이 인코딩된 신호이다. 또한, n은 2 이상의 자연수이고, m과 i는 n보다 작은 자연수이다.
상기 n×m 인코딩부(200)는 도 3에 도시된 바와 같이, i개의 제어 신호 CTRL<1:i>로써 n개의 테스트 모드 신호 TM_IN1~TM_INn를 인코딩하는 인코더(300), 인코더(300)의 출력 신호들을 각각 래치하는 다수의 래치(320), 및 다수의 래치(300)의 출력 신호들을 각각 증폭하여 테스트 모드 인코딩 신호 TM_ENC1~TN_ENCm로 출력하는 다수의 드라이버(340)로 구성될 수 있다.
i개의 제어 신호 CTRL<1:i>로써 n개의 테스트 모드 신호 TM_IN1~TM_INn를 인코딩하는 인코더(300)는 일 예로, 도 4와 같이 구성될 수 있다.
도 4를 참조하면, 인코더(300)는 제어 신호들 CTRL<1:i>을 각각 반전하는 i/2개의 인버터(IV1), 제어 신호들 CTRL<1:i> 또는 다수의 인버터(IV1)의 출력 신호들과 테스트 모드 신호들 TM_IN1~TM_INn을 각각 낸드 조합하는 n개의 낸드 게이트(NA1), 및 n개의 낸드 게이트(NA1)의 출력 신호들을 각각 노아 조합하는 m개의 노아 게이트(NR1)로 구성될 수 있다.
여기서, 제어 신호 CTRL<1:i>의 수는 테스트 모드 신호 TM_IN1~TM_INn의 수의 반임이 바람직하다. 그리고, 다수의 낸드 게이트(NA1)의 출력 노드(ND1~NDn)는 m개의 그룹으로 나누어져 각 노아 게이트(NR1)에 연결됨이 바람직하다.
도 4와 같은 구성을 갖는 인코더(300)는 각 인버터(IV1)의 출력 신호와 홀수 번째 테스트 모드 신호들, 즉, TM_IN1, TM_IN3 등을 각각 낸드 조합하고, 각 제어 신호 CTRL<1:i>와 짝수 번째 테스트 모드 신호들, 즉, TM_IN2, TM_IN4 등을 각각 낸드 조합한 뒤, 낸드 조합된 신호들을 m개의 그룹으로 나누어 각각 노아 조합하여 m개의 인코딩된 신호를 출력한다.
m개의 인코딩된 신호는 각각 래치(320)와 드라이버(340)를 거쳐 테스트 모드 인코딩 신호 TM_ENC1~TN_ENCm로 출력된다. 그리고, n×m 인코딩부(200)에서 출력된 테스트 모드 인코딩 신호 TM_ENC1~TN_ENCm는 다수의 글로벌 라인(GL)을 경유하여 m×n 디코딩부(220)로 전달된다.
m×n 디코딩부(220)는 i개의 제어 신호 CTRL<1:i>로써 m개의 테스트 모드 인코딩 신호 TM_ENC1~TN_ENCm를 디코딩하여 n개의 테스트 모드 플래그 신호 TM_FLAG1~TM_FLAGn로 출력한다.
상기 m×n 디코딩부(220)는 도 5에 도시된 바와 같이, 테스트 모드 인코딩 신호들 TM_ENC1~TN_ENCm이 전달되는 각 내부 회로에 인접 배치되는 다수의 디코더(520)로 구성될 수 있다.
예를 들어, 테스트 모드 인코딩 신호 TM_ENC1를 입력받는 디코더(520)는 테스트 모드 인코딩 신호 TM_ENC1를 디코딩하여 j개의 테스트 모드 플래그 신호 TM_FLAG1~TM_FLAGj로 출력하고, 테스트 모드 인코딩 신호 TM_ENCm를 입력받는 디코더(520)는 테스트 모드 인코딩 신호 TM_ENCm를 디코딩하여 n-k개의 테스트 모드 플 래그 신호 TM_FLAGk~TM_FLAGn로 출력한다. 여기서, k는 n보다 작은 자연수이며, j는 k보다 작은 자연수이다.
어드레스 버퍼(260)는 테스트 관련 외부 어드레스 ADDR<0:7>를 버퍼링하여 내부 어드레스 ADDRI<0:7>로 출력한다.
그리고, 테스트 모드 인에이블 신호 생성 회로(280)는 테스트 모드 플래그 신호들 TM_FLAG1~TM_FLAGn과 내부 어드레스 ADDRI<0:7>를 조합하여 테스트 모드 인에이블 신호 TM_EN1~TM_ENn로 출력한다.
상기 테스트 모드 인에이블 신호 생성 회로(280)는 도 5에 도시된 바와 같이, 각 테스트 모드 플래그 신호 TM_FLAG1~TM_FLAGn와 내부 어드레스 ADDRI<0:7>를 각각 조합하는 다수의 테스트 모드 인에이블 신호 생성부(580)로 구성될 수 있다.
그리고, 각 테스트 모드 인에이블 신호 생성부(580)는 테스트 모드 아이템에 따라 내부 어드레스 ADDRI<0:7>를 디코딩하고 디코딩된 어드레스와 각 테스트 모드 플래그 신호 TM_FLAG1~TM_FLAGn를 조합하는 구성을 갖는다.
테스트 모드 플래그 신호 TM_FLAG1와 내부 어드레스 ADDRI<0:7>를 조합하는 테스트 모드 인에이블 신호 생성부(580)에서 테스트 모드 아이템 코드가 '81'인 경우의 구성을 도 6을 참조하여 살펴보면 아래와 같다.
도 6의 테스트 모드 인에이블 신호 생성부(580)는 내부 어드레스 ADDRI<0>을 반전하는 인버터(IV2), 내부 어드레스 ADDRI<1:6>와 인버터의 출력 신호를 노아 조합하는 노아 게이트(NR2), 테스트 모드 플래그 신호 TM_FLAG1, 내부 어드레스 ADDRI<7>, 및 노아 게이트(NR2)의 출력 신호를 낸드 조합하는 낸드 게이트(NA2), 낸드 게이트(NA2)의 출력 신호를 반전하여 테스트 모드 인에이블 신호 TM_EN1로 출력하는 인버터(IV3)로 구성될 수 있다.
여기서, 내부 어드레스 ADDRI<7>은 테스트 모드임을 알리는 어드레스이므로 테스트 모드 진입시 항상 하이 레벨을 갖는다. 그리고, 테스트 모드 아이템 코드가 '81'이므로, 내부 어드레스 ADDRI<0>가 하이 레벨을 갖고, 테스트 모드 진입에 관계된 내부 어드레스 ADDRI<7>을 제외한 나머지 내부 어드레스 ADDRI<1:6>가 모두 로우 레벨을 갖는다.
즉, 테스트 모드 아이템 코드가 '81'인 테스트 모드로 진입하면, 테스트 모드 플래그 신호 TM_FLAG1, 내부 어드레스 ADDRI<7>, 및 노아 게이트(NR2)의 출력 신호가 모두 하이 레벨로 되므로, 테스트 모드 인에이블 신호 TM_EN1가 인에이블된다.
이와 같은 구성을 갖는 본 발명의 테스트 제어 회로의 동작 및 배치 관계를 도 7을 참조하여 상세히 살펴보면 아래와 같다.
우선, n개의 패드(PAD0~PADn)에서 테스트 모드 신호들 TM_IN1~TM_INn이 각각 입력되면, 테스트 모드 신호들 TM_IN1~TM_INn이 n×m 인코딩부(200)를 통해 m개의 테스트 모드 인코딩 신호 TM_ENC1~TN_ENCm로 인코딩되어 글로벌 라인(GL)으로 전달된다. 여기서, n×m 인코딩부(200)는 반도체 메모리 장치에서 전원 회로(742) 및 지연 고정 루프(Delay Locked Loop) 회로(744) 등이 배치되는 주변 회로 영역(740)에 배치됨이 바람직하다.
그리고, 테스트 모드 인코딩 신호들 TM_ENC1~TN_ENCm은 글로벌 라인(GL)과 로컬 라인(LL)을 경유하여 감지 증폭기(702) 및 어드레스 디코더(704) 등이 배치되는 코어 영역(700)으로 전달되고, 또한, 글로벌 라인(GL)을 경유하여 주변 회로 영역(740)으로 전달된다.
코어 영역(700)으로 전달된 테스트 모드 인코딩 신호들은 디코더(520)를 통해 디코딩된 후, 테스트 모드 인에이블 신호 생성부(580)를 통해 테스트 모드 인에이블 신호들, 예를 들어, TM_EN1~TM_ENj로 출력된다. 그리고, 테스트 모드 인에이블 신호들 TM_EN1~TM_ENj은 코어 영역(700)의 감지 증폭기(702) 및 어드레스 디코더(704) 등으로 입력되어 해당 테스트 동작을 제어하는데 이용된다.
주변 회로 영역(740)으로 전달된 테스트 모드 인코딩 신호들은 디코더(520)를 통해 디코딩된 후, 테스트 모드 인에이블 신호 생성부(580)를 통해 테스트 모드 인에이블 신호들, 예를 들어, TM_ENk~TM_ENn로 출력된다. 그리고, 테스트 모드 인에이블 신호들 TM_ENk~TM_ENn은 주변 회로 영역(740)의 전원 회로(742) 및 지연 고정 루프 회로(744) 등으로 입력되어 해당 테스트 동작을 제어하는데 이용된다.
이상에서 살펴본 바와 같이, 본 발명의 테스트 제어 회로는 n개의 테스트 모드 신호 TM_IN1~TM_INn를 m개의 테스트 모드 인코딩 신호 TM_ENC1~TN_ENCm로 인코딩한 뒤, m개의 테스트 모드 인코딩 신호 TM_ENC1~TN_ENCm를 글로벌 라인(GL)을 통해 테스트할 내부 회로들에 인접 배치된 m×n 디코딩부(220)의 디코더(520)로 전달한다. 그리고, m개의 테스트 모드 인코딩 신호 TM_ENC1~TN_ENCm는 디코더(520)를 통해 n개의 테스트 모드 플래그 신호 TM_FLAG1~TM_FLAGn로 디코딩된다.
따라서, 테스트 모드 관련 신호를 각 내부 회로로 전달하는 글로벌 라인(GL) 의 수가 m개로 줄어들 수 있으므로, 면적면에서 이득을 볼 수 있는 효과가 있다.
또한, 외부에서 입력된 n개의 테스트 모드 신호 TM_IN1~TM_INn가 해당 내부 회로들로 전달될 때, 각 테스트 모드 신호들 TM_IN1~TM_INn은 타이밍 및 레벨 조절을 위해 필수적으로 래치와 드라이버를 거쳐야 한다.
본 발명의 테스트 제어 회로는 n개의 테스트 모드 신호 TM_IN1~TM_INn를 m개의 테스트 모드 인코딩 신호 TM_ENC1~TN_ENCm로 인코딩하여 내부 회로들로 전달하므로, 인코딩된 신호 수에 대응되는 래치와 드라이버만이 필요하다.
테스트 모드 신호의 증폭을 위해 사용되는 드라이버는 테스트 제어 회로와 테스트할 내부 회로의 위치에 따라 사이즈가 결정된다. 따라서, 인접 배치되는 내부 회로들은 동일 사이즈의 드라이버를 공유할 수 있다.
본 발명의 테스트 제어 회로는 동일 내부 회로 또는 인접 배치되는 내부 회로로 각각 전달되도록 n개의 테스트 모드 신호 TM_IN1~TM_INn를 m개의 테스트 모드 인코딩 신호 TM_ENC1~TN_ENCm로 인코딩하여 래치와 드라이버로 전달하므로, 래치와 드라이버의 수가 기존보다 줄어들 수 있다.
다만, 코딩을 위해 인코더(300)와 다수의 디코더(520)가 추가되어야 하나, 기존의 테스트 모드 아이템의 수에 대응되는 래치 및 드라이버보다 면적을 작게 차지하므로, 반도체 메모리 장치에서 테스트 제어 회로가 차지하는 면적을 줄일 수 있는 효과가 있다.
이와 같이, 본 발명은 외부로부터 입력되는 다수의 테스트 모드 신호들을 인 코딩하여 글로벌 라인으로 전달함으로써 상기 글로벌 라인의 수를 줄일 수 있으므로, 라인이 차지하는 면적 면에서 이득을 볼 수 있는 효과가 있다.
또한, 본 발명은 외부로부터 입력되는 다수의 테스트 모드 신호들을 인코딩한 뒤, 인코딩된 신호를 래치 및 증폭하여 내부 회로들로 전달하므로, 래치 및 드라이버의 수가 줄어들어 반도체 메모리 장치에서 테스트 제어 회로가 차지하는 면적이 줄어들 수 있는 효과가 있다.
본 발명을 특정 실시 예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업자는 용이하게 알 수 있다.

Claims (15)

  1. 외부로부터 입력되는 테스트 모드 신호들을 인코딩하여 글로벌 라인으로 전달하는 인코딩부;
    상기 글로벌 라인으로부터 전달된 신호를 디코딩하는 디코딩부; 및
    상기 디코딩부의 출력 신호들과 테스트 모드 아이템 코드를 지정하는 어드레스를 조합하여 테스트 모드 인에이블을 제어하는 테스트 모드 인에이블 신호들을 생성하는 테스트 모드 인에이블 신호 생성 회로;를 포함함을 특징으로 하는 테스트 제어 회로.
  2. 제 1 항에 있어서,
    상기 인코딩부는 상기 테스트 모드 신호들을 그룹으로 나누어 인코딩하며, 상기 그룹화되어 인코딩된 테스트 모드 신호들은 반도체 메모리 장치 내에서 구분된 영역에 배치되는 내부 회로들의 테스트를 제어함을 특징으로 하는 테스트 제어 회로.
  3. 제 2 항에 있어서,
    상기 반도체 메모리 장치 내에서 구분된 영역은 코어 영역과 주변 회로 영역임을 특징으로 하는 테스트 제어 회로.
  4. 제 1 항에 있어서,
    상기 인코딩부는,
    인코딩을 위한 제어 신호로써 상기 테스트 모드 신호들을 각각 인코딩하는 인코더;
    상기 인코더의 출력 신호들을 각각 래치하는 다수의 래치; 및
    상기 다수의 래치의 출력 신호들을 각각 증폭하는 다수의 드라이버;를 포함함을 특징으로 하는 테스트 제어 회로.
  5. 제 1 항에 있어서,
    상기 테스트 모드 인에이블 신호 생성 회로는 상기 어드레스를 분석하여 테스트 모드 아이템 코드에 대응되는 상기 테스트 모드 인에이블 신호들을 생성함을 특징으로 하는 테스트 제어 회로.
  6. 외부로부터 입력되는 테스트 모드 신호를 제어 신호에 응답하여 출력하는 코딩부; 및
    상기 코딩부의 출력 신호들과 테스트 모드 아이템 코드를 지정하는 어드레스를 조합하여 테스트 모드 인에이블을 제어하는 테스트 모드 인에이블 신호들을 생성하는 테스트 모드 인에이블 신호 생성 회로;를 포함함을 특징으로 하는 테스트 제어 회로.
  7. 제 6 항에 있어서,
    상기 코딩부는,
    상기 테스트 모드 신호들을 상기 제어 신호에 따라 인코딩하여 글로벌 라인으로 전달하는 인코딩부; 및
    상기 글로벌 라인으로부터 전달된 신호를 상기 제어 신호에 따라 디코딩하는 디코딩부;를 포함함을 특징으로 하는 테스트 제어 회로.
  8. 제 7 항에 있어서,
    상기 인코딩부는 상기 제어 신호에 따라 상기 테스트 모드 신호들을 그룹으로 나누어 인코딩하며, 상기 그룹화되어 인코딩된 테스트 모드 신호들은 반도체 메모리 장치 내에서 구분된 영역에 배치되는 내부 회로들의 테스트를 제어함을 특징으로 하는 테스트 제어 회로.
  9. 제 8 항에 있어서,
    상기 반도체 메모리 장치 내에서 구분된 영역은 코어 영역과 주변 회로 영역임을 특징으로 하는 테스트 제어 회로.
  10. 제 7 항에 있어서,
    상기 인코딩부는,
    상기 제어 신호로써 상기 테스트 모드 신호들을 각각 인코딩하는 인코더;
    상기 인코더의 출력 신호들을 각각 래치하는 다수의 래치; 및
    상기 다수의 래치의 출력 신호들을 각각 증폭하는 다수의 드라이버;를 포함함을 특징으로 하는 테스트 제어 회로.
  11. 제 6 항에 있어서,
    상기 테스트 모드 인에이블 신호 생성 회로는 상기 어드레스를 분석하여 테스트 모드 아이템 코드에 대응되는 상기 테스트 모드 인에이블 신호들을 생성함을 특징으로 하는 테스트 제어 회로.
  12. 주변 회로 영역에 배치되며, 외부로부터 입력되는 테스트 모드 신호들을 각각 인코딩하여 글로벌 라인으로 전달하는 인코딩부;
    상기 주변 회로 영역에 배치되며, 상기 글로벌 라인으로부터 전달된 인코딩 신호들 중 일부를 디코딩하는 제 1 디코더;
    상기 주변 회로 영역에 배치되며, 상기 제 1 디코더의 출력 신호들과 테스트 모드 아이템 코드를 지정하는 어드레스를 조합하여 제 1 테스트 모드 인에이블 신호들을 생성하는 제 1 테스트 모드 인에이블 생성부;
    상기 주변 회로 영역에 배치되며, 상기 제 1 테스트 모드 인에이블 신호들로써 테스트가 제어되는 주변 회로;
    코어 영역에 배치되며, 상기 글로벌 라인으로부터 전달된 인코딩 신호들 중 일부를 로컬 라인을 통해 입력받아 디코딩하는 제 2 디코더;
    상기 코어 영역에 배치되며, 상기 제 2 디코더의 출력 신호들과 상기 어드레스를 조합하여 제 2 테스트 모드 인에이블 신호들을 생성하는 제 2 테스트 모드 인에이블 생성부; 및
    상기 코어 영역에 배치되며, 상기 제 2 테스트 모드 인에이블 신호들로써 테스트가 제어되는 코어 회로;를 포함함을 특징으로 하는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 주변 회로는 전원 회로와 지연 고정 루프 회로를 포함하며, 상기 코어 회로는 감지 증폭기와 어드레스 디코더를 포함함을 특징으로 하는 반도체 메모리 장치.
  14. 제 12 항에 있어서,
    상기 인코딩부는 상기 테스트 모드 신호들 중 동일 주변 회로 및 인접 배치되는 주변 회로들의 테스트를 제어하는 테스트 모드 신호들을 각각 인코딩하고, 상기 테스트 모드 신호들 중 동일 코어 회로 및 인접 배치되는 코어 회로들의 테스트를 제어하는 테스트 모드 신호들을 각각 인코딩함을 특징으로 하는 반도체 메모리 장치.
  15. 제 12 항에 있어서,
    상기 제 1 디코더와 상기 제 1 테스트 모드 인에이블 신호 생성부는 상기 주 변 회로에 인접 배치되며, 상기 제 2 디코더와 상기 제 2 테스트 모드 인에이블 신호 생성부는 상기 코어 회로에 인접 배치됨을 특징으로 하는 반도체 메모리 장치.
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