JP2011108352A - アドレス制御回路及び半導体メモリ装置 - Google Patents

アドレス制御回路及び半導体メモリ装置 Download PDF

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Abstract

【課題】ライト動作でスキューの発生を最小化できるアドレス制御回路及び半導体メモリ装置を開示する。
【解決手段】リード動作実行のための第１のバースト区間で、アドレスからリードカラムアドレスを生成するリードカラムアドレス制御回路と、ライト動作実行のための第２のバースト区間で、前記アドレスからライトカラムアドレスを生成するライトカラムアドレス制御回路と、を含むアドレス制御回路を提供する。
【選択図】図２

Description

本発明は、半導体メモリ装置に係り、より詳細には、アドレス制御回路に関するものである。
ＤＲＡＭの経路には、ローアドレス経路、カラムアドレス経路及びデータ経路がある。まず、ローアドレス経路では、外部から入力されるアドレスからローアドレスを取り出す動作、ローアドレスによりワードラインを選択する動作、及び選択されたワードラインに連結されたメモリセルのデータをセンスアンプにより増幅する動作が行われる。次に、カラムアドレス経路では、カラムアドレス制御回路により、外部から入力されるアドレスからカラムアドレスを取り出す動作（以下、“カラムアドレス制御動作”と称する。）、及びカラムアドレスをデコーディングし、選択的にイネーブルされる出力イネーブル信号によりメモリセルを選択する動作が行われる。最後に、データ経路では、選択された出力イネーブル信号により、ビットラインのデータを外部に出力したり、外部から入力されるデータをビットラインを通じてメモリセルに格納したりする動作が行われる。
一方、半導体メモリ装置で、アドレス、コマンド及びデータが入出力されるパッド（PAD）は、チップの中央に設けられるのが一般的である。ところが、モバイル機器に含まれた半導体メモリ装置では、それらのパッドが縁(EDGE)領域に設けられる。特に、アドレス及びコマンドが入力されるパッドは、一側の縁領域に設けられ、データが入出力されるパッドは、他側の縁領域に設けられる。
図１は、従来技術によるカラムアドレス制御回路を含む半導体メモリ装置の構成を示す図である。
図１に示す半導体メモリ装置は、アドレス及びコマンドが入力されるパッドを含むコマンドアドレス入力部１００とデータが入出力されるパッドを含むデータ入出力部１０１が、互いに離間して相反する縁領域に配置される。また、半導体メモリ装置は、コマンドアドレス入力部１００が配置されている縁領域において、コマンドアドレス入力部１００からアドレスＡを受信してカラムアドレスＡＹを抽出するカラムアドレス制御動作を行うカラムアドレス制御回路１０２を含む。
このように構成された半導体メモリ装置で、第１のバンクＢＡＮＫ１へのリード動作が行われると、カラムアドレス制御回路１０２で生成されたカラムアドレスＡＹが、第１のカラムアドレス経路ＣＡＰ１を通じて第１のメモリセルＣ１を選択するようになり、選択された第１のメモリセルＣ１に格納されたデータは、第１のデータ経路ＤＰ１を通じてデータ入出力部１０１に出力される。一方、第８のバンクＢＡＮＫ８へのリード動作が行われると、カラムアドレス制御回路１０２で生成されたカラムアドレスＡＹが第２のカラムアドレス経路ＣＡＰ２を通じて第２のメモリセルＣ２を選択するようになり、選択された第２のメモリセルＣ２に格納されたデータは、第２のデータ経路ＤＰ２を通じてデータ入出力部１０１に出力される。リード動作では、カラムアドレス経路及びデータ経路の方向が同一である。
一方、第１のバンクＢＡＮＫ１へのライト動作が行われると、カラムアドレス制御回路１０２で生成されたカラムアドレスＡＹが、第１のカラムアドレス経路ＣＡＰ１を通じて第１のメモリセルＣ１を選択し、データ入出力部１０１に入力されたデータＤＩＮは、第３のデータ経路ＤＰ３を通じて入力され、選択された第１のメモリセルＣ１に格納される。ここで、第１のカラムアドレス経路ＣＡＰ１は、第３のデータ経路ＤＰ３よりも短いので、カラムアドレスＡＹ及びデータＤＩＮが伝達される時間差によりスキュー（skew）が発生する。
また、第８のバンクＢＡＮＫ８へのライト動作が行われると、カラムアドレス制御回路１０２で生成されたカラムアドレスＡＹが、第２のカラムアドレス経路ＣＡＰ２を通じて第２のメモリセルＣ２を選択し、データ入出力部１０１に入力されたデータＤＩＮは、第４のデータ経路ＤＰ４を通じて入力され、選択された第２のメモリセルＣ２に格納される。ここで、第４のデータ経路ＤＰ４は、第２のカラムアドレス経路ＣＡＰ２よりも短いので、カラムアドレスＡＹ及びデータＤＩＮが伝達される時間差によりスキューが発生する。
なお上記背景技術に関連する先行技術文献としては、下記特許文献１が挙げられる。
米国特許第７，６０２，６６２ Ｂ２号公報
本発明は、ライト動作でスキューの発生を最小化できるアドレス制御回路及び半導体メモリ装置を開示する。
このために、本発明は、リード動作実行のための第１のバースト区間で、アドレスからリードカラムアドレスを生成するリードカラムアドレス制御回路と、ライト動作実行のための第２のバースト区間で、前記アドレスからライトカラムアドレスを生成するライトカラムアドレス制御回路と、を含むアドレス制御回路を提供する。
また、本発明は、コマンド及びアドレスが入力されるパッドを含むコマンドアドレス入力部と、データが入出力されるパッドを含むデータ入出力部と、前記データ入出力部と同一の縁領域に設けられ、ライト動作実行のためのバースト区間で、前記コマンドアドレス入力部に入力されるアドレスからライトカラムアドレスを生成するライトカラムアドレス制御回路と、を含む半導体メモリ装置を提供する。
また、本発明は、コマンド及びアドレスが入力されるパッドを含むコマンドアドレス入力部と、データが入出力されるパッドを含むデータ入出力部と、リード動作実行のための第１のバースト区間で、前記コマンドアドレス入力部から入力されるアドレスからリードカラムアドレスを生成するリードカラムアドレス制御回路と、ライト動作実行のための第２のバースト区間で、前記アドレスからライトカラムアドレスを生成するライトカラムアドレス制御回路と、を含む半導体メモリ装置を提供する。
従来技術によるカラムアドレス制御回路を含む半導体メモリ装置の構成を示す図である。 本発明の一実施例によるカラムアドレス制御動作を行う半導体メモリ装置の構成を示す図である。 図２に示す半導体メモリ装置に含まれたリードカラムアドレス制御部の構成を示すブロック図である。 図３に示すリードカラムアドレス制御回路に含まれた第１のイネーブル信号生成部の回路図である。 図３に示すリードカラムアドレス制御回路に含まれた第１のアドレスバッファの回路図である。 図２に示す半導体メモリ装置に含まれたライトカラムアドレス制御部の構成を示すブロック図である。 図６に示すライトカラムアドレス制御回路に含まれた第２のイネーブル信号生成部の回路図である。 図６に示すライトカラムアドレス制御回路に含まれた第２のアドレスバッファーの回路図である。 図２に示す半導体メモリ装置に含まれた第１のリピーターの回路図である。 図２に示す半導体メモリ装置に含まれた第２のリピーターの回路図である。 図２に示す半導体メモリ装置のカラムアドレス制御動作を説明するためのタイミング図である。
以下、添付の図面を参照しつつ、本発明の実施例について説明する。ただし、これらの実施例は、単に例示のためのもので、本発明の思想を制限するためのものではない。
図２は、本発明の一実施例によるカラムアドレス制御動作を行う半導体メモリ装置の構成を示す図である。
図２に示すように、本実施例による半導体メモリ装置は、コマンドアドレス入力部１、コマンドデコーダ２、バースト終了信号生成部３、リードカラムアドレス制御回路４、データ入出力部５、ライトカラムアドレス制御回路６、第１のリピーター７、第２のリピーター８及びカラムデコーダ部９から構成される。
コマンドアドレス入力部１は、第１の縁領域ＥＤＧＥ１に配置され、外部アドレス及び外部コマンドが入力される複数のパッドと、パッドを通じて入力された外部アドレス及び外部コマンドをバッファリングし、アドレスＡ＜１：Ｎ＞及びコマンドＣ＜１：Ｍ＞を出力する入力バッファー（図示せず）と、で構成される。ＬＰＤＤＲ２では、外部アドレス及び外部コマンドが一つのコマンドアドレス信号として入力され、入力されたコマンドアドレス信号はクロックのライジングエッジまたはフォーリングエッジに同期してアドレスＡ＜１：Ｎ＞とコマンドＣ＜１：Ｍ＞とに分離される。
コマンドデコーダ２は、コマンドＣ＜１：Ｍ＞をデコーディングし、リードコマンドＲＤ＿ＣＭＤ、ライトコマンドＷＴ＿ＣＭＤ及びバーストコマンドＢＳＴ＿ＣＭＤを生成する。リードコマンドＲＤ＿ＣＭＤは、リード動作の実行のためにパルスとして印加される信号であり、ライトコマンドＷＴ＿ＣＭＤは、ライト動作の実行のためにパルスとして印加される信号であり、バーストコマンドＢＳＴ＿ＣＭＤは、リード動作実行のためのリードバースト区間及びライト動作実行のためのライトバースト区間で、バースト動作を中断するためにパルスとして印加されるインタラプト（interrupt）信号である。コマンドデコーダ２は、第１の縁領域ＥＤＧＥ１に配置される。
バースト終了信号生成部３は、半導体メモリ装置の動作初期に行われるモードレジスタセット（Mode Register Set）により設定されたバーストレングス（Burst Length）によって定められた時点でパルスが発生するリードバースト終了信号ＢＥＮＤ＿ＲＤ及びライトバースト終了信号ＢＥＮＤ＿ＷＴを生成する。例えば、バーストレングスが８に設定された場合に、リードバースト終了信号ＢＥＮＤ＿ＲＤのパルスは、リードコマンドＲＤ＿ＣＭＤが入力されてからクロックＣＬＫの３周期区間経過後に発生し、ライトバースト終了信号ＢＥＮＤ＿ＷＴのパルスは、ライトコマンドＷＴ＿ＣＭＤが入力されてからクロックＣＬＫの３周期区間経過後に発生する。バースト終了信号生成部３は、第１の縁領域ＥＤＧＥ１に配置される。
リードカラムアドレス制御回路４は、図３に示すように、リードコマンドＲＤ＿ＣＭＤ、リードバースト終了信号ＢＥＮＤ＿ＲＤ及びバーストコマンドＢＳＴ＿ＣＭＤを受信し、リード動作実行のためのリードバースト区間でハイレベルにイネーブルされるリードイネーブル信号ＲＤ＿ＥＮを生成する第１のイネーブル信号生成部４０と、アドレスＡ＜１：Ｎ＞をデコーディングし、リードアドレスデコーディング信号ＲＤＡ＜１：Ｋ＞を生成する第１のアドレスデコーダ４１と、リードイネーブル信号ＲＤ＿ＥＮに応答してリードバースト区間でリードアドレスデコーディング信号ＲＤＡ＜１：Ｋ＞をバッファリングし、リードカラムアドレスＲＡＹ＜１：Ｋ＞を出力する第１のアドレスバッファー４２と、で構成される。リードカラムアドレス制御回路４は、第１の縁領域ＥＤＧＥ１に配置される。
第１のイネーブル信号生成部４０は、図４に示すように、リードバースト終了信号ＢＥＮＤ＿ＲＤに応答してノードｎｄ４０を駆動するためにＰＭＯＳトランジスタＰ４０及びＮＭＯＳトランジスタＮ４０で構成された第１のバッファー４０１と、クロックＣＬＫに応答して第１のバッファー４０１の駆動を制御するスイッチ素子として動作するＰＭＯＳトランジスタＰ４１及びＮＭＯＳトランジスタＮ４１と、ノードｎｄ４０の信号をラッチする第１のラッチ４０２と、反転クロックＣＬＫＢに応答して第１のラッチ４０２の出力信号をバッファリングして伝達する伝達素子として動作するＮＡＮＤゲートＮＤ４０と、ＮＡＮＤゲートＮＤ４０の出力信号に応答してノードｎｄ４１を駆動するためにＰＭＯＳトランジスタＰ４２及びＮＭＯＳトランジスタＮ４２で構成される第２のバッファー４０３と、バーストコマンドＢＳＴ＿ＣＭＤに応答してターンオンされるＮＭＯＳトランジスタＮ４３、及びリードコマンドＲＤ＿ＣＭＤに応答してターンオンされるＮＭＯＳトランジスタＮ４４で構成され、第２のバッファー４０３の駆動を制御するスイッチ部４０４と、バーストコマンドＢＳＴ＿ＣＭＤに応答してノードｎｄ４１をプルアップ駆動する駆動素子として動作するＰＭＯＳトランジスタＰ４３と、ノードｎｄ４１の信号をラッチし、リードイネーブル信号ＲＤ＿ＥＮを出力する第２のラッチ４０５と、で構成される。
このような構成の第１のイネーブル信号生成部４０は、リードバースト終了信号ＢＥＮＤ＿ＲＤまたはバーストコマンドＢＳＴ＿ＣＭＤがローレベルである状態でリードコマンドＲＤ＿ＣＭＤのハイレベルパルスが入力されると、第２のバッファー４０３のＮＭＯＳトランジスタＮ４２、スイッチ部４０４のＮＭＯＳトランジスタＮ４３及びＮＭＯＳトランジスタＮ４４がターンオンされてハイレベルにイネーブルされるリードイネーブル信号ＲＤ＿ＥＮを生成する。このような状態で、リードバースト終了信号ＢＥＮＤ＿ＲＤのハイレベルパルスが入力されると、第２のバッファー４０３のＰＭＯＳトランジスタＰ４２がターンオンされ、リードイネーブル信号ＲＤ＿ＥＮをローレベルにディセーブルさせ、バーストコマンドＢＳＴ＿ＣＭＤのハイレベルパルスが入力されると、ＰＭＯＳトランジスタＰ４３がターンオンされ、リードイネーブル信号ＲＤ＿ＥＮをローレベルにディセーブルさせる。
第１のアドレスバッファー４２は、図５に示すように、リードアドレスデコーディング信号ＲＤＡ＜１：Ｋ＞をバッファリングし、リードカラムアドレスＲＡＹ＜１：Ｋ＞を生成するために、インバータＩＶ４３、ＰＭＯＳトランジスタＰ４３及びＮＭＯＳトランジスタＮ４５から構成される第１のバッファー部４２０と、リードイネーブル信号ＲＤ＿ＥＮに応答して第１のバッファー部４２０の駆動を制御するスイッチ素子として動作するＰＭＯＳトランジスタＰ４４及びＮＭＯＳトランジスタＮ４６と、で構成される。このような構成の第１のアドレスバッファー４２は、リードイネーブル信号ＲＤ＿ＥＮがハイレベルにイネーブルされるリードバースト区間で、第１のバッファー部４２０を駆動させ、リードアドレスデコーディング信号ＲＤＡ＜１：Ｋ＞からリードカラムアドレスＲＡＹ＜１：Ｋ＞を生成する。
データ入出力部５は、第２の縁領域ＥＤＧＥ２に配置され、データが入出力される複数のパッドと、パッドを通じて入力されたデータをバッファリングするデータ入力バッファー（図示せず）と、データをバッファリングしてパッドに出力するデータ出力バッファー（図示せず）と、で構成される。
ライトカラムアドレス制御回路６は、図６に示すように、ライトコマンドＷＴ＿ＣＭＤ、ライトバースト終了信号ＢＥＮＤ＿ＷＴ及びバーストコマンドＢＳＴ＿ＣＭＤを受信し、ライト動作実行のためのライトバースト区間でハイレベルにイネーブルされるライトイネーブル信号ＷＴ＿ＥＮを生成する第２のイネーブル信号生成部６０と、リピーティングアドレスＡｄ＜１：Ｎ＞をデコーディングし、ライトアドレスデコーディング信号ＷＤＡ＜１：Ｌ＞を生成する第２のアドレスデコーダ６１と、ライトイネーブル信号ＷＴ＿ＥＮに応答してライトバースト区間でライトアドレスデコーディング信号ＷＤＡ＜１：Ｌ＞をバッファリングし、ライトカラムアドレスＷＡＹ＜１：Ｌ＞を出力する第２のアドレスバッファー６２と、で構成される。ライトカラムアドレス制御回路６は、第２の縁領域ＥＤＧＥ２に配置される。
第２のイネーブル信号生成部６０は、図７に示すように、ライトバースト終了信号ＢＥＮＤ＿ＷＴに応答してノードｎｄ６０を駆動するためにＰＭＯＳトランジスタＰ６０及びＮＭＯＳトランジスタＮ６０で構成された第３のバッファー６０１と、クロックＣＬＫに応答して第３のバッファー６０１の駆動を制御するスイッチ素子として動作するＰＭＯＳトランジスタＰ６１及びＮＭＯＳトランジスタＮ６１と、ノードｎｄ６０の信号をラッチする第３のラッチ６０２と、反転クロックＣＬＫＢに応答して第３のラッチ６０２の出力信号をバッファリングして伝達する伝達素子として動作するＮＡＮＤゲートＮＤ６０と、ＮＡＮＤゲートＮＤ６０の出力信号に応答してノードｎｄ６１を駆動するためにＰＭＯＳトランジスタＰ６２及びＮＭＯＳトランジスタＮ６２で構成される第４のバッファー６０３と、バーストコマンドＢＳＴ＿ＣＭＤに応答してターンオンされるＮＭＯＳトランジスタＮ６３及びライトコマンドＷＴ＿ＣＭＤに応答してターンオンされるＮＭＯＳトランジスタＮ６４で構成され、第４のバッファー６０３の駆動を制御するスイッチ部６０４と、バーストコマンドＢＳＴ＿ＣＭＤに応答してノードｎｄ６１をプルアップ駆動する駆動素子として動作するＰＭＯＳトランジスタＰ６３と、ノードｎｄ６１の信号をラッチし、ライトイネーブル信号ＷＴ＿ＥＮを出力する第４のラッチ６０５と、で構成される。
このような構成の第２のイネーブル信号生成部６０は、ライトバースト終了信号ＢＥＮＤ＿ＷＴまたはバーストコマンドＢＳＴ＿ＣＭＤがローレベルである状態でライトコマンドＷＴ＿ＣＭＤのハイレベルパルスが入力されると、第４のバッファー６０３のＮＭＯＳトランジスタＮ６２とスイッチ部６０４のＮＭＯＳトランジスタＮ６３及びＮＭＯＳトランジスタＮ６４とがターンオンされ、ハイレベルにイネーブルされるライトイネーブル信号ＷＴ＿ＥＮを生成する。このような状態で、ライトバースト終了信号ＢＥＮＤ＿ＷＴのハイレベルパルスが入力されると、第４のバッファー６０３のＰＭＯＳトランジスタＰ６２がターンオンされ、ライトイネーブル信号ＷＴ＿ＥＮをローレベルにディセーブルさせ、バーストコマンドＢＳＴ＿ＣＭＤのハイレベルパルスが入力されると、ＰＭＯＳトランジスタＰ６３がターンオンされ、ライトイネーブル信号ＷＴ＿ＥＮをローレベルにディセーブルさせる。
第２のアドレスバッファー６２は、図８に示すように、ライトアドレスデコーディング信号ＷＤＡ＜１：Ｌ＞をバッファリングし、ライトカラムアドレスＷＡＹ＜１：Ｌ＞を生成するためにインバータＩＶ６３、ＰＭＯＳトランジスタＰ６３及びＮＭＯＳトランジスタＮ６５で構成される第２のバッファー部６２０と、ライトイネーブル信号ＷＴ＿ＥＮに応答して第２のバッファー部６２０の駆動を制御するスイッチ素子として動作するＰＭＯＳトランジスタＰ６４及びＮＭＯＳトランジスタＮ６６と、で構成される。このような構成の第２のアドレスバッファー６２は、ライトイネーブル信号ＷＴ＿ＥＮがハイレベルにイネーブルされるライトバースト区間で、第２のバッファー部６２０を駆動させ、ライトアドレスデコーディング信号ＷＤＡ＜１：Ｌ＞からライトカラムアドレスＷＡＹ＜１：Ｌ＞を生成する。
第１のリピーター７は、図９に示すように、第１の駆動信号生成部７０、第１の駆動部７１、第２の駆動信号生成部７２、及び第２の駆動部７３で構成される。
第１の駆動信号生成部７０は、第１のアドレスラインＡＬ１の信号をラッチする第５のラッチ７００と、第１のアドレスラインＡＬ１の信号及びインバータＩＶ７０，ＩＶ７１を通じてリードイネーブル信号ＲＤ＿ＥＮのバッファリングされた信号を受信し、これらに否定論理積演算を行って第１のプルアップ信号ＰＵ１を生成するＮＡＮＤゲートＮＤ７０と、第１のアドレスラインＡＬ１の信号及びインバータＩＶ７０を通じてリードイネーブル信号ＲＤ＿ＥＮの反転信号を受信し、これらに否定論理和演算を行って第１のプルダウン信号ＰＤ１を生成するＮＯＲゲートＮＲ７０と、で構成される。ここで、第１のアドレスラインＡＬ１には、リード動作が行われる場合、リードカラムアドレスＲＡＹ＜１：Ｋ＞が入力され、ライト動作が行われる場合、第１のリピーター７でリピーティングされたライトカラムアドレスＷＡＹ＜１：Ｌ＞が入力される。
このような構成の第１の駆動信号生成部７０は、リードイネーブル信号ＲＤ＿ＥＮがハイレベルにイネーブルされるリードバースト区間で、リードカラムアドレスＲＡＹ＜１：Ｋ＞がハイレベルである場合、ローレベルにイネーブルされる第１のプルアップ信号ＰＵ１とローレベルにディセーブルされる第１のプルダウン信号ＰＤ１を生成し、リードカラムアドレスＲＡＹ＜１：Ｋ＞がローレベルである場合、ハイレベルにディセーブルされる第１のプルアップ信号ＰＵ１とハイレベルにイネーブルされる第１のプルダウン信号ＰＤ１を生成する。
第１の駆動部７１は、第１のプルアップ信号ＰＵ１に応答してノードｎｄ７０をプルアップ駆動するプルアップ素子として動作するＰＭＯＳトランジスタＰ７０と、第１のプルダウン信号ＰＤ１に応答してノードｎｄ７０をプルダウン駆動するプルダウン素子として動作するＮＭＯＳトランジスタＮ７０と、で構成される。このような構成の第１の駆動部７１は、リードカラムアドレスＲＡＹ＜１：Ｋ＞がハイレベルの場合にローレベルにイネーブルされる第１のプルアップ信号ＰＵ１を受信してターンオンされるＰＭＯＳトランジスタＰ７０により、ノードｎｄ７０をハイレベルにプルアップ駆動し、リードカラムアドレスＲＡＹ＜１：Ｋ＞がローレベルの場合にハイレベルにイネーブルされる第１のプルダウン信号ＰＤ１を受信してターンオンされるＮＭＯＳトランジスタＮ７０により、ノードｎｄ７０をローレベルにプルダウン駆動する。
第２の駆動信号生成部７２は、第２のアドレスラインＡＬ２の信号をラッチする第６のラッチ７２０と、第２のアドレスラインＡＬ２の信号及びインバータＩＶ７２，ＩＶ７３を通じてライトイネーブル信号ＷＴ＿ＥＮのバッファリングされた信号を受信し、これらに否定論理積演算を行って第２のプルアップ信号ＰＵ２を生成するＮＡＮＤゲートＮＤ７１と、第２のアドレスラインＡＬ２の信号及びインバータＩＶ７２を通じてライトイネーブル信号ＷＴ＿ＥＮの反転信号を受信し、これらに否定論理和演算を行って第２のプルダウン信号ＰＤ２を生成するＮＯＲゲートＮＲ７１と、で構成される。ここで、第２のアドレスラインＡＬ２には、ライト動作が行われる場合、ライトカラムアドレスＷＡＹ＜１：Ｌ＞が入力され、リード動作が行われる場合、第１のリピーター７でリピーティングされたリードカラムアドレスＲＡＹ＜１：Ｋ＞が入力される。
このような構成の第２の駆動信号生成部７２は、ライトイネーブル信号ＷＴ＿ＥＮがハイレベルにイネーブルされるライトバースト区間で、ライトカラムアドレスＷＡＹ＜１：Ｌ＞がハイレベルの場合、ローレベルにイネーブルされる第２のプルアップ信号ＰＵ２とローレベルにディセーブルされる第２のプルダウン信号ＰＤ２を生成し、ライトカラムアドレスＷＡＹ＜１：Ｌ＞がローレベルの場合、ハイレベルにディセーブルされる第２のプルアップ信号ＰＵ２とハイレベルにイネーブルされる第２のプルダウン信号ＰＤ２を生成する。
第２の駆動部７３は、第２のプルアップ信号ＰＵ２に応答してノードｎｄ７１をプルアップ駆動するプルアップ素子として動作するＰＭＯＳトランジスタＰ７１と、第２のプルダウン信号ＰＤ２に応答してノードｎｄ７１をプルダウン駆動するプルダウン素子として動作するＮＭＯＳトランジスタＮ７１と、で構成される。このような構成の第２の駆動部７３は、ライトカラムアドレスＷＡＹ＜１：Ｌ＞がハイレベルの場合にローレベルにイネーブルされる第２のプルアップ信号ＰＵ２を受信してターンオンされるＰＭＯＳトランジスタＰ７１により、ノードｎｄ７１をハイレベルにプルアップ駆動し、ライトカラムアドレスＷＡＹ＜１：Ｌ＞がローレベルの場合にハイレベルにイネーブルされる第２のプルダウン信号ＰＤ２を受信してターンオンされるＮＭＯＳトランジスタＮ７１により、ノードｎｄ７１をローレベルにプルダウン駆動する。
第２のリピーター８は、図１０に示すように、第３の駆動信号生成部８０及び第３の駆動部８１で構成される。
第３の駆動信号生成部８０は、コマンドアドレス入力部１から入力されるアドレスＡ＜１：Ｎ＞をラッチする第７のラッチ８００と、アドレスＡ＜１：Ｎ＞及びインバータＩＶ８０，ＩＶ８１を通じてライトイネーブル信号ＲＤ＿ＥＮのバッファリングされた信号を受信し、これらに否定論理積演算を行って第３のプルアップ信号ＰＵ３を生成するＮＡＮＤゲートＮＤ８０と、アドレスＡ＜１：Ｎ＞及びインバータＩＶ８０を通じてライトイネーブル信号ＷＴ＿ＥＮの反転信号を受信し、これらに否定論理和演算を行って第３のプルダウン信号ＰＤ３を生成するＮＯＲゲートＮＲ８０と、で構成される。このような構成の第３の駆動信号生成部８０は、ライトイネーブル信号ＷＴ＿ＥＮがハイレベルにイネーブルされるライトバースト区間で、アドレスＡ＜１：Ｎ＞がハイレベルの場合、ローレベルにイネーブルされる第３のプルアップ信号ＰＵ３とローレベルにディセーブルされる第３のプルダウン信号ＰＤ３を生成し、アドレスＡ＜１：Ｎ＞がローレベルの場合、ハイレベルにディセーブルされる第３のプルアップ信号ＰＵ３とハイレベルにイネーブルされる第３のプルダウン信号ＰＤ３を生成する。
第３の駆動部８１は、第３のプルアップ信号ＰＵ３に応答してノードｎｄ８０をプルアップ駆動するプルアップ素子として動作するＰＭＯＳトランジスタＰ８０と、第３のプルダウン信号ＰＤ３に応答してリピーティングアドレスＡｄ＜１：Ｎ＞が出力されるノードｎｄ８０をプルダウン駆動するプルダウン素子として動作するＮＭＯＳトランジスタＮ８０と、で構成される。このような構成の第３の駆動部８１は、アドレスＡ＜１：Ｎ＞がハイレベルの場合にローレベルにイネーブルされる第３のプルアップ信号ＰＵ３を受信してターンオンされるＰＭＯＳトランジスタＰ８０により、リピーティングアドレスＡｄ＜１：Ｎ＞をハイレベルにプルアップ駆動し、アドレスＡ＜１：Ｎ＞がローレベルの場合にハイレベルにイネーブルされる第３のプルダウン信号ＰＤ３を受信してターンオンされるＮＭＯＳトランジスタＮ８０により、リピーティングアドレスＡｄ＜１：Ｎ＞をローレベルにプルダウン駆動する。
カラムデコーダ部９は、第１〜第４のデコーダ９０〜９３で構成される。第１のデコーダ９０は、第１のアドレスラインＡＬ１に連結され、リード動作が行われる場合、リードカラムアドレスＲＡＹ＜１：Ｋ＞を受信し、ライト動作が行われる場合、第１のリピーター７でリピーティングされたライトカラムアドレスＷＡＹ＜１：Ｌ＞を受信し、第１のバンクＢＡＮＫ１または第５のバンクＢＡＮＫ５のメモリセルを選択するための出力イネーブル信号を生成する。第２のデコーダ９１は、第１のアドレスラインＡＬ１に連結され、リード動作が行われる場合、リードカラムアドレスＲＡＹ＜１：Ｋ＞を受信し、ライト動作が行われる場合、第１のリピーター７でリピーティングされたライトカラムアドレスＷＡＹ＜１：Ｌ＞を受信し、第２のバンクＢＡＮＫ２または第６のバンクＢＡＮＫ６のメモリセルを選択するための出力イネーブル信号を生成する。第３のデコーダ９２は、第２のアドレスラインＡＬ２に連結され、ライト動作が行われる場合、ライトカラムアドレスＷＡＹ＜１：Ｌ＞を受信し、リード動作が行われる場合、第１のリピーター７でリピーティングされたリードカラムアドレスＲＡＹ＜１：Ｋ＞を受信し、第３のバンクＢＡＮＫ３または第７のバンクＢＡＮＫ７のメモリセルを選択するための出力イネーブル信号を生成する。第４のデコーダ９３は、第２のアドレスラインＡＬ２に連結され、ライト動作が行われる場合、ライトカラムアドレスＷＡＹ＜１：Ｌ＞を受信し、リード動作が行われる場合、第１のリピーター７でリピーティングされたリードカラムアドレスＲＡＹ＜１：Ｋ＞を受信し、第４のバンクＢＡＮＫ４または第８のバンクＢＡＮＫ８のメモリセルを選択するための出力イネーブル信号を生成する。
このように構成された半導体メモリ装置のカラムアドレス制御動作を、図１１を参照して説明する。ここでは、バーストレングスを８に設定した場合を取り上げて説明する。
まず、ｔ２時点で、リードコマンドＲＤ＿ＣＭＤのハイレベルパルスが入力されると、第１のイネーブル信号生成部４０は、リードイネーブル信号ＲＤ＿ＥＮをハイレベルにイネーブルさせる。
次に、バーストレングスを８に設定したので、バースト終了信号生成部３は、リードコマンドＲＤ＿ＣＭＤのハイレベルパルスが入力されてからクロックＣＬＫの３周期区間が経過した時点、すなわち、ｔ５時点でリードバースト終了信号ＢＥＮＤ＿ＲＤのハイレベルパルスを生成する。
次に、リードバースト終了信号ＢＥＮＤ＿ＲＤのハイレベルパルスを受信した第１のイネーブル信号生成部４０は、反転クロックＣＬＫＢのライジングエッジに同期して、ｔ５時点からクロックＣＬＫの半周期区間が経過した時点でリードイネーブル信号ＲＤ＿ＥＮをローレベルにディセーブルさせる。
リードイネーブル信号ＲＤ＿ＥＮは、リードコマンドＲＤ＿ＣＭＤのハイレベルパルスが入力されるｔ２時点から、ｔ５時点からクロックＣＬＫの半周期区間が経過した時点まで（リードバースト区間で）、ハイレベルにイネーブルされる。したがって、第１のアドレスバッファー４２は、リードバースト区間で、第１のアドレスデコーダ４１でアドレスＡ＜１：Ｎ＞をデコーディングして生成されたリードアドレスデコーディング信号ＲＤＡ＜１：Ｋ＞をバッファリングし、リードカラムアドレスＲＡＹ＜１：Ｋ＞として出力する。
次に、ｔ６時点で、ライトコマンドＷＴ＿ＣＭＤのハイレベルパルスが入力されると、第２のイネーブル信号生成部６０は、ライトイネーブル信号ＷＴ＿ＥＮをハイレベルにイネーブルさせる。
次に、バーストレングスを８に設定したので、バースト終了信号生成部３は、ライトコマンドＷＴ＿ＣＭＤのハイレベルパルスが入力されてからクロックＣＬＫの３周期区間が経過した時点、すなわち、ｔ９時点で、ライトバースト終了信号ＢＥＮＤ＿ＷＴのハイレベルパルスを生成する。
次に、ライトバースト終了信号ＢＥＮＤ＿ＷＴのハイレベルパルスを受信した第２のイネーブル信号生成部６０は、反転クロックＣＬＫＢのライジングエッジに同期して、ｔ９時点からクロックＣＬＫの半周期区間が経過した時点で、ライトイネーブル信号ＷＴ＿ＥＮをローレベルにディセーブルさせる。
ライトイネーブル信号ＷＴ＿ＥＮは、ライトコマンドＷＴ＿ＣＭＤのハイレベルパルスが入力されるｔ６時点から、ｔ９時点からクロックＣＬＫの半周期区間が経過した時点まで（ライトバースト区間で）、ハイレベルにイネーブルされる。したがって、第２のアドレスバッファー６２は、ライトバースト区間で、第２のアドレスデコーダ６１でアドレスＡ＜１：Ｎ＞をデコーディングして生成されたライトアドレスデコーディング信号ＷＤＡ＜１：Ｌ＞をバッファリングし、ライトカラムアドレスＷＡＹ＜１：Ｌ＞として出力する。
ここで、ライト動作時に出力されるライトカラムアドレスＷＡＹ＜１：Ｌ＞は、第２のアドレスラインＡＬ２を通じて第３のデコーダ９２及び第４のデコーダ９３に入力されたり、第１のリピーター７によりリピーティングされた後、第１のアドレスラインＡＬ１を通じて第１のデコーダ９０及び第２のデコーダ９１に入力される。このように、本実施例の半導体メモリ装置は、ライトカラムアドレス制御回路６がデータ入出力部５と同様に第２の縁領域ＥＤＧＥ２に配置されるので、ライト動作時にライトカラムアドレスＷＡＹ＜１：Ｌ＞が伝達されるカラムアドレス経路とデータ入出力部５から入力されるデータのデータ経路方向とが同一である。したがって、ライトカラムアドレスＷＡＹ＜１：Ｌ＞とデータ入出力部５から入力されるデータが伝達される時間差により発生するスキューが最小化する。

Claims (36)

  1. リード動作実行のための第１のバースト区間で、アドレスからリードカラムアドレスを生成するリードカラムアドレス制御回路と、
    ライト動作実行のための第２のバースト区間で、前記アドレスからライトカラムアドレスを生成するライトカラムアドレス制御回路と、
    を含むことを特徴とするアドレス制御回路。
  2. 前記リードカラムアドレス制御回路は、
    前記第１のバースト区間でイネーブルされるリードイネーブル信号を生成するイネーブル信号生成部と、
    前記アドレスをデコーディングしてアドレスデコーディング信号を生成するアドレスデコーダと、
    前記リードイネーブル信号に応答して前記アドレスデコーディング信号をバッファリングし、前記リードカラムアドレスとして出力するアドレスバッファーと、
    を含むことを特徴とする請求項１に記載のアドレス制御回路。
  3. 前記イネーブル信号生成部は、リードコマンドに応答してイネーブルされ、バースト終了信号またはバーストコマンドに応答してディセーブルされる前記リードイネーブル信号を生成することを特徴とする請求項２に記載のアドレス制御回路。
  4. 前記イネーブル信号生成部は、
    クロックに応答して前記バースト終了信号をバッファリングする第１のバッファーと、
    前記 第１のバッファーの出力信号をラッチする第１のラッチと、
    前記クロックに応答して前記 第１のラッチの出力信号を伝達する伝達素子と、
    前記伝達素子の出力信号をバッファリングする第２のバッファーと、
    前記バーストコマンド及び前記リードコマンドに応答して前記第２のバッファーの駆動を制御するスイッチ部と、
    前記バーストコマンドに応答して前記第２のバッファーの出力ノードを駆動する駆動素子と、
    前記第２のバッファーの出力ノードをラッチして前記リードイネーブル信号を生成する第２のラッチと、
    を含むことを特徴とする請求項３に記載のアドレス制御回路。
  5. 前記アドレスバッファーは、
    前記アドレスデコーディング信号をバッファリングするバッファー部と、
    前記リードイネーブル信号に応答して前記バッファー部の駆動を制御するスイッチ素子と、
    を含むことを特徴とする請求項２に記載のアドレス制御回路。
  6. 前記ライトカラムアドレス制御回路は、
    前記第２のバースト区間でイネーブルされるライトイネーブル信号を生成するイネーブル信号生成部と、
    前記アドレスをデコーディングしてアドレスデコーディング信号を生成するアドレスデコーダと、
    前記ライトイネーブル信号に応答して前記アドレスデコーディング信号をバッファリングし、前記ライトカラムアドレスとして出力するアドレスバッファーと、
    を含むことを特徴とする請求項１に記載のアドレス制御回路。
  7. 前記イネーブル信号生成部は、ライトコマンドに応答してイネーブルされ、バースト終了信号またはバーストコマンドに応答してディセーブルされる前記ライトイネーブル信号を生成することを特徴とする請求項６に記載のアドレス制御回路。
  8. 前記イネーブル信号生成部は、
    クロックに応答して前記バースト終了信号をバッファリングする第１のバッファーと、
    前記 第１のバッファーの出力信号をラッチする第１のラッチと、
    前記クロックに応答して前記 第１のラッチの出力信号を伝達する伝達素子と、
    前記伝達素子の出力信号をバッファリングする第２のバッファーと、
    前記バーストコマンド及び前記ライトコマンドに応答して前記第２のバッファーの駆動を制御するスイッチ部と、
    前記バーストコマンドに応答して前記第２のバッファーの出力ノードを駆動する駆動素子と、
    前記第２のバッファーの出力ノードをラッチして前記ライトイネーブル信号を生成する第２のラッチと、
    を含むことを特徴とする請求項７に記載のアドレス制御回路。
  9. 前記アドレスバッファーは、
    前記アドレスデコーディング信号をバッファリングするバッファー部と、
    前記ライトイネーブル信号に応答して前記バッファー部の駆動を制御するスイッチ素子と、
    を含むことを特徴とする請求項６に記載のアドレス制御回路。
  10. コマンド及びアドレスが入力されるパッドを含むコマンドアドレス入力部と、
    データが入出力されるパッドを含むデータ入出力部と、
    前記データ入出力部と同一の縁領域に配置され、ライト動作実行のためのバースト区間で、前記コマンドアドレス入力部に入力されるアドレスからライトカラムアドレスを生成するライトカラムアドレス制御回路と、
    を含むことを特徴とする半導体メモリ装置。
  11. 前記コマンドアドレス入力部と前記データ入出力部は、異なる縁領域に配置されることを特徴とする請求項１０に記載の半導体メモリ装置。
  12. 前記ライトカラムアドレス制御回路は、
    前記バースト区間でイネーブルされるライトイネーブル信号を生成するイネーブル信号生成部と、
    前記アドレスをデコーディングしてアドレスデコーディング信号を生成するアドレスデコーダと、
    前記ライトイネーブル信号に応答して前記アドレスデコーディング信号をバッファリングし、前記ライトカラムアドレスとして出力するアドレスバッファーと、
    を含むことを特徴とする請求項１０に記載の半導体メモリ装置。
  13. 前記イネーブル信号生成部は、ライトコマンドに応答してイネーブルされ、バースト終了信号またはバーストコマンドに応答してディセーブルされる前記ライトイネーブル信号を生成することを特徴とする請求項１２に記載の半導体メモリ装置。
  14. 前記イネーブル信号生成部は、
    クロックに応答して前記バースト終了信号をバッファリングする第１のバッファーと、
    前記 第１のバッファーの出力信号をラッチする第１のラッチと、
    前記クロックに応答して前記 第１のラッチの出力信号を伝達する伝達素子と、
    前記伝達素子の出力信号をバッファリングする第２のバッファーと、
    前記バーストコマンド及び前記ライトコマンドに応答して前記第２のバッファーの駆動を制御するスイッチ部と、
    前記バーストコマンドに応答して前記第２のバッファーの出力ノードを駆動する駆動素子と、
    前記第２のバッファーの出力ノードをラッチして前記ライトイネーブル信号を生成する第２のラッチと、
    を含むことを特徴とする請求項１３に記載の半導体メモリ装置。
  15. 前記アドレスバッファーは、
    前記アドレスデコーディング信号をバッファリングするバッファー部と、
    前記ライトイネーブル信号に応答して前記バッファー部の駆動を制御するスイッチ素子と、
    を含むことを特徴とする請求項１２に記載の半導体メモリ装置。
  16. 前記コマンドアドレス入力部に入力されるアドレスをリピーティングして生成されたリピーティングアドレスを、前記ライトカラムアドレス制御回路に伝達するリピーターをさらに含むことを特徴とする請求項１０に記載の半導体メモリ装置。
  17. 前記リピーターは、
    前記アドレス及び前記ライトイネーブル信号に応答してプルアップ信号及びプルダウン信号を生成する駆動信号生成部と、
    前記プルアップ信号及びプルダウン信号に応答して前記リピーティングアドレスを駆動する駆動部と、
    を含むことを特徴とする請求項１６に記載の半導体メモリ装置。
  18. 前記駆動信号生成部は、前記アドレス及び前記ライトイネーブル信号の両方がイネーブルされる場合にイネーブルされる前記プルアップ信号を生成し、前記アドレスまたは前記ライトイネーブル信号がディセーブルされる場合にイネーブルされる前記プルダウン信号を生成することを特徴とする請求項１７に記載の半導体メモリ装置。
  19. コマンド及びアドレスが入力されるパッドを含むコマンドアドレス入力部と、
    データが入出力されるパッドを含むデータ入出力部と、
    リード動作実行のための第１のバースト区間で、前記コマンドアドレス入力部から入力されるアドレスからリードカラムアドレスを生成するリードカラムアドレス制御回路と、
    ライト動作実行のための第２のバースト区間で、前記アドレスからライトカラムアドレスを生成するライトカラムアドレス制御回路と、
    を含むことを特徴とする半導体メモリ装置。
  20. 前記コマンドアドレス入力部及び前記リードカラムアドレス制御回路は、第１の縁領域に配置され、前記データ入出力部及び前記ライトカラムアドレス制御回路は、第２の縁領域に配置されることを特徴とする請求項１９に記載の半導体メモリ装置。
  21. 前記リードカラムアドレスが入力される第１のアドレスラインと前記ライトカラムアドレスが入力される第２のアドレスラインとの間に連結されたリピーターをさらに含むことを特徴とする請求項１９に記載の半導体メモリ装置。
  22. 前記リピーターは、前記リード動作が行われる場合、前記第１のアドレスラインを通じて伝達された前記リードカラムアドレスをリピーティングして前記第２のアドレスラインに伝達し、前記ライト動作が行われる場合、前記第２のアドレスラインを通じて伝達された前記ライトカラムアドレスをリピーティングして前記第１のアドレスラインに伝達することを特徴とする請求項２１に記載の半導体メモリ装置。
  23. 前記第１のアドレスラインは、第１のバンクのメモリセルを選択するために、前記第１のアドレスラインの信号をデコーディングする第１のカラムデコーダに連結され、前記第２のアドレスラインは、第２のバンクのメモリセルを選択するために、前記第２のアドレスラインの信号をデコーディングする第２のカラムデコーダに連結されることを特徴とする請求項２２に記載の半導体メモリ装置。
  24. 前記リピーターは、
    前記リードイネーブル信号及び前記第１のアドレスラインを通じて伝達された前記リードカラムアドレスに応答して第１のプルアップ信号及び第１のプルダウン信号を生成する第１の駆動信号生成部と、
    前記第１のプルアップ信号及び前記第１のプルダウン信号に応答して前記第２のアドレスラインを駆動する第１の駆動部と、
    前記ライトイネーブル信号及び前記第２のアドレスラインを通じて伝達された前記ライトカラムアドレスに応答して第２のプルアップ信号及び第２のプルダウン信号を生成する第２の駆動信号生成部と、
    前記第２のプルアップ信号及び前記第２のプルダウン信号に応答して前記第１のアドレスラインを駆動する第２の駆動部と、
    を含むことを特徴とする請求項２２に記載の半導体メモリ装置。
  25. 前記第１の駆動信号生成部は、前記リードカラムアドレス及び前記リードイネーブル信号の両方がイネーブルされる場合にイネーブルされる前記第１のプルアップ信号を生成し、前記リードカラムアドレスまたは前記リードイネーブル信号がディセーブルされる場合にイネーブルされる前記第１のプルダウン信号を生成することを特徴とする請求項２４に記載の半導体メモリ装置。
  26. 前記第２の駆動信号生成部は、前記ライトカラムアドレス及び前記ライトイネーブル信号の両方がイネーブルされる場合にイネーブルされる前記第２のプルアップ信号を生成し、前記ライトカラムアドレスまたは前記ライトイネーブル信号がディセーブルされる場合にイネーブルされる前記第２のプルダウン信号を生成することを特徴とする請求項２４に記載の半導体メモリ装置。
  27. 前記コマンドアドレス入力部に入力されるアドレスをリピーティングして生成されたリピーティングアドレスを、前記ライトカラムアドレス制御回路に伝達するリピーターをさらに含むことを特徴とする請求項１９に記載の半導体メモリ装置。
  28. 前記リピーターは、
    前記アドレス及び前記ライトイネーブル信号に応答してプルアップ信号及びプルダウン信号を生成する駆動信号生成部と、
    前記プルアップ信号及びプルダウン信号に応答して前記リピーティングアドレスを駆動する駆動部と、
    を含むことを特徴とする請求項２７に記載の半導体メモリ装置。
  29. 前記駆動信号生成部は、前記アドレス及び前記ライトイネーブル信号の両方がイネーブルされる場合にイネーブルされる前記プルアップ信号を生成し、前記アドレスまたは前記ライトイネーブル信号がディセーブルされる場合にイネーブルされる前記プルダウン信号を生成することを特徴とする請求項２８に記載の半導体メモリ装置。
  30. 前記コマンドアドレス入力部から入力されるコマンドをデコーディングしてリードコマンド、ライトコマンド及びバーストコマンドを生成するコマンドデコーダと、
    既に設定されたバーストレングスに応答して発生するパルスを含む第１及び第２のバースト終了信号を出力するバースト終了信号生成部と、
    をさらに含むことを特徴とする請求項１９に記載の半導体メモリ装置。
  31. 前記リードカラムアドレス制御回路は、
    前記第１のバースト区間でイネーブルされるリードイネーブル信号を生成するイネーブル信号生成部と、
    前記アドレスをデコーディングしてアドレスデコーディング信号を生成するアドレスデコーダと、
    前記リードイネーブル信号に応答して前記アドレスデコーディング信号をバッファリングし、前記リードカラムアドレスとして出力するアドレスバッファーを含むことを特徴とする請求項１９に記載の半導体メモリ装置。
  32. 前記イネーブル信号生成部は、リードコマンドに応答してイネーブルされ、バースト終了信号またはバーストコマンドに応答してディセーブルされる前記リードイネーブル信号を生成する、請求項３１に記載の半導体メモリ装置。
  33. 前記アドレスバッファーは、
    前記アドレスデコーディング信号をバッファリングするバッファー部と、
    前記リードイネーブル信号に応答して前記バッファー部の駆動を制御するスイッチ素子と、
    を含むことを特徴とする請求項３１に記載の半導体メモリ装置。
  34. 前記ライトカラムアドレス制御回路は、
    前記第２のバースト区間でイネーブルされるライトイネーブル信号を生成するイネーブル信号生成部と、
    前記アドレスをデコーディングしてアドレスデコーディング信号を生成するアドレスデコーダと、
    前記ライトイネーブル信号に応答して前記アドレスデコーディング信号をバッファリングし、前記ライトカラムアドレスとして出力するアドレスバッファーと、
    を含むことを特徴とする請求項１９に記載の半導体メモリ装置。
  35. 前記イネーブル信号生成部は、ライトコマンドに応答してイネーブルされ、バースト終了信号またはバーストコマンドに応答してディセーブルされる前記ライトイネーブル信号を生成することを特徴とする請求項３４に記載の半導体メモリ装置。
  36. 前記アドレスバッファーは、
    前記アドレスデコーディング信号をバッファリングするバッファー部と、
    前記ライトイネーブル信号に応答して前記バッファー部の駆動を制御するスイッチ素子と、
    を含むことを特徴とする請求項３４に記載の半導体メモリ装置。
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