TWI523032B - 位址控制電路以及半導體記憶裝置 - Google Patents

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TWI523032B TW099122644A TW99122644A TWI523032B TW I523032 B TWI523032 B TW I523032B TW 099122644 A TW099122644 A TW 099122644A TW 99122644 A TW99122644 A TW 99122644A TW I523032 B TWI523032 B TW I523032B
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Description

位址控制電路以及半導體記憶裝置
本發明申請案主張於2009年11月12日在韓國智慧財產局主張所申請之第10-2009-109370韓國申請案之優先權，在此藉由參照方式將其全文併入。
本發明係關於一種半導體記憶裝置，以及更特別地，係關於應用於一半導體記憶裝置中之位址控制電路。
動態隨機存取記憶體(DRAM)裝置通常被使用在諸如列位址路徑之一般信號路徑、行位址路徑以及資料路徑上操作。一般來說，在列位址路徑上，具有下列操作：自一外部所提供的位址取得一列位址，藉由該列位址選擇一字元線，以及藉由一感測放大器放大一連接至該所選字元線的記憶胞元之資料。一般來說，在行位址路徑上，具有下列操作：藉由一行位址控制電路取得一從外部所提供之位址的行位址(此後，稱為ˋ行位址控制操作ˊ)，對該行位址解碼，以及藉由一輸出致能信號選擇一記憶胞元，其中該輸出致能信號係被選擇性地啟動。一般來說，在資料路徑上，具有下列操作：透過位元線用以將資料輸出至一外部系統以回應一選擇輸出致能信號，或者透過一位元線用以將外部資料儲存於一記憶胞元中。
在一般半導體記憶裝置中，墊片(pads)通常被設在半導體記憶裝置之晶片中心處，其中透過該墊可輸入及輸出位址、指令及資料。然而，在用於行動設備之其它半導體記憶裝置中，墊片係沿著其晶片邊緣而設置。例如，當接收位址以及指令之墊片設在一半導體記憶裝置晶片之一個邊緣處時，則用來輸入/輸出資料之墊片設在該晶片之另一邊緣處。
第1圖係顯示一具有一般行位址控制電路之半導體記憶裝置。
在第1圖之半導體記憶裝置中，指令位址輸入電路100係設在一資料輸入/輸出電路101之相對邊緣區域上，其中該指令位址輸入電路包含用以接收一位址與一指令之接收墊，該資料輸入/輸出電路包含I/O墊，透過該I/O墊可輸入/輸出資料，其被置入排組BANK1~BANK8之記憶胞元陣列。在設有該指令位址輸入電路100之該邊緣區域也包含一行位址控制電路102，其中該行位址控制電路係作用為用於行位址控制操作，用以自該指令位址輸入電路100所提供之位址A取得一行位址AY。
在此半導體記憶裝置之結構下，在第一排組BANK1之讀取操作模式中，由該行位址控制電路102所產生之該行位址AY經由一第一行位址路徑CAP1被用以選擇一第一記憶胞元C1，以及接著藉由一第一資料路徑DP1自該第一記憶胞元C1將資料輸出至該資料輸入/輸出電路101。在第八個排組BANK8之讀取操作模式中，由該行位址控制電路102所產生之該行位址AY經由一第二行位址路徑CAP2被用以選擇一第二記憶胞元C2，以及接著藉由一第二資料路徑DP2自該第二記憶胞元C2將資料輸出至該資料輸入/輸出電路101。在讀取操作模式中，該行位址路徑與行進方向中的資料路徑相同。
同時，在該第一排組BANK1之寫入操作模式中，由該行位址控制電路102所產生之該行位址AY經由該第一行位址路徑CAP1被用以選擇該第一記憶胞元C1，以及接著藉由一第三資料路徑DP3將供應於該資料輸入/輸出電路101中之資料DIN儲存於該第一記憶胞元C1中。在此操作期間，因為該第一行位址路徑CAP1比該第三資料路徑DP3還短，故該行位址AY與該輸入資料DIN之傳輸時間之間具有一偏差(skew)現象。
此外，在第八個排組BANK8之寫入操作模式中，由該行位址控制電路102所產生之該行位址AY經由該第二行位址路徑CAP2被用以選擇該第一記憶胞元C2，以及接著藉由一第四資料路徑DP4將供應於該資料輸入/輸出電路101中之資料DIN儲存於該第二記憶胞元C2中。在此操作期間，因為該第四資料路徑DP4比該第二行位址路徑CAP3還短，故該行位址AY與該輸入資料DIN之傳輸時間之間具有一偏差(skew)現象。
因此，本發明之實施例係提供一種用以降低寫入操作模式時之偏差現象的位址控制電路以及一種包含該位址控制電路之半導體記憶裝置。
在一實施例中，一位址控制電路可包含：一讀取行位址控制電路，其被建構為在一讀取操作模式之第一叢發(burst)周期期間，從一位址產生一讀取行位址；以及一寫入行位址控制電路，其被建構為在一寫入操作模式之第二叢發周期期間，從該位址產生一寫入行位址。
在另一實施例中，一半導體記憶裝置可包含：一指令位址輸入電路，其包含一接收墊，該接收墊接收一指令以及一位址；一資料輸入/輸出電路，其包含一I/O墊，該I/O墊用以輸入/輸出資料；以及一寫入行位址控制電路，配置於與該資料輸入/輸出電路相同之邊緣區域上，以及被建構為在寫入操作模式之叢發周期期間，用以自該指令位址輸入電路所提供之位址一寫入行位址。
在另一實施例中，一半導體記憶裝置可由下列所構成：一指令位址輸入電路，其包含一接收墊，該接收墊接收一指令以及一位址；一資料輸入/輸出電路，其包含一I/O墊，可從該I/O墊輸入或輸出資料；一讀取行位址控制電路，其被建構在一讀取操作模式之第一叢發周期期間，自該指令位址輸入電路所提供之位址產生一讀取行位址；以及一寫入行位址控制電路，其被建構在一寫入操作模式之第二叢發周期期間，自該指令位址輸入電路所提供之位址產生一寫入行位址。
在此，可藉由參照說明書之其它部分以及隨附圖式來使本發明之本質及優點被進一步了解。
此後，各種實施例將參照隨附圖式(其中顯示某些實施例)而被作更詳細說明。然而，為了說明本發明之實施例，在此僅代表性的揭露特定結構上及功能上的內容。整個圖式說明中，相同元件符號代表相同元件。
在此所使用的用語係僅為了說明特定實施例而非用以侷限實施例。除非本文中明確表示，否則在此所使用的單數形式“一”、“一個”以及“該”也包含複數形式。將被進一步了解的是，在此所使用之用語“包含”、“含有”、“包括”及/或“包含…在內”係詳載所指特徵、整數、步驟、操作、元件及/或構件之存在，但不排除一或多個其它特徵、整數、步驟、操作、元件、構件及/或其群組的存在或附加。
此外，將被了解的是，雖然在此所用之第一、第二等用語係用以說明各種元件，但這些元件並不被這些用語所侷限。這些用語僅用來互相區分元件。例如，一第一元件可被稱為一第二元件，以及同樣地，一第二元件可被稱為一第一元件，其仍不脫離本發明之範圍。在此所使用的用語“及/或”係包含所列相關聯項目之一或多個之任何組合及所有組合。也將可被了解的是，當一元件被“連接”或“耦接”至另一元件時，其可被直接連接或耦接至另一元件或者可表示插入元件。相反地，當一元件被“直接連接”或“直接耦接”至另一元件時，並不存有插入元件。其它用以說明元件間關係的字以相同形式來表示(例如，“在…之間”相對於“直接在…之間”、“相鄰”相對於“直接相鄰”等)。
為了更具體說明實施例，此後將參照隨附圖式詳細說明各種態樣。
第2圖為依照本發明之實施例說明處理一行位址控制操作之半導體記憶裝置之方塊架構圖。
參照第2圖，依照本發明之此實施例，該半導體記憶裝置例示包含一指令位址輸入電路1、一指令解碼器2、一叢發結束信號產生器3、一讀取行位址控制電路4、一資料輸入/輸出電路5、一寫入行位址控制電路6、一第一中繼器(repeater)7、一第二中繼器8以及一行解碼器9。
該指令位址輸入電路1係設在一第一邊緣區域EDGE1上且可由複數接收墊與輸入緩衝器(沒有顯示)所構成。該等接收墊係被建構以接收一外部位址以及一外部指令。輸入緩衝器(沒有顯示)係被建構為藉由輸出一位址A<1：N>以及一指令C<1：M>來緩衝經由該等I/O墊所接收之該外部位址以及該外部指令。在低功耗雙倍資料速度2(LPDDR2)之DRAM中，一外部位址以及一外部指令係被輸入作為單一指令位址信號，其中該單一指令位址信號回應一上升邊緣或者下降邊緣時脈而被分成一位址A<1：N>以及一指令C<1：M>。
該指令解碼器2對該指令C<1：M>解碼以及產生一讀取指令RD_CMD、一寫入指令WT_CMD以及一叢發指令BST_CMD。該讀取指令RD_CMD為一施加至一讀取操作模式之脈衝圖案的信號。該寫入指令WT_CMD為一施加至一寫入操作模式之脈衝圖案的信號。該叢發指令BST_CMD作為一中斷信號，其施加至一用以暫停該讀取操作模式之讀取叢發周期以及該寫入操作模式之寫入叢發周期中之叢發操作的脈衝圖案。該指令解碼器2係設在一第一邊緣區域EDGE1上。
該叢發結束信號產生器3係被建構以產生一讀取叢發結束信號BEND_RD以及一寫入叢發結束信號BEND_WT，其中該等叢發結束信號係依照一模式暫存器組(MRS)所決定之叢發長度而出現在脈衝圖案上，其中該MRS係在初始操作該半導體記憶裝置時被執行。例如，當一叢發長度設為8時，該讀取叢發結束信號BEND_RD之脈衝圖案在輸入該讀取指令RD_CMD之後的三個時脈CLK周期後產生，以及該寫入叢發結束信號BEND_W之脈衝圖案在輸入該寫入指令WT_CMD之後的三個時脈CLK周期後產生。該叢發結束信號產生器3係設在該第一邊緣區域EDGE1上。
現在參照第3圖，該讀取行位址控制電路4可由一第一致能信號產生器40、一第一位址解碼器41以及一第一位址緩衝器42所構成。該第一致能信號產生器40係被建構為回應該讀取指令RD_CMD、該讀取叢發結束信號BEND_RD以及該叢發指令BST_CMD之接收而產生一讀取致能信號RD_EN，其中該讀取致能信號在該讀取操作模式之讀取叢發周期期間被啟動為高位準狀態。該第一位址解碼器41被建構為藉由對該位址A<1：N>解碼以產生一解碼讀取位址RDA<1：K>。該第一位址緩衝器42係被建構為回應該讀取叢發周期期間該讀取致能信號RD_EN而藉由緩衝該解碼讀取位址RDA<1：K>來輸出一讀取行位址RAY<1：K>。該讀取行位址控制電路4係設置在該第一邊緣區域EDGE1。
參照第4圖，該第一致能信號產生器40可由一第一緩衝器401、PMOS P41與NMOS N41電晶體、一第一閂鎖402、一NAND閘ND40、一第二緩衝器403、一切換電路404、一PMOS電晶體P43以及一第二閂鎖405所構成。該第一緩衝器401係例示由PMOS P40與NMOS N40電晶體所構成，其中該等電晶體係操作回應該讀取叢發結束信號BEND_RD以驅動一節點nd40。該PMOS P41與NMOS N41電晶體構成一開關，其被建構為回應該時脈CLK以控制該第一緩衝器401被驅動。該第一閂鎖402保持該節點nd40之信號。該NAND閘ND40作用為一傳輸閘，其被建構為回應一反相時脈CLKB以緩衝並轉移該第一閂鎖402之輸出信號。該第二緩衝器403係例示由PMOS P42與NMOS N42電晶體所形成，其中該等電晶體係被建構為回應該NAND閘ND40之輸出信號以驅動一節點nd41。該切換電路404係例示由NMOS電晶體N43與N44所構成，其中該等電晶體係分別回應該叢發指令BST_CMD與該讀取指令RD_CMD而導通，並且控制該第二緩衝器被驅動。該PMOS電晶體P43作用為一驅動元件，其被建構以提供該節點nd41之電壓。該第二閂鎖405保持該節點nd41之信號並輸出該讀取致能信號RD_EN。
在此第一致能信號產生器40之結構的架構下，若該讀取叢發結束信號BEND_RD或者該叢發指令BST_CMD在低位準狀態，當以高位準脈衝輸入該讀取指令RD-CMD時，該第二緩衝器403之該NMOS電晶體N42以及該切換電路404之NMOS電晶體N43與N44被導通而產生高位準狀態之讀取致能信號RD_EN。在此情況下，當以高位準脈衝輸入該讀取叢發結束信號BEND_RD時，該第二緩衝器403之PMOS電晶體P42被導通而使該讀取致能信號RD_EN不啟動(inactivate)成低位準狀態。之後，回應該叢發指令BST_CMD之高位準脈衝，該PMOS電晶體P43被導通而使得該讀取致能信號RD_EN不啟動(inactivate)為低位準狀態。
參照第5圖，該第一位址緩衝器42係例示由一反相器IV43、一第一緩衝器420以及PMOS P44與NMOS N46電晶體所構成。該反相器IV43緩衝用以產生該讀取行位址RAY<1：K>之該解碼讀取位址RDA<1：K>。該第一緩衝器420係由一PMOS電晶體P43以及一NMOS電晶體N45所構成。該PMOS P44與該NMOS N46電晶體構成一切換元件，其中該切換元件係被建構為回應該讀取致能信號RD_EN以控制該第一緩衝器420被驅動。在此架構下，當該讀取致能信號RD_EN被啟動為高位準狀態時，在該讀取叢發周期期間該第一位址緩衝器42藉由驅動該第一緩衝器420而自該解碼讀取位址RDA<1：K>產生該讀取行位址RAY<1：K>。
該資料輸入/輸出電路5係設置在該第二邊緣區域EDGE2中，並且其例示由複數I/O墊112、資料輸入緩衝器(沒有顯示)以及資料輸出緩衝器(沒有顯示)所構成。該資料輸入緩衝器可被建構以緩衝經由該I/O墊112所輸入之資料。該等資料輸出緩衝器可被建構以緩衝及輸出資料至該等I/O墊112。
現在參照第6圖，該寫入行位址控制電路6可由一第二致能信號產生器60、一第二位址解碼器61以及一第二位址緩衝器62所構成。該第二致能信號產生器60係被建構以產生一寫入致能信號WT_EN，其回應該寫入指令WT_CMD、該寫入叢發結束信號BEND_WT以及該叢發指令BST_CMD之接收而在該寫入操作模式之寫入叢發周期期間被啟動為高位準狀態。該第二位址解碼器61係被建構為藉由對一重複位址Ad<1：N>解碼以產生一解碼寫入位址WDA<1：L>。該第二位址緩衝器62係被建構為回應在該寫入叢發周期期間之該寫入致能信號WT_EN，以藉由緩衝該解碼寫入位址WDA<1：L>來輸出一寫入行位址WAY<1：L>。該寫入行位址控制電路6係設置在該第二邊緣區域EDGE2。
參照第7圖，該第二致能信號產生器60可由一第三緩衝器601、PMOS P61與NMOS N61電晶體、一第三閂鎖602、一NAND閘ND60、一第四緩衝器603、一切換電路604、一PMOS電晶體P63以及一第四閂鎖605所構成。該第三緩衝器601係例示由PMOS P60與NMOS N60電晶體所構成，其中該等電晶體係回應該寫入叢發結束信號BEND_WT而操作驅動一節點nd60。該PMOS P61與NMOS N61電晶體係構成一開關，其被建構為回應該時脈CLK以控制該第三緩衝器601被驅動。該第三閂鎖602操作用以保持該節點nd60之信號。該NAND閘ND60作用為一傳輸閘，其被建構為回應該反相時脈CLKB以緩衝且轉移該第三閂鎖602之輸出信號。該第四緩衝器603係例示由PMOS P62以及NMOS N62電晶體所構成，其中該等電晶體係被建構為回應該NAND閘ND60之輸出信號而驅動一節點nd61。該切換電路604係例示由NMOS電晶體N63與N64所構成，其中該等電晶體係分別回應該叢發指令BST_CMD與該寫入指令WT_CMD而被導通，以及控制該第四緩衝器603被驅動。該PMOS電晶體P63作用為一驅動元件，其被建構以提升該節點nd61之電壓。該第四閂鎖605操作用以保持該節點nd61之信號以及輸出該寫入致能信號WT_EN。
在此第二致能信號產生器60之結構的架構下，若該寫入叢發結束信號BEND_WT或者該叢發指令BST_CMD在低位準狀態，當以高位準脈衝輸入該寫入指令WT_CMD時，該第四緩衝器603之該NMOS電晶體N62以及該切換電路604之NMOS電晶體N63與N64被導通而產生高位準狀態之寫入致能信號WT_EN。在此情況下，當以高位準脈衝輸入該寫入叢發結束信號BEND_WT時，該第四緩衝器603之PMOS電晶體P62被導通而使該寫入致能信號WT_EN不啟動(inactivate)為低位準狀態。之後，回應該叢發指令BST_CMD之高位準脈衝，該PMOS電晶體P63被導通而使得該寫入致能信號WT_EN不啟動(inactivate)為低位準狀態。
參照第8圖，該第二位址緩衝器62係例示由一反相器IV63、一第二緩衝器620以及PMOS P64與NMOS N66電晶體所構成。該反相器IV63操作以緩衝用以產生該寫入行位址WAY<1：L>之該解碼寫入位址WDA<1：L>。該第二緩衝器620係由PMOS電晶體P63以及一NMOS電晶體N65所構成。該PMOS P64與NMOS N66電晶體構成一切換元件，其中該切換元件係被建構為回應該寫入致能信號WT_EN以控制該第二緩衝器620被驅動。在此架構下，當該寫入致能信號WT_EN被啟動為高位準狀態時，在該寫入叢發周期期間該第二位址緩衝器62藉由驅動該第二緩衝器620而自該解碼寫入位址WDA<1：L>產生該寫入行位址WAY<1：L>。
參照第9圖，該第一中繼器7可被組織成包含一第一驅動信號產生器70、一第一驅動器71、一第二驅動信號產生器72以及一第二驅動器73。該第一驅動信號產生器70係例示由一第五閂鎖700、一NAND閘ND70以及一NOR閘NR70所構成。該第五閂鎖700操作以保持一第一位址線AL1之信號。該NAND閘ND70藉由該第一位址線AL1經由該第五閂鎖700所提供之信號以及該讀取致能信號RD_EN經由反相器IV70與IV71所緩衝之信號的反及(not-AND)運算而產生一第一上拉信號PU1。該NOR閘NR70藉由該第一位址線AL1經由該第五閂鎖700所提供之信號以及該讀取致能信號RD_EN經由反相器IV70所反相之信號的反或(not-OR)運算而產生一第一下拉信號PD1。在此，該第一位址線AL1在該讀取操作模式時接收該讀取行位址RAY<1：K>。在該寫入操作模式時，該第一位址線AL1接收已通過該第一中繼器7之該寫入行位址WAY<1：L>。
在此架構下，當該讀取行位址RAY<1：K>在該讀取叢發周期期間(其中該讀取致能信號ED_EN設定為高位準狀態)為高位準狀態時，該第一驅動信號產生器70產生被啟動為低位準狀態之該第一上拉信號PU1，以及被不啟動為低位準狀態之第一下拉信號PD1。當該讀取行位址RAY<1：K>為低位準狀態時，該第一驅動信號產生器70輸出被不啟動為高位準狀態之該第一上拉信號PU1，以及被啟動為高位準狀態之第一下拉信號PD1。
該第一驅動器71係例示由一PMOS電晶體P70以及一NMOS電晶體N70所構成。該PMOS電晶體P70作用為一上拉元件，其被建構為回應該第一上拉信號PU1以提升一節點nd70之電壓。該NMOS電晶體N70作用為一下拉元件，其被建構為回應該第一下拉信號PD1以降低該節點nd70之電壓。在此架構下，該第一驅動器71操作為回應該第一上拉信號PU1(其在該讀取行位址RAY<1：K>為高位準狀態時被啟動為低位準狀態)之接收而藉由導通該PMOS電晶體P70以將該節點nd70之電壓提升至高位準狀態。當該讀取行位址RAY<1：K>為低位準狀態時，該第一驅動器71操作為回應該第一下拉信號PD1(其被啟動為低位準狀態)之接收而藉由導通該NMOS電晶體N70以將該節點nd70之電壓降至低位準狀態。
該第二驅動信號產生器72係例示由一第六閂鎖720、一NAND閘ND71以及一NOR閘NR71所構成。該第六閂鎖720操作為保持一第二位址線AL2之信號。該NAND閘ND71藉由該第二位址線AL2經由該第六閂鎖720所提供之信號以及該寫入致能信號WT_EN經由反相器IV72與IV73所緩衝之信號的反及(not-AND)運算而產生一第二上拉信號PU2。該NOR閘NR71藉由該第二位址線AL2經由該第六閂鎖720所提供之信號以及該寫入致能信號WT_EN經由反相器IV72所反相之信號的反或(not-OR)運算而產生一第二下拉信號PD2。在此，該第二位址AL2在該寫入操作模式時接收該寫入行位址WAY<1：L>。在該讀取操作模式下，該第二位址線AL2接收已通過該第一中繼器7之該讀取行位址RAY<1：K>。
在此架構下，當該寫入行位址WAY<1：L>在該寫入叢發周期期間(其中該寫入致能信號WT_EN被設定為高位準狀態)為高位準狀態時，該第二驅動信號產生器72產生被啟動為低位準狀態之該第二上拉信號PU2以及被不啟動為低位準狀態之該第二下拉信號PD2。當該寫入行位址WAY<1：L>為低位準狀態時，該第二驅動信號產生器72輸出被不啟動為高位準狀態之該第二上拉信號PU2以及被啟動為高位準狀態之該第二下拉信號PD2。
該第二驅動器73係例示由一PMOS電晶體P71以及一NMOS電晶體N71所構成。該PMOS電晶體P71作用為一上拉元件，其被建構為回應該第二上拉信號PU2以提升一節點nd71之電壓。該NMOS電晶體N71作用為一下拉元件，其被建構為回應該第二下拉信號PD2而用以降低該節點nd71之電壓。在此架構下，當該寫入行位址WAY<1：L>為高位準狀態時，該第二驅動器73操作為回應被啟動為低位準狀態之該第二上拉信號PU2的接收而藉由導通該PMOS電晶體P71以將該節點nd71之電壓提升至高位準狀態。當該寫入行位址WAY<1：L>為低位準狀態時，該第二驅動器73操作為回應被啟動為低位準狀態之該第二下拉信號PD2的接收而藉由導通該NMOS電晶體N71以將該節點nd71之電壓降至低位準狀態。
參照第10圖，該第二中繼器8可被組織為包含一第三驅動信號產生器80以及一第三驅動器81。
該第三驅動信號產生器80係例示由一第七閂鎖800、一NAND閘ND80以及一NOR閘NR80所構成。該第七閂鎖800操作為保持從該指令位址輸入電路1所提供之該位址A<1：N>。該NAND閘ND80藉由該位址A<1：N>以及該寫入致能信號WT_EN經由反相器IV80與VI81所緩衝之信號的反及運算而產生一第三上拉信號PU3。該NOR閘NR80藉由該位址A<1：N>以及該寫入致能信號WT_EN經由反相器IV80所緩衝之信號的反或運算而產生一第三下拉信號PD3。在此架構下，當該位址A<1：N>在該寫入叢發周期期間(其中該寫入致能信號WT_EN設定為高位準狀態)為高位準狀態時，該第三驅動信號產生器80產生被啟動為低位準狀態之該第三上拉信號PU3以及被不啟動為低位準狀態之第三下拉信號PD3。當該位址A<1：N>為低位準狀態時，該第三驅動信號產生器80輸出被不啟動為高位準狀態之該第三上拉信號PU3以及被啟動為高位準狀態之第一下拉信號PD3。
該第三驅動器81係例示由一PMOS電晶體P80以及一NMOS電晶體N80所構成。該PMOS電晶體P80作用為一上拉元件，其被建構為回應該第三上拉信號PU3以提升一節點nd80之電壓。該NMOS電晶體N80作用為一下拉元件，其被建構為回應該第三下拉信號PD3而降低該節點nd80之電壓，其中自該節點輸出該重複位址Ad<1：N>。在此架構下，當該位址Ad<1：N>為高位準狀態時，該第三驅動器81操作為回應該第三上拉信號PU3(其被啟動為低位準狀態)之接收而藉由導通該PMOS電晶體P80以將該重複位址Ad<1：N>之電壓位準提升至一高位準狀態。當該位址Ad<1：N>為低位準狀態時，該第三驅動器81操作為回應該第三下拉信號PD3(其被啟動為低位準狀態)之接收而藉由導通該NMOS電晶體N80以將該重複位址Ad<1：N>之電壓位準降低至一低位準狀態。
該行解碼器9可由第一至第四解碼器90~93所構成。該第一解碼器90係連接至該第一位址線AL1，以及被建構以藉由在該讀取操作模式時接收該讀取行位址RAY<1：K>以及藉由在該寫入操作模式時接收該寫入行位址WAY<1：L>(其已通過該第一中繼器7)，用以產生一用以選擇該第一排組BANK1或者該第五排組BANK5之記憶胞元的輸出致能信號。該第二解碼器91係連接至該第一位址線AL1，以及被建構以藉由在該讀取操作模式時接收該讀取行位址RAY<1：K>以及藉由在該寫入操作模式時接收該寫入行位址WAY<1：L>(其已通過該第一中繼器7)，用以產生一用以選擇該第二排組BANK2或者該第六排組BANK6之記憶胞元的輸出致能信號。該第三解碼器92係連接至該第二位址線AL2，以及被建構以藉由在該寫入操作模式時接收該寫入行位址WAY<1：L>以及藉由在該讀取操作模式時接收該讀取行位址RAY<1：K>(其已通過該第一中繼器7)，用以產生一用以選擇該第三排組BANK3或者該第七排組BANK7之記憶胞元的輸出致能信號。該第四解碼器93係連接至該第二位址線AL2，以及被建構以藉由在該寫入操作模式時接收該寫入行位址WAY<1：L>以及藉由在該讀取操作模式時接收該讀取行位址RAY<1：K>(其已通過該第一中繼器7)，用以產生一用以選擇該第四排組BANK4或者該第八排組BANK8之記憶胞元的輸出致能信號。
現在以下參照第11圖將說明第2圖中所示之半導體記憶裝置之行位址控制操作，同時假設該叢發長度設為8。
首先，當在時間t2時輸入高位準脈衝之該讀取指令RD_CMD時，該第一致能信號產生器40將該讀取致能信號RD_EN啟動至高位準狀態。
接著，依照該叢發長度設為8，該叢發發送信號產生器3在時間t5時輸出該讀取叢發結束信號BEND_RD之高位準脈衝，其中該時間t5為從該讀取指令RD_CMD之高位準脈衝之輸入開始的三個該時脈CLK周期後的時間。
接著，接收該讀取叢發結束信號BEND_RD之高位準脈衝的該第一致能信號產生器40將該讀取致能信號RD_EN不啟動(inactivates)至低位準狀態，其與時間t5以後半個時脈CLK周期之後的該反相時脈CLKB(沒有顯示)之上升邊緣同步。
自時間t2至時間t5以後的半個時脈周期，亦即，該讀取叢發周期期間，該讀取致能信號RD_EN維持在高位準主動狀態，其中在t2時輸入該讀取指令RD_CMD之高位準脈衝。因此，在該讀取叢發周期期間，該第一位址緩衝器42藉由緩衝該解碼讀取位址RDA<1：K>而輸出該讀取行位址RAY<1：K>，其中該解碼讀取位址係藉由對該位址A<1：N>解碼而產生。
之後，當在時間t6輸入高位準脈衝之該寫入指令WT_CMD時，該第二致能信號產生器60將該寫入致能信號WT_EN啟動至高位準狀態。
接著，依照該叢發長度為8，該叢發發送信號產生器3在時間t9時輸出該寫入叢發結束信號BEND_WT之高位準脈衝，其中該時間t9係從該寫入指令WT_CMD之高位準脈衝之輸入開始的三個該時脈CLK周期後的時間。
接著，接收該寫入叢發結束信號BEND_WT之高位準脈衝的該第二致能信號產生器60將該寫入致能信號WT_EN不啟動(inactivate)至低位準狀態，其與時間t6以後半個時脈CLK周期之後的該反相時脈CLKB之上升邊緣同步。
自時間t6至時間t9以後的半個時脈周期為止，亦即在該寫入叢發周期期間，保持該寫入致能信號WT_EN為高位準主動狀態，其中在t6時輸入該寫入指令WT_CMD之高位準脈衝。因此，在該寫入叢發周期期間，該第二位址緩衝器62藉由緩衝該解碼寫入位址WDA<1：L>而輸出該寫入行位址WAY<1：L>，其中該解碼寫入位址係藉由對該位址A<1：N>解碼而產生。
在該寫入操作模式期間所輸出之該寫入行位址WAY<1：L>藉由該第二位址線AL2而被施加至該第三解碼器92以及該第四解碼器93中，或者在通過該第一中繼器7後藉由該第一位址線AL1而被施加至該第一解碼器90以及該第二解碼器91中。
如上所述，因為該寫入行位址控制電路6以及該資料輸入/輸出電路5係一同設置在該第二邊緣區域EDGE2上，故依照此實施例之該半導體記憶裝置在該寫入操作模式期間可以相同方式操作該行位址路徑以及該資料路徑，其中經由該行位址路徑轉移該寫入行位址WAY<1：L>且經由該資料路徑轉移來自該資料輸入/輸出電路5之資料。因此，其可有效降低因寫入行位址WAY<1：L>與自該資料輸入/輸出電路5所轉移的資料之傳送時間間的差異所造成之偏差現象。
前述係例示說明實施例並且其不被理解為限制。雖然已說明某些實施例，但所屬技術領域中熟悉該項技術者將可立即察知實施例有許多修改均為可行而仍實質上不脫離新穎教示及優點。因此，所有此等實施例均包含於申請專利範圍中所定義之本發明範圍內。
100．．．指令位址輸入電路
101．．．資料輸入/輸出電路
BANK1．．．第一排組
BANK2．．．第二排組
BANK3．．．第三排組
BANK4．．．第四排組
BANK5．．．第五排組
BANK6．．．第六排組
BANK7．．．第七排組
BANK8．．．第八排組
102．．．行位址控制電路
112．．．I/O墊
AY．．．行位址
C1．．．第一記憶胞
CAP1．．．第一行位址路徑
DP1．．．第一資料路徑
C2．．．第二記憶胞
CAP2．．．第二行位址路徑
DP2．．．第二資料路徑
DP3．．．第三資料路徑
DIN．．．輸入資料
DP4．．．第四資料路徑
CAP3．．．第二行位址路徑
1．．．指令位址輸入電路
2．．．指令解碼器
3．．．叢發結束信號產生器
4．．．讀取行位址控制電路
5．．．資料輸入/輸出電路
6．．．寫入行位址控制電路
7．．．第一中繼器
8．．．第二中繼器
9．．．行解碼器
EDGE1．．．第一邊緣區域
EDGE2．．．第二邊緣區域
A<1:N>．．．位址
C<1:M>．．．指令
RD_CMD．．．讀取指令
WT_CMD．．．寫入指令
BST_CMD．．．叢發指令
BEND_RD．．．讀取叢發結束信號
BEND_WT．．．寫入叢發結束信號
CLK．．．時脈
40．．．第一致能信號產生器
41．．．第一位址解碼器
42．．．第一位址緩衝器
RD_EN．．．讀取致能信號
RDA<1:K>．．．解碼讀取位址
RAY<1:K>．．．讀取行位址
401、420．．．第一緩衝器
P41~P43、P61~P64、P70~P71、P80．．．PMOS電晶體
N41、N61~N66、N70~N71、N80．．．NMOS電晶體
402．．．第一閂鎖
403．．．第二緩衝器
ND40、ND60、ND70~71、ND80．．．NAND閘
NR70~71、NR80．．．NOR閘
404．．．切換電路
405．．．第二閂鎖
nd40、nd70~nd71、nd80．．．節點
IV43、IV63、IV70~IV73、IV80~IV81．．．反相器
60．．．第二致能信號產生器
61．．．第二位址解碼器
62．．．第二位址緩衝器
WDA<1:L>．．．解碼寫入位址
Ad<1:N>．．．重複位址
601．．．第三緩衝器
602．．．第三閂鎖
603．．．第四緩衝器
604．．．切換電路
605．．．第四閂鎖
620．．．第二緩衝器
70．．．第一驅動信號產生器
71．．．第一驅動器
72．．．第二驅動信號產生器
73．．．第二驅動器
700．．．第五閂鎖
AL1．．．第一位址線
PU1．．．第一上拉信號
PD1．．．第一下拉信號
720．．．第六閂鎖
AL2．．．第二位址線
PU2．．．第二上拉信號
PD2．．．第二下拉信號
80．．．第三驅動信號產生器
81．．．第三驅動器
800．．．第七閂鎖
PU3．．．第三上拉信號
PD3．．．第三下拉信號
90．．．第一解碼器
91．．．第二解碼器
92．．．第三解碼器
93．．．第四解碼器
本發明上述及其它態樣、特徵與其它優點將藉由下列詳細說明以及隨附圖式而被更清楚了解。
第1圖為具有一般行位址控制電路之半導體記憶裝置之示意圖；
第2圖為依照本發明之實施例說明處理一行位址控制操作之半導體記憶裝置之方塊圖；
第3圖為說明包含於第2圖中所示之半導體記憶裝置中之讀取行位址控制電路之方塊圖；
第4圖為說明包含於第3圖中所示之讀取行位址控制電路中之第一致能信號產生器之等效電路圖；
第5圖為說明包含於第3圖中所示之讀取行位址控制電路中之第一位址緩衝器之等效電路圖；
第6圖為說明包含於第2圖中所示之半導體記憶裝置中之寫入行位址控制電路之方塊圖；
第7圖為說明包含於第6圖中所示之寫入行位址控制電路中之第二致能信號產生器之等效電路圖；
第8圖為說明包含於第6圖中所示之寫入行位址控制電路中之第二位址緩衝器之等效電路圖；
第9圖為說明包含於第2圖中所示之半導體記憶裝置中之第一中繼器之等效電路圖；
第10圖為說明包含於第2圖中所示之半導體記憶裝置中之第二中繼器之等效電路圖；以及
第11圖為說明第2圖中所示之半導體記憶裝置之行位址控制操作之時序圖。
BANK1．．．第一排組
BANK2．．．第二排組
BANK3．．．第三排組
BANK4．．．第四排組
BANK5．．．第五排組
BANK6．．．第六排組
BANK7．．．第七排組
BANK8．．．第八排組
1．．．指令位址輸入電路
2．．．指令解碼器
3．．．叢發結束信號產生器
4．．．讀取行位址控制電路
5．．．資料輸入/輸出電路
6．．．寫入行位址控制電路
7．．．第一中繼器
8．．．第二中繼器
9．．．行解碼器
EDGE1．．．第一邊緣區域
EDGE2．．．第二邊緣區域
A<1:N>．．．位址
C<1:M>．．．指令
RD_CMD．．．讀取指令
WT_CMD．．．寫入指令
BST_CMD．．．叢發指令
BEND_RD．．．讀取叢發結束信號
BEND_WT．．．寫入叢發結束信號
RAY<1:K>．．．讀取行位址
Ad<1:N>．．．重複位址
700．．．第五閂鎖
AL1．．．第一位址線
AL2．．．第二位址線
90．．．第一解碼器
91．．．第二解碼器
92．．．第三解碼器
93．．．第四解碼器

Claims (33)

  1. 一種位址控制電路，包含：一讀取行位址控制電路，其被建構為在一讀取操作模式之第一叢發周期期間，從一位址產生一讀取行位址；以及一寫入行位址控制電路，其被建構為在一寫入操作模式之第二叢發周期期間，從該位址產生一寫入行位址，其中該讀取行位址控制電路包含：一第一致能信號產生器，其被建構以在該第一叢發周期期間產生一讀取致能信號；一第一位址解碼器，其被建構為藉由對該位址解碼來產生一解碼位址信號；以及一第一位址緩衝器，其被建構為回應該讀取致能信號以藉由緩衝該解碼位址信號來輸出該讀取行位址。
  2. 如申請專利範圍第1項之位址控制電路，其中該第一致能信號產生器係被建構以產生該讀取致能信號，其回應一讀取指令而被啟動以及被建構為回應一叢發結束信號或者一叢發指令而不被啟動。
  3. 如申請專利範圍第2項之位址控制電路，其中該第一致能信號產生器包含：一第一緩衝器，其被建構為回應一時脈而緩衝該叢發結束信號；一第一閂鎖，其被建構為將該第一緩衝器之輸出信 號閂鎖住；一傳輸元件，其被建構為用以轉移該第一閂鎖之輸出信號；一第二緩衝器，其被建構為用以緩衝該傳輸元件之輸出信號；一切換電路，其被建構為回應該叢發指令以及該讀取指令以控制該第二緩衝器被驅動；一驅動元件，其被建構為回應該叢發指令而用以驅動該第二緩衝器之輸出節點；以及一第二閂鎖，其被建構為閂鎖該第二緩衝器之輸出節點以產生該讀取致能信號。
  4. 如申請專利範圍第1項之位址控制電路，其中該第一位址緩衝器包含：一緩衝電路，其被建構為用以緩衝該解碼位址信號；以及一切換元件，其被建構為回應該讀取致能信號以控制該緩衝電路被驅動。
  5. 如申請專利範圍第1項之位址控制電路，其中該寫入行位址控制電路包含：一第二致能信號產生器，其被建構為在該第二叢發周期期間用以產生一寫入致能信號；一第二位址解碼器，其被建構為藉由對該位址解碼來產生一解碼位址信號；以及 一第二位址緩衝器，其被建構為回應該寫入致能信號而藉由緩衝該解碼位址信號來輸出該寫入行位址。
  6. 如申請專利範圍第5項之位址控制電路，其中該第二致能信號產生器被建構為產生該寫入致能信號，其回應一寫入指令而被啟動以及回應一叢發結束信號或者一叢發指令而不被啟動。
  7. 如申請專利範圍第6項之位址控制電路，其中該第二致能信號產生器包含：一第一緩衝器，其被建構為回應一時脈而緩衝該叢發結束信號；一第一閂鎖，其被建構為將該第一緩衝器之輸出信號閂鎖住；一傳輸元件，其被建構為用以轉移該第一閂鎖之輸出信號；一第二緩衝器，其被建構為用以緩衝該傳輸元件之輸出信號；一切換電路，其被建構為回應該叢發指令以及該寫入指令以控制該第二緩衝器被驅動；一驅動元件，其被建構為回應該叢發指令而用以驅動該第二緩衝器之輸出節點；以及一第二閂鎖，其被建構為閂鎖該第二緩衝器之輸出節點以產生該寫入致能信號。
  8. 如申請專利範圍第5項之位址控制電路，其中該第二位 址緩衝器包含：一緩衝電路，其被建構為用以緩衝該解碼位址信號；以及一切換元件，其被建構為回應該寫入致能信號以控制該緩衝電路被驅動。
  9. 一種半導體記憶裝置，包含：一指令位址輸入電路，其包含一配置於一第一邊緣之接收墊，該接收墊接收一指令以及一位址；一資料輸入/輸出電路，其包含一配置於一第二邊緣之I/O墊，該I/O墊用以輸入或輸出資料；以及一寫入行位址控制電路，配置於該第二邊緣上以及被建構為在寫入操作模式之叢發周期期間，用以自該指令位址輸入電路所提供之位址輸出一寫入行位址，其中該寫入行位址控制電路包含：一致能信號產生器，其被建構為在該叢發周期期間用以產生一寫入致能信號；一位址解碼器，其被建構為藉由對該位址解碼來產生一解碼位址信號；以及一位址緩衝器，其被建構為回應該寫入致能信號而藉由緩衝該解碼位址信號來輸出該寫入行位址。
  10. 如申請專利範圍第9項之半導體記憶裝置，其中該指令位址輸入電路以及該資料輸入/輸出電路係配置在不同的邊緣區域。
  11. 如申請專利範圍第9項之半導體記憶裝置，其中該致能信號產生器係被建構為回應一寫入指令而在啟動時用以產生該寫入致能信號，以及該致能信號產生器係被建構為回應一叢發結束信號或者一叢發指令而不被啟動。
  12. 如申請專利範圍第11項之半導體記憶裝置，其中該致能信號產生器包含：一第一緩衝器，其被建構為回應一時脈以緩衝該叢發結束信號；一第一閂鎖，其被建構以將該第一緩衝器之輸出信號閂鎖住；一傳輸元件，其被建構以轉移該第一閂鎖之輸出信號；一第二緩衝器，其被建構以緩衝該傳輸元件之輸出信號；一切換電路，其被建構為回應該叢發指令以及該寫入指令以控制該第二緩衝器被驅動；一驅動元件，其被建構為回應該叢發指令以驅動該第二緩衝器之輸出節點；以及一第二閂鎖，其被建構以閂鎖該第二緩衝器之輸出節點，用以產生該寫入致能信號。
  13. 如申請專利範圍第9項之半導體記憶裝置，其中該位址緩衝器包含：一緩衝電路，其被建構以緩衝該解碼位址信號；以 及一切換元件，其被建構為回應該寫入致能信號以控制該緩衝電路被驅動。
  14. 如申請專利範圍第9項之半導體記憶裝置，其中更包含：一中繼器，其被建構以轉移一重複位址至該寫入行位址控制電路，其中該重複位址係藉由重複輸入至該指令位址輸入電路之位址而產生。
  15. 如申請專利範圍第14項之半導體記憶裝置，其中該中繼器包含：一驅動信號產生器，其被建構為回應該位址以及一寫入致能信號以產生一上拉信號以及一下拉信號；以及一驅動器，其被建構為回應該上拉信號以及該下拉信號以驅動該重複位址。
  16. 如申請專利範圍第15項之半導體記憶裝置，其中該驅動信號產生器係被建構以產生該上拉信號，其中該上拉信號在該位址信號以及該寫入致能信號均被啟動時而啟動，以及被建構以產生該下拉信號，其中該下拉信號在該位址信號以及該寫入致能信號均不被啟動時而啟動。
  17. 一種半導體記憶裝置，包含：一指令位址輸入電路，其包含一接收墊，該接收墊接收一指令以及一位址；一資料輸入/輸出電路，其包含一I/O墊，可從該I/O墊輸入或輸出資料； 一讀取行位址控制電路，其被建構在一讀取操作模式之第一叢發周期期間，自該指令位址輸入電路所供應之位址產生一讀取行位址；以及一寫入行位址控制電路，其被建構在一寫入操作模式之第二叢發周期期間，自該指令位址輸入電路所供應之該位址產生一寫入行位址，其中該讀取行位址控制電路包含：一第一致能信號產生器，其被建構為在該第一叢發周期期間用以產生一讀取致能信號；一第一位址解碼器，其被建構為藉由對該位址解碼以產生一解碼位址信號；以及一第一位址緩衝器，其被建構為回應該讀取致能信號以藉由緩衝該解碼位址信號來輸出該讀取行位址。
  18. 如申請專利範圍第17項之半導體記憶裝置，其中該指令位址輸入電路以及該讀取行位址控制電路係配置在一第一邊緣區域上，同時該資料輸入/輸出電路以及該寫入行位址控制電路係配置在一第二邊緣區域上。
  19. 如申請專利範圍第17項之半導體記憶裝置，其中更包含：一中繼器，其連接於接收該讀取行位址之第一位址線以及接收該寫入行位址之第二位址線之間。
  20. 如申請專利範圍第19項之半導體記憶裝置，其中該中繼器係被建構在該讀取操作模式期間重複並轉移該讀取行位址至該第二位址線，其中該讀取行位址係透過該第 一位址線來轉移，以及被建構在該寫入操作模式期間重複並轉移該寫入行位址至該第一位址線，其中該寫入行位址係透過該第二位址來轉移。
  21. 如申請專利範圍第20項之半導體記憶裝置，其中該第一位址線係連接至一第一行解碼器，其中該第一行解碼器被建構以對該第一位址線之信號解碼，用以選擇一第一排組之記憶胞元，以及該第二位址線係連接至一第二行解碼器，其中該第二行解碼器係被建構以對該第二位址線之信號解碼，用以選擇一第二排組之記憶胞元。
  22. 如申請專利範圍第20項之半導體記憶裝置，其中該中繼器包含：一第一驅動信號產生器，其被建構為回應該讀取致能信號以及透過該第一位址線所轉移之該讀取行位址，用以產生一第一上拉信號以及一第一下拉信號；一第一驅動器，其被建構為回應該第一上拉信號以及該第一下拉信號，用以驅動該第二位址線；一第二驅動信號產生器，其被建構為回應該寫入致能信號以及透過該第二位址線所轉移之該寫入行位址，用以產生一第二上拉信號以及一第二下拉信號；以及一第二驅動器，其被建構為回應該第二上拉信號以及該第二下拉信號，用以驅動該第一位址線。
  23. 如申請專利範圍第22項之半導體記憶裝置，其中該第一驅動信號產生器係被建構以產生該第一上拉信號，其 中該第一上拉信號在該讀取行位址以及該讀取致能信號均被啟動時而啟動，以及該第一驅動信號產生器係被建構以產生該第一下拉信號，其中該第一下拉信號在該讀取行位址或者該讀取致能信號不被啟動時而啟動。
  24. 如申請專利範圍第22項之半導體記憶裝置，其中該第二驅動信號產生器係被建構以產生該第二上拉信號，其中該第二上拉信號在該寫入行位址以及該寫入致能信號均被啟動時而啟動，以及被建構以產生該第二下拉信號，其中該第二下拉信號在該寫入行位址或者該寫入致能信號不被啟動時而啟動。
  25. 如申請專利範圍第17項之半導體記憶裝置，其中更包含：一中繼器，其被建構以將一藉由重複來自該指令位址輸入電路所供應之位址所產生之重複位址，轉移至該寫入行位址控制電路。
  26. 如申請專利範圍第25項之半導體記憶裝置，其中該中繼器包含：一驅動信號產生器，其被建構為回應該位址以及該寫入致能信號，用以產生一上拉信號以及一下拉信號；以及一驅動器，其被建構為回應該上拉信號以及該下拉信號，用以驅動該重複位址。
  27. 如申請專利範圍第26項之半導體記憶裝置，其中該驅動信號產生器係被建構以產生該上拉信號，其中該上拉 信號在該位址以及該寫入致能信號均被啟動時而啟動，以及被建構以產生該下拉信號，其中該下拉信號在該位址或該寫入致能信號不被啟動時而啟動。
  28. 如申請專利範圍第17項之半導體記憶裝置，其中更包含：一指令解碼器，其被建構為藉由對一自該指令位址輸入電路所供應之指令解碼，用以產生一讀取指令、一寫入指令以及一叢發指令；以及一叢發結束信號產生器，其被建構以輸出第一及第二叢發結束信號，其中該等第一及第二叢發信號具有回應一預定叢發長度所產生之脈衝。
  29. 如申請專利範圍第17項之半導體記憶裝置，其中該第一致能信號產生器係被建構為回應一讀取指令而在啟動時用以產生該讀取致能信號，以及該致能信號產生器係被建構為回應一叢發結束信號或者一叢發指令而不被啟動。
  30. 如申請專利範圍第17項之半導體記憶裝置，其中該第一位址緩衝器包含：一緩衝電路，其被建構以緩衝該解碼位址信號；以及一切換元件，其被建構為回應該讀取致能信號以控制該緩衝電路被驅動。
  31. 如申請專利範圍第17項之半導體記憶裝置，其中該寫 入行位址控制電路包含：一第二致能信號產生器，其被建構為在該第二叢發周期期間用以產生一寫入致能信號；一第二位址解碼器，其被建構為藉由對該位址解碼以產生一解碼位址信號；以及一第二位址緩衝器，其被建構為回應該寫入致能信號以藉由緩衝該解碼位址信號來輸出該寫入行位址。
  32. 如申請專利範圍第31項之半導體記憶裝置，其中該第二致能信號產生器係被建構為回應一讀取指令而在啟動時產生該讀取致能信號，以及該致能信號產生器係被建構為回應一叢發結束信號或者一叢發指令而不被啟動。
  33. 如申請專利範圍第31項之半導體記憶裝置，其中該第二位址緩衝器包含：一緩衝電路，其被建構以緩衝該解碼位址信號；以及一切換元件，其被建構為回應該寫入致能信號以控制該緩衝電路被驅動。
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