JP2014164776A - 半導体装置及びその制御方法 - Google Patents

Abstract

【課題】ライトデータがシリアルに入力される半導体装置において長距離配線の充放電による消費電流を削減する。
【解決手段】ストローブ信号ＤＱＳＢ２に基づいてストローブ信号ＤＱＳＢＤを生成し、ストローブ信号ＤＱＳＢＤに同期して順次活性化するストローブ信号ＤＱＳＢＤ０〜ＤＱＳＢＤ３を生成する。ストローブ信号ＤＱＳＢ２に同期してシリアルに供給されるライトデータＤＱｊを、ストローブ信号ＤＱＳＢＤ０〜ＤＱＳＢＤ３に同期してパラレルに変換し、パラレルに変換されたライトデータＤＱＲ０〜ＤＱＲ３をメモリセルアレイに転送する。本発明によれば、シリアルパラレル変換用のクロック信号をコマンドアドレス系の周辺回路からデータ系の周辺回路に供給する必要がない。これにより、長距離配線の充放電による消費電流を削減することが可能となる。
【選択図】図１４

Description

本発明は半導体装置及びその制御方法に関し、特に、シリアルに供給される複数のライトデータをメモリセルアレイにパラレルに書き込むデータ入力回路を備えた半導体装置及びその制御方法に関する。

代表的な半導体記憶装置の一つであるＤＲＡＭ（Dynamic Random Access Memory）は、メモリコントローラとの間で高速なデータ転送を正確に実行すべく、ＤＬＬ（Delay Locked Loop）回路を備えていることが一般的である。ＤＬＬ回路は、メモリコントローラから供給される外部クロック信号に対して位相制御された内部クロック信号を生成する回路であり、位相制御された内部クロック信号に同期してリードデータの出力を行うことによって、高速なデータ転送を正確に実行することが可能となる。

しかしながら、ＤＬＬ回路は消費電力が比較的大きい回路ブロックであることから、モバイル用途など特に低消費電力が求められるＤＲＡＭにおいては、ＤＬＬ回路が備えられないことがある。この種のＤＲＡＭにおいては、位相制御されていない内部クロック信号を用いてパラレルシリアル変換されたリードデータが、位相制御されることなく外部に出力される。ライト動作時においても、データストローブ信号に同期して入力されたライトデータが、位相制御されていない内部クロック信号を用いてシリアルパラレル変換される（特許文献１参照）。

また、モバイル用のＤＲＡＭなどでは、外部端子が半導体チップの２つのエッジに沿って配列されるエッジパッド型のレイアウトが採用されることがある。この場合、コマンドアドレス系のパッドについては一方のエッジに沿って配列され、データ系のパッドについては他方のエッジに沿って配列される（特許文献２参照）。

特開２０１１−１０８３００号公報 特開２０１１−１０８３５２号公報

しかしながら、エッジパッド型のレイアウトを有する半導体装置では、コマンドアドレス系の周辺回路とデータ系の周辺回路が離れて配置されることから、これらの間を接続する信号配線の配線距離が非常に長くなる。このため、当該信号配線には比較的大きな寄生容量が生じることから充放電電流が大きく、消費電流を増加させるという問題があった。

本発明の一側面による半導体装置は、メモリセルアレイと、第１のストローブ信号に基づいて第２のストローブ信号を生成する第１の回路と、前記第２のストローブ信号に同期して順次活性化する複数の第３のストローブ信号を生成する第２の回路と、前記第１のストローブ信号に同期してシリアルに供給される複数のライトデータを、前記複数の第３のストローブ信号に同期してパラレルに変換する第３の回路と、パラレルに変換された前記複数のライトデータを前記メモリセルアレイに転送する第４の回路と、を備えることを特徴とする。

本発明の他の側面による半導体装置は、半導体チップの第１のエッジに沿って配列され、少なくともコマンド端子を含む複数の第１の外部端子と、前記半導体チップの前記第１のエッジと対向する第２のエッジに沿って配列され、少なくともデータ端子及びストローブ端子を含む複数の第２の外部端子と、前記複数の第１の外部端子と前記複数の第２の外部端子との間に配置されたメモリセルアレイと、前記コマンド端子を介して入力されるコマンド信号がライト動作を示したことに応答して、イネーブル信号を活性化させるコマンドデコーダと、前記イネーブル信号の活性化に応答して、前記ストローブ端子を介して入力される外部ストローブ信号に基づいて順次活性化する複数の内部ストローブ信号を生成する制御信号生成回路と、前記データ端子を介してシリアルに入力される複数のライトデータを、前記複数の内部ストローブ信号に同期してパラレルに変換するシリアルパラレル変換回路と、パラレルに変換された前記複数のライトデータを前記メモリセルアレイに転送する転送回路と、を備えることを特徴とする。

本発明による半導体装置の制御方法は、第１のストローブ信号に基づいて第２のストローブ信号を生成し、前記第２のストローブ信号に同期して順次活性化する複数の第３のストローブ信号を生成し、前記第１のストローブ信号に同期してシリアルに供給される複数のライトデータを、前記複数の第３のストローブ信号に同期してパラレルに変換し、パラレルに変換された前記複数のライトデータをメモリセルアレイに転送することを特徴とする。

本発明によれば、順次活性化する複数のストローブ信号に同期してシリアルなライトデータをパラレルに変換していることから、シリアルパラレル変換用のクロック信号をコマンドアドレス系の周辺回路からデータ系の周辺回路に供給する必要がない。これにより、長距離配線の充放電による消費電流を削減することが可能となる。

本発明の好ましい実施形態による半導体装置１０のレイアウトを説明するための略平面図である。 半導体装置１０の回路構成を示すブロック図である。 イネーブル信号ＷＥＢ及びタイミング信号ＷＥ１の配線経路を説明するための図である。 コマンドデコーダ２２の主要部を示す回路図である。 クロック生成回路２３の回路図である。 データ入力回路３２の一部及びストローブ制御回路３３の一部を示すブロック図である。 ストローブ入力回路５０の回路図である。 制御信号生成回路６０の回路図である。 制御信号生成回路７０の回路図である。 データ入力回路３２の回路図である。 データラッチ回路８０の回路である。 シリアルパラレル変換回路９０Ｒの回路図である。 転送回路１００Ｒの回路図である。 半導体装置１０の動作を説明するための動作波形図であり、ライトコマンドが１回発行された場合の動作を示している。 半導体装置１０の動作を説明するための動作波形図であり、ライトコマンドが２回連続して発行された場合の動作を示している。 本発明者が発明に至る過程で考えたプロトタイプによるシリアルパラレル変換回路９０Ｘの回路図である。 シリアルパラレル変換回路９０Ｘを用いた場合に必要となるライトレベリング回路１１０の回路図である。 制御信号生成回路７０Ａの回路図である。 制御信号生成回路７０Ｂの回路図である。

以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。

図１は、本発明の好ましい実施形態による半導体装置１０のレイアウトを説明するための略平面図である。また、図２は、半導体装置１０の回路構成を示すブロック図である。

図１に示すように、本実施形態による半導体装置１０は１つのシリコンチップＣＰに集積されている。シリコンチップＣＰの主面は四角形であり、互いに平行な第１及び第２の辺Ｌ１，Ｌ２と、これらの辺Ｌ１，Ｌ２と直交し互いに平行な第３及び第４の辺Ｌ３，Ｌ４とを有している。本実施形態による半導体装置１０は、第１の辺Ｌ１に沿って設けられた第１の周辺回路領域Ｐ１と、第２の辺Ｌ２に沿って設けられた第２の周辺回路領域Ｐ２とを有している。メモリセルアレイＭＡは、第１の周辺回路領域Ｐ１と第２の周辺回路領域Ｐ２との間に配置されている。

第１の周辺回路領域Ｐ１は、図２に示すコマンドアドレス系の複数の外部端子２４及びこれに関連するアクセス制御回路２０が配置される領域である。外部端子２４としては、外部クロック信号ＣＫ＿ｔ，ＣＫ＿ｃが入力されるクロック端子、コマンドアドレス信号ＣＡ０〜ＣＡ９が入力されるコマンドアドレス端子、チップセレクト信号ＣＳが入力されるチップセレクト端子、クロックイネーブル信号ＣＫＥが入力されるクロックイネーブル端子などが含まれる。また、アクセス制御回路２０には、アドレスラッチ回路２１、コマンドデコーダ２２、クロック生成回路２３などが含まれる。

第２の周辺回路領域Ｐ２は、図２に示すデータ系の複数の外部端子３４及びこれに関連するデータ制御回路３０が配置される領域である。外部端子３４としては、リードデータの出力及びライトデータの入力を行うデータ端子ＤＱ０〜ＤＱ３１、ストローブ信号ＤＱＳ０ｔ〜３ｔ，ＤＱＳ０ｃ〜３ｃの入出力を行うストローブ端子などが含まれる。また、データ制御回路３０には、データ出力回路３１、データ入力回路３２、ストローブ制御回路３３などが含まれる。

アクセス制御回路２０は、メモリセルアレイＭＡに対するアクセス動作を制御する回路である。例えば、外部端子２４を介して外部から入力されたアドレス信号は、アドレスラッチ回路２１にラッチされ、図１に示すロウデコーダＸＤＥＣ又はカラムデコーダＹＤＥＣに供給される。これにより、メモリセルアレイＭＡに含まれるアクセス対象のメモリセルが特定される。また、外部端子２４を介して外部から入力されたコマンド信号は、コマンドデコーダ２２によってデコードされ、これにより各種内部信号が生成される。例えば、コマンド信号がリード動作を示している場合には、ロウデコーダＸＤＥＣ及びカラムデコーダＹＤＥＣによって特定されたメモリセルから読み出されたリードデータがメインアンプＡＭＰによって増幅され、データ出力回路３１に転送される。これにより、読み出されたリードデータが外部端子３４を介して外部に出力される。また、コマンド信号がライト動作を示している場合には、外部端子３４を介して外部から入力されたライトデータがデータ入力回路３２に供給され、メインアンプＡＭＰに転送される。これにより、ロウデコーダＸＤＥＣ及びカラムデコーダＹＤＥＣによって特定されたメモリセルにライトデータが書き込まれる。

図１に示すように、第１の周辺回路領域Ｐ１と第２の周辺回路領域Ｐ２は、シリコンチップＣＰの互いに対向するエッジに沿って配置されているため、アクセス制御回路２０とデータ制御回路３０とを接続する信号配線の配線距離が非常に長くなる。図３は、この問題を説明するための図であり、コマンドデコーダ２２から出力されるイネーブル信号ＷＥＢ及びタイミング信号ＷＥ１の信号経路を示している。図３に示すように、イネーブル信号ＷＥＢ及びタイミング信号ＷＥ１は、メモリセルアレイＭＡを横断するように配置された信号配線を経由してデータ制御回路３０に供給される。当該信号配線は比較的大きな寄生容量を有していることから、コマンドデコーダ２２がイネーブル信号ＷＥＢ及びタイミング信号ＷＥ１を生成した後、これらがデータ制御回路３０に到達するまでには、無視できない時間差が生じる。

図４は、コマンドデコーダ２２の主要部を示す回路図である。

図４に示すように、コマンドデコーダ２２は、チップセレクト信号ＣＳ及びコマンドアドレス信号ＣＡ０〜ＣＡ９に基づいて各種内部信号を生成するコマンド信号生成回路４０を含んでいる。図４には、コマンド信号生成回路４０によって生成される内部信号のうち、ライト動作に関連するイネーブル信号ＰＷＥＢ、タイミング信号ＷＥ１及びライトステート信号ＷＲＩＴＥと、ライトレベリング動作に関連するライトレベリング信号ＭＤＷＬＶのみを図示している。

コマンド信号生成回路４０の動作は、内部クロック信号ＰＣＬＫＲ，ＰＣＬＫＦに同期して行われる。内部クロック信号ＰＣＬＫＲ，ＰＣＬＫＦは、図２に示したクロック生成回路２３によって生成される。クロック生成回路２３は、図５に示すように相補の外部クロック信号ＣＫ＿ｔ，ＣＫ＿ｃを受ける一対のレシーバ回路２３ａ，２３ｂと、レシーバ回路２３ａ，２３ｂの出力をそれぞれ受けるインバータ回路２３ｃ，２３ｄを含んでおり、インバータ回路２３ｃ，２３ｄの出力がそれぞれ内部クロック信号ＰＣＬＫＲ，ＰＣＬＫＦとして用いられる。レシーバ回路２３ａについては、非反転入力ノード（＋）に外部クロック信号ＣＫ＿ｔが供給され、反転入力ノード（−）に外部クロック信号ＣＫ＿ｃが供給されるのに対し、レシーバ回路２３ｂについては、非反転入力ノード（＋）に外部クロック信号ＣＫ＿ｃが供給され、反転入力ノード（−）に外部クロック信号ＣＫ＿ｔが供給される。これにより、内部クロック信号ＰＣＬＫＲの波形は、外部クロック信号ＣＫ＿ｔの波形と実質的に一致し、内部クロック信号ＰＣＬＫＦの波形は、外部クロック信号ＣＫ＿ｃの波形と実質的に一致する。

コマンド信号生成回路４０は、ライトコマンドが発行されるとライトステート信号ＷＲＩＴＥをハイレベルに活性化させるとともに、所定の時間が経過した後、イネーブル信号ＰＷＥＢをハイレベルに変化させる。本実施形態では、図１４に示すように内部クロック信号ＰＣＬＫＲのエッジ０に同期してライトコマンドＷＲＴが発行された場合、内部クロック信号ＰＣＬＫＲのエッジ３の次の立ち下がりエッジから、エッジ５の次の立ち下がりエッジまでの期間に亘り、イネーブル信号ＰＷＥＢがハイレベルに活性化する。図４に示すように、イネーブル信号ＰＷＥＢはラッチ回路４１に入力される。ラッチ回路４１は、内部クロック信号ＰＣＬＫＲの立ち上がりエッジに同期してラッチ動作を行う回路であり、その出力信号はゲート回路Ｇ１の一方の入力ノードに供給される。ゲート回路Ｇ１の他方の入力ノードは、ライトレベリング動作時を除きハイレベルに固定される。したがって、イネーブル信号ＰＷＥＢがローレベルに非活性化している期間においては、イネーブル信号ＷＥＢはハイレベルに固定される。

一方、イネーブル信号ＰＷＥＢがハイレベルに活性化すると、内部クロック信号ＰＣＬＫＲの立ち上がりエッジに同期して、イネーブル信号ＷＥＢがローレベルに変化する。本実施形態では、図１４に示すように、内部クロック信号ＰＣＬＫＲのエッジ４からエッジ６までの期間に亘り、イネーブル信号ＷＥＢがローレベルに変化している。尚、図１４に示すイネーブル信号ＷＥＢの波形は、第２の周辺回路領域Ｐ２における波形であり、長距離配線を介して伝送されるために、第１の周辺回路領域Ｐ１における波形よりも△ｔ１の遅延が生じている。

また、コマンド信号生成回路４０は、ライトコマンドが発行された後、所定のタイミングでタイミング信号ＷＥ１を活性化させる。本実施形態では、図１４に示すように、内部クロック信号ＰＣＬＫＲのエッジ７に同期してタイミング信号ＷＥ１が活性化している。タイミング信号ＷＥ１の信号パスには遅延回路ＤＬＹ１が挿入されており、これによりタイミング信号ＷＥ１の活性化タイミングは内部クロック信号ＰＣＬＫＲのエッジ７よりもやや遅れている。これは、後述する転送回路１００Ｒ，１００Ｆにおける転送動作のタイミングを調整するためである。

図６は、データ入力回路３２の一部及びストローブ制御回路３３の一部を示すブロック図である。図６には、データ入力回路３２のうちデータ端子ＤＱ１６〜ＤＱ２３に対応する部分、並びに、ストローブ制御回路３３のうちストローブ信号ＤＱＳ２ｔ，ＤＱＳ２ｃに対応する部分が示されている。

図６に示すように、データ端子ＤＱ１６〜ＤＱ２３に対応するデータ入力回路３２には、タイミング信号ＷＥ１、ストローブ信号ＤＱＳ２，ＤＱＳＢ２，ＤＱＳＢＤ０〜３が供給される。一方、ストローブ信号ＤＱＳ２，ＤＱＳＢ２，ＤＱＳＢＤ０〜３はストローブ制御回路３３によって生成される。図６に示すように、ストローブ制御回路３３には、ストローブ入力回路５０及び制御信号生成回路６０，７０が含まれている。ストローブ制御回路３３には、長距離配線を介してイネーブル信号ＷＥＢが供給される。

まず、ストローブ制御回路３３を構成する各回路の回路構成について説明する。

図７は、ストローブ入力回路５０の回路図である。

図７に示すように、ストローブ入力回路５０は、図５に示したクロック生成回路２３と同様の回路構成を有している。すなわち、ストローブ入力回路５０は、データストローブ信号ＤＱＳ２＿ｔ，ＤＱＳ２＿ｃを受ける一対のレシーバ回路５１，５２と、レシーバ回路５１，５２の出力をそれぞれ受けるインバータ回路５３，５４を含んでおり、インバータ回路５３，５４の出力がそれぞれストローブ信号ＤＱＳ２，ＤＱＳＢ２として用いられる。レシーバ回路５１については、非反転入力ノード（＋）にストローブ信号ＤＱＳ２＿ｔが供給され、反転入力ノード（−）にストローブ信号ＤＱＳ２＿ｃが供給されるのに対し、レシーバ回路５２については、非反転入力ノード（＋）にストローブ信号ＤＱＳ２＿ｃが供給され、反転入力ノード（−）にストローブ信号ＤＱＳ２＿ｔが供給される。これにより、ストローブ信号ＤＱＳ２の波形は、ストローブ信号ＤＱＳ２＿ｔの波形と実質的に一致し、ストローブ信号ＤＱＳＢ２の波形は、ストローブ信号ＤＱＳ２＿ｃの波形と実質的に一致する。このため、本発明においては、ストローブ信号ＤＱＳ２，ＤＱＳＢ２とストローブ信号ＤＱＳ２＿ｔ，ＤＱＳ２＿ｃを同一視することが可能である。尚、ストローブ信号ＤＱＳ２＿ｔ，ＤＱＳ２＿ｃは、データ端子ＤＱ１６〜ＤＱ２３に対して割り当てられたストローブ信号である。

図８は、制御信号生成回路６０の回路図である。

図８に示すように、制御信号生成回路６０は、ストローブ信号ＤＱＳ２及びＤＱＳＢ２の一方を遅延回路ＤＬＹ２によって遅延させ、これをストローブ信号ＤＱＳＢＤとして出力する回路である。ライトレベリング動作時を除く通常動作時においては、ストローブ信号ＤＱＳＢ２が選択され、これが遅延されてストローブ信号ＤＱＳＢＤが生成される。ライトレベリング動作時には、ライトレベリング信号ＭＤＷＬＶがハイレベルとなるため、ストローブ信号ＤＱＳ２が選択される。遅延回路ＤＬＹ２の遅延量は△ｔ２であり、したがって図１４に示すようにストローブ信号ＤＱＳＢＤの波形は、ストローブ信号ＤＱＳＢ２に対して△ｔ２だけ遅れた波形となる。遅延回路ＤＬＹ２の遅延量△ｔ２は、イネーブル信号ＷＥＢの伝送遅延量△ｔ１に基づいて設計される。

図９は、制御信号生成回路７０の回路図である。

制御信号生成回路７０は、ストローブ信号ＤＱＳＢＤ及びイネーブル信号ＷＥＢを受けてストローブ信号ＤＱＳＢＤ０〜ＤＱＳＢＤ３を生成する回路であり、図９に示すように、複数のラッチ回路７１〜７６を備えている。ラッチ回路７１〜７６はストローブ信号ＤＱＳＢＤに同期してラッチ動作を行う回路であり、イネーブル信号ＷＥＢがローレベルに変化すると、ゲート回路Ｇ０の出力信号がラッチ回路７１，７３，７４，７５，７６の順に転送される。また、ラッチ回路７３の出力信号Ｎ１とラッチ回路７５の出力信号Ｎ２は、ゲート回路Ｇ２を介し、出力信号Ｎ０としてラッチ回路７１にフィードバックされるとともに、ラッチ回路７２にラッチされる。そして、各ラッチ回路７１〜７６のラッチデータを図９に示す結線によってゲート回路Ｇ３に供給することにより、ストローブ信号ＤＱＳＢＤ０〜３を生成する。具体的な動作については、図１４を参照しながら追って説明する。

また、ライトレベリング動作時においては、ストローブ信号ＤＱＳＢＤ１〜ＤＱＳＢＤ３がローレベルに固定されるとともに、ラッチ回路７３のラッチデータがゲート回路Ｇ４を介し、ライトレベリングデータＷＬＤＡＴＡとして出力される。

以上がストローブ制御回路３３の回路構成である。次に、データ入力回路３２の回路構成について説明する。

図１０はデータ入力回路３２の回路図であり、データ端子ＤＱ１６〜ＤＱ２３に対応するデータ入力回路３２の一つを示している。

図１０に示すように、データ入力回路３２は、データラッチ回路８０、シリアルパラレル変換回路９０Ｒ，９０Ｆ及び転送回路１００Ｒ，１００Ｆを備えている。データラッチ回路８０は、ストローブ信号ＤＱＳ２，ＤＱＳＢ２に同期してライトデータＤＱｊ（ｊ＝１６〜２３）をラッチする回路であり、ストローブ信号ＤＱＳ２の立ち上がりエッジに同期してラッチされたライトデータＤＱＲｊはシリアルパラレル変換回路９０Ｒに転送され、ストローブ信号ＤＱＳＢ２の立ち上がりエッジ（ストローブ信号ＤＱＳ２の立ち下がりエッジ）に同期してラッチされたライトデータＤＱＦｊはシリアルパラレル変換回路９０Ｆに転送される。

シリアルパラレル変換回路９０Ｒ，９０Ｆは、シリアルなライトデータＤＱＲｊ，ＤＱＦｊをそれぞれパラレルなライトデータＤＱＲ０〜ＤＱＲ３及びＤＱＦ０〜ＤＱＦ３に変換し、それぞれ転送回路１００Ｒ，１００Ｆに供給する。転送回路１００Ｒ，１００Ｆは、タイミング信号ＷＥ１に同期して、それぞれライトデータＤＱＲＡ０〜ＤＱＲＡ３及びＤＱＦＡ０〜ＤＱＦＡ３をメモリセルアレイＭＡに出力する。尚、シリアルパラレル変換回路９０Ｒ，９０Ｆは互いに同じ回路構成を有しており、転送回路１００Ｒ，１００Ｆは互いに同じ回路構成を有している。

図１１は、データラッチ回路８０の回路である。

図１１に示すように、データラッチ回路８０は、入力レシーバＲＣＶ及び遅延回路ＤＬＹ３を介してシリアルに入力されるライトデータＤＱｊを転送するラッチ回路８１〜８６を備えている。入力レシーバＲＣＶは、ライトデータＤＱｊと基準電位ＶＲＥＦＤＱとの電位差に基づいて動作する差動回路である。入力レシーバＲＣＶの出力信号は、タイミング調整用の遅延回路ＤＬＹ３を経由して、直列接続されたラッチ回路８１〜８４及び直列接続されたラッチ回路８５，８６に供給される。

ラッチ回路８１は、ストローブ信号ＤＱＳ２がローレベルである期間に入力信号を取り込み、取り込んだ入力信号をストローブ信号ＤＱＳ２がハイレベルである期間に亘って保持する。また、ラッチ回路８２は、ストローブ信号ＤＱＳ２がハイレベルである期間に入力信号を取り込み、取り込んだ入力信号をストローブ信号ＤＱＳ２がローレベルである期間に亘って保持する。一方、ラッチ回路８３，８５は、ストローブ信号ＤＱＳＢ２がローレベルである期間に入力信号を取り込み、取り込んだ入力信号をストローブ信号ＤＱＳＢ２がハイレベルである期間に亘って保持する。また、ラッチ回路８４，８６は、ストローブ信号ＤＱＳＢ２がハイレベルである期間に入力信号を取り込み、取り込んだ入力信号をストローブ信号ＤＱＳＢ２がローレベルである期間に亘って保持する。そして、ラッチ回路８４，８６からそれぞれライトデータＤＱＲｊ，ＤＱＦｊが取り出される。

かかる構成により、シリアルに入力されるライトデータＤＱｊのうち、ストローブ信号ＤＱＳ２の立ち上がりエッジに同期してラッチされたものはライトデータＤＱＲｊとして出力され、ストローブ信号ＤＱＳＢ２の立ち上がりエッジに同期してラッチされたものはライトデータＤＱＦｊとして出力される。これにより、データ有効幅が０．５クロックサイクルであるライトデータＤＱｊは、データ有効幅が１クロックサイクルであるライトデータＤＱＲｊ、ＤＱＦｊに変換される。ライトデータＤＱＲｊ，ＤＱＦｊは、図１０に示したシリアルパラレル変換回路９０Ｒ，９０Ｆにそれぞれ供給される。

図１２は、シリアルパラレル変換回路９０Ｒの回路図である。

図１２に示すように、シリアルパラレル変換回路９０Ｒは、ライトデータＤＱＲｊを遅延させる遅延回路ＤＬＹ４と、それぞれストローブ信号ＤＱＳＢＤ０〜ＤＱＳＢＤ３に同期してラッチ動作を行うラッチ回路９０−０〜９０−３を備えている。さらに、ストローブ信号ＤＱＳＢＤ０〜ＤＱＳＢＤ２のいずれかに同期して遅延回路ＤＬＹ４の出力信号をラッチするラッチ回路９４が備えられており、その出力信号がラッチ回路９０−０〜９０−２に共通に供給される。また、ラッチ回路９４を経由していないライトデータＤＱＲｊ及びラッチ回路９０−０〜９０−２の出力信号は、ラッチ回路９０−３にパラレルに供給される。

ラッチ回路９０−３は、初段のラッチ回路９１−０〜９１−３と次段のラッチ回路９２−０〜９２−３を含んでいる。ラッチ回路９１−０〜９１−２には、ラッチ回路９０−０〜９０−２の出力信号がそれぞれ供給され、ラッチ回路９１−０にはラッチ回路９４を経由していないライトデータＤＱＲｊが供給される。また、ラッチ回路９３−０〜９３−３には、ラッチ回路９１−０〜９１−３の出力信号がそれぞれ供給される。

かかる構成により、シリアルに入力されるライトデータＤＱＲｊは、ストローブ信号ＤＱＳＢＤ０〜ＤＱＳＢＤ３に同期して異なるラッチ回路に順次ラッチされ、パラレルなライトデータＤＱＲ０〜ＤＱＲ３として出力される。これにより、データ有効幅が１クロックサイクルであるライトデータＤＱＲｊは、データ有効幅が４クロックサイクルであるパラレルなライトデータＤＱＲ０〜ＤＱＲ３に変換される。ライトデータＤＱＲ０〜ＤＱＲ３は、図１０に示した転送回路１００Ｒに供給される。

図１３は、転送回路１００Ｒの回路図である。

図１３に示すように、転送回路１００Ｒは、タイミング信号ＷＥ１がローレベルである場合にラッチ動作を行うラッチ回路１０１〜１０４と、タイミング信号ＷＥ１がハイレベルである場合にラッチ動作を行うラッチ回路１０５〜１０８を備えている。ラッチ回路１０１，１０５は直列に接続されており、ライトデータＤＱＲ０を取り込んでライトデータＤＱＲＡ０として出力する役割を果たす。同様に、ラッチ回路１０２，１０６、ラッチ回路１０３，１０７、並びに、ラッチ回路１０４，１０８はそれぞれ直列に接続されており、ライトデータＤＱＲ１〜ＤＱＲ３を取り込んでそれぞれライトデータＤＱＲＡ１〜ＤＱＲＡ３として出力する。かかる構成により、パラレルなライトデータＤＱＲ０〜ＤＱＲ３は、タイミング信号ＷＥ１の立ち上がりエッジに同期して、ライトデータＤＱＲＡ０〜ＤＱＲＡ３として出力され、メモリセルアレイＭＡに転送される。これにより、メモリセルアレイＭＡに対する実際のライト動作が行われる。

以上が本実施形態による半導体装置１０の回路構成である。次に、本実施形態による半導体装置１０の動作について説明する。

図１４は、本実施形態による半導体装置１０の動作を説明するための動作波形図であり、ライトコマンドＷＲＴが１回発行された場合の動作を示している。

図１４に示す例では、クロック信号ＰＣＬＫＲのエッジ０に同期してライトコマンドＷＲＴが発行されている。その後、２クロックサイクルが経過するとストローブ信号ＤＱＳ２，ＤＱＳＢ２のクロッキングが開始され、１クロックサイクルのプリアンブル期間が経過した後、ライトデータＤＱｊのバースト入力が開始される。これにより、図１１に示したデータラッチ回路８０は、ライトデータＤＱｊをライズ側のライトデータＤＱＲｊとフォール側のライトデータＤＱＦｊに振り分ける。かかる動作により、データ有効幅が０．５クロックサイクルであるライトデータＤＱｊは、データ有効幅が１クロックサイクルであるライトデータＤＱＲｊ，ＤＱＦｊに変換される。

また、ストローブ信号ＤＱＳＢ２がクロッキングすると、図８に示した制御信号生成回路６０は、ストローブ信号ＤＱＳＢ２よりも遅延量△ｔ２だけ位相が遅れたストローブ信号ＤＱＳＢＤを生成し、これを制御信号生成回路７０に供給する。

一方、図４に示したコマンドデコーダ２２は、クロック信号ＰＣＬＫＲのエッジ４に同期してイネーブル信号ＷＥＢをローレベルに変化させる。イネーブル信号ＷＥＢの変化は、メモリセルアレイＭＡ上を横断する長距離配線を介して制御信号生成回路７０に伝えられるため、コマンドデコーダ２２がイネーブル信号ＷＥＢをローレベルに変化させてから、その変化が制御信号生成回路７０に伝送されるまでには、伝送遅延時間△ｔ１が必要となる。

イネーブル信号ＷＥＢがローレベルに変化すると、ストローブ信号ＤＱＳＢＤ０のクロッキングが停止するとともに、ストローブ信号ＤＱＳＢＤ１，２，３の順に１クロックサイクルごとに活性化する。これにより、１クロックサイクルのデータ有効幅を持つシリアルなライトデータＤＱＲｊがシリアルパラレル変換回路９０Ｒによってパラレル変換され、４ビット幅のパラレルなライトデータＤＱＲ０〜ＤＱＲ３に変換される。図１４には示されていないが、ライトデータＤＱＦｊについてもシリアルパラレル変換回路９０Ｆによってパラレル変換され、４ビット幅のパラレルなライトデータＤＱＦ０〜ＤＱＦ３に変換される。

その後、パラレルなライトデータＤＱＲ０〜ＤＱＲ３は、タイミング信号ＷＥ１の活性化に応答して、転送回路１００ＲからメモリセルアレイＭＡに転送される。図１４には示されていないが、パラレルなライトデータＤＱＦ０〜ＤＱＦ３についても、タイミング信号ＷＥ１の活性化に応答して、転送回路１００ＦによってメモリセルアレイＭＡに転送される。このようにして、外部からシリアルに入力される８ビットのライトデータＤＱｊは、アドレス信号が示すメモリセルにパラレルに書き込まれることになる。

以上説明したライト動作においては、長距離配線を介してコマンドデコーダ２２からデータ入力回路３２に供給すべきイネーブル信号ＷＥＢが１回だけクロッキングしている。これにより、イネーブル信号ＷＥＢの変化によって生じる消費電流を大幅に抑制することが可能となる。しかも、イネーブル信号ＷＥＢがローレベルするタイミングは、図１４に示すセットアップ時間ｔＤＳＳの規格値及びホールド時間ｔＤＳＨの規格値を満たしている必要があるところ、本実施形態では、伝送遅延時間△ｔ１に対して遅延時間△ｔ２を適切に設計すれば、セットアップ時間ｔＤＳＳ及びホールド時間ｔＤＳＨを正しく調整することができる。このため、クロック信号の周波数が高い場合であっても、規格値を満たすことが可能となる。

ライトコマンドが連続して発行された場合には、図１５に示すように、上述した動作が連続して実行される。図１５には、図９に示す出力信号Ｎ０の波形も示されている。図１５に示すように、ストローブ信号ＤＱＳＢＤのエッジＴ２，Ｔ３が発生するタイミングにおいては、出力信号Ｎ０がハイレベルであることから、この期間におけるイネーブル信号ＷＥＢのタイミングは意味を成さない。イネーブル信号ＷＥＢのタイミングが意味を持つのは、出力信号Ｎ０がローレベルの期間であり、この期間におけるイネーブル信号ＷＥＢとストローブ信号ＤＱＳＢＤのタイミングによって上述したセットアップ時間ｔＤＳＳ及びホールド時間ｔＤＳＨが決まる。

実際に特性に影響するのは、イネーブル信号ＷＥＢのローレベルへの変化がデータ入力回路３２に到達するタイミングと、ストローブ信号ＤＱＳＢＤの立ち上がりエッジとの時間差である。具体的には、ストローブ信号ＤＱＳＢＤのエッジＴ０（Ｔ４）が現れてからイネーブル信号ＷＥＢがローレベルに変化するまでの時間によってセットアップ時間ｔＤＳＳが定義され、イネーブル信号ＷＥＢがローレベルに変化してからストローブ信号ＤＱＳＢＤのエッジＴ１（Ｔ５）が現れるまでの時間によってホールド時間ｔＤＳＨが定義される。これに対し、ストローブ信号ＤＱＳＢＤのエッジＴ１が現れてからイネーブル信号ＷＥＢがハイレベルに変化するまでの時間についてはセットアップ時間ｔＤＳＳ'として定義され、イネーブル信号ＷＥＢがハイレベルに変化してからストローブ信号ＤＱＳＢＤのエッジＴ４が現れるまでの時間についてはホールド時間ｔＤＳＨ'として定義されるが、これらについては図１５に示すように十分なマージンが確保されている。上述の通り、ストローブ信号ＤＱＳＢＤのエッジＴ２，Ｔ３とイネーブル信号ＷＥＢとの関係はドントケアである。

図１６は、本発明者が発明に至る過程で考えたプロトタイプによるシリアルパラレル変換回路９０Ｘの回路図である。

図１６に示すシリアルパラレル変換回路９０Ｘは、ライトデータＤＱＲｊを遅延させる遅延回路ＤＬＹ４と、ラッチ回路９５，９６，９７−０〜９７−３，９８−０〜９８−３を備えている。ラッチ回路９５はストローブ信号ＤＱＳＢＤがローレベルである場合にラッチ動作を行い、ラッチ回路９６はストローブ信号ＤＱＳＢＤがハイレベルである場合にラッチ動作を行う。これにより、ストローブ信号ＤＱＳＢＤの立ち上がりエッジに同期して、遅延されたライトデータＤＱＲｊが取り込まれることになる。

ラッチ回路９６から出力されるライトデータＤＱＲｊは、縦続接続された８個のラッチ回路９７−０〜９７−３，９８−０〜９８−３に供給される。これらラッチ回路９７−０〜９７−３，９８−０〜９８−３は、コマンドデコーダ２２から供給されるクロック信号ＰＣＬＫＤに同期して動作する回路であり、ラッチ回路９７−０〜９７−３についてはクロック信号ＰＣＬＫＤがローレベルである場合にラッチ動作を行い、ラッチ回路９８−０〜９８−３についてはクロック信号ＰＣＬＫＤがハイレベルである場合にラッチ動作を行う。これにより、クロック信号ＰＣＬＫＤの立ち上がりエッジに同期して、ラッチ回路９６の出力信号が順次ラッチされる。

かかる構成により、ラッチ回路９６から最初に出力されたライトデータＤＱＲｊは、８つのラッチ回路（９７−３〜９８−０）を通過して、ライトデータＤＱＲ０として出力される。また、ラッチ回路９６から２番目に出力されたライトデータＤＱＲｊは、６つのラッチ回路（９７−３〜９８−１）を通過して、ライトデータＤＱＲ１として出力される。さらに、ラッチ回路９６から３番目に出力されたライトデータＤＱＲｊは、４つのラッチ回路（９７−３〜９８−２）を通過して、ライトデータＤＱＲ２として出力される。そして、ラッチ回路９６から最後に出力されたライトデータＤＱＲｊは、２つのラッチ回路（９７−３，９８−３）を通過して、ライトデータＤＱＲ３として出力される。このようにしてシリアルパラレル変換が実行される。

このようなシリアルパラレル変換回路９０Ｘを用いる場合、コマンドデコーダ２２は、ライト動作時にクロック信号ＰＣＬＫＤを常時クロッキングさせる必要がある。クロック信号ＰＣＬＫＤは、イネーブル信号ＷＥＢと同様、長距離配線を介してコマンドデコーダ２２からデータ入力回路３２に供給される信号であるため、クロック信号ＰＣＬＫＤを常時クロッキングさせると、長距離配線の充放電による消費電流が大きくなってしまう。これに対し、上述した本実施形態による半導体装置１０においては、ライト動作時に常時クロッキングする信号を用いる必要がないことから、長距離配線の充放電による消費電流を削減することが可能となる。

また、図１６に示したシリアルパラレル変換回路９０Ｘでは、クロック信号ＰＣＬＫＤに応答して８個のラッチ回路９７−０〜９７−３，９８−０〜９８−３が全て動作を行うため、比較的大きな動作電流を消費してしまう。これに対し、図１２に示したシリアルパラレル変換回路９０Ｒでは、順次活性化するストローブ信号ＤＱＳＢＤ０〜ＤＱＳＢＤ３に応答して必要なラッチ回路だけが動作を行うため、ラッチ回路による消費電流についても削減することができる。

しかも、図１６に示したプロトタイプによるシリアルパラレル変換回路９０Ｘでは、伝送遅延時間△ｔ１に対して遅延時間△ｔ２を適切に設計しても、クロック信号ＰＣＬＫＤに同期して動作するラッチ回路９７−０〜９７−３，９８−０〜９８−３が多数存在することから、各ラッチ回路の特性ばらつきの影響により、セットアップマージンやホールドマージンが減少する。これに対し、上述した本実施形態による半導体装置１０においては、イネーブル信号ＷＥＢを受けるのは図９に示すラッチ回路７１のみであり、これをトリガとして順次活性化するストローブ信号ＤＱＳＢＤ１〜ＤＱＳＢＤ３はストローブ信号ＤＱＳＢＤに同期している。このため、特性ばらつきによるセットアップマージン及びホールドマージンの悪化は生じない。

尚、プロトタイプによるシリアルパラレル変換回路９０Ｘでは、パラレル変換されたライトデータＤＱＲ０〜ＤＱＲ３がクロック信号ＰＣＬＫＤに同期しているのに対し、本実施形態によるシリアルパラレル変換回路９０Ｒでは、パラレル変換されたライトデータＤＱＲ０〜ＤＱＲ３がクロック信号ＰＣＬＫＤには同期していない。このため、本実施形態においては、ストローブ信号からクロック信号への載せ替えを転送回路１００Ｒにて行う必要がある。しかしながら、転送回路１００Ｒに供給されるライトデータＤＱＲ０〜ＤＱＲ３は、パラレル変換によってデータ有効幅が４クロックサイクルに拡大されているため、乗せ替えに伴う動作マージンについては十分に確保可能であり、特性の悪化に繋がることはない。図１５には、転送回路１００Ｒのセットアップ時間ｔＳ及びホールド時間ｔＨが表記されており、十分なマージンが確保されていることが分かる。

図１７は、図１６に示したシリアルパラレル変換回路９０Ｘを用いた場合に必要となるライトレベリング回路１１０の回路図である。

図１７に示すライトレベリング回路１１０は、ライトレベリング信号ＭＤＷＬＶがハイレベルである場合に活性化される回路であり、ストローブ信号ＤＱＳＢＤに同期してクロック信号ＰＣＬＫＤをラッチすることにより、タイミングスキューを示すライトレベリングデータＷＬＤＡＴＡを生成する。図１７に示すライトレベリング回路１１０は、図１６に示したシリアルパラレル変換回路９０Ｘの動作タイミングを測定するために用いられるが、両者は別の回路であり、互いに回路構成が異なっている。このため、正確なタイミングスキューの測定は困難であり、無視できない誤差が生じる可能性がある。

これに対し、本実施形態においてはシリアルパラレル変換回路９０Ｒにライトレベリング機能が組み込まれており、実際のパスを用いてタイミングスキューを測定することができることから、非常に正確な測定結果を得ることが可能となる。

尚、一連のライト動作が終了すると、ストローブ信号ＤＱＳ２，ＤＱＳＢ２のレベルは規格上保証されないため、図１５の符号Ａで示すように、ストローブ信号ＤＱＳ２，ＤＱＳＢ２にリンギングが発生することがある。このようなリンギングが発生した場合であっても、データ入力回路３２が誤動作しない回路構成であることが望ましい。これを実現するためには、図１８及び図１９に示す制御信号生成回路７０Ａ，７０Ｂを用いればよい。

図１８及び図１９に示す制御信号生成回路７０Ａ，７０Ｂは、ストローブ信号ＤＱＳＢＤ３を生成する回路部分が図９に示した制御信号生成回路７０と相違している。まず、図１８に示す制御信号生成回路７０Ａは、図９に示した制御信号生成回路７０からラッチ回路７６が削除され、ラッチ回路７５の出力信号ＤＱＳＢＤ３ＥＢが制御信号生成回路７０Ｂに供給される。制御信号生成回路７０Ｂは、図１９に示すように、ストローブ信号ＤＱＳＢＤに同期して出力信号ＤＱＳＢＤ３ＥＢをラッチするラッチ回路７７を備え、その出力信号は、ゲート回路Ｇ５を介してＳＲラッチ回路７８のセット端子Ｓに供給される。これにより、ＳＲラッチ回路７８から出力されるストローブ信号ＤＱＳＢＤ３はハイレベルに固定される。

ＳＲラッチ回路７８のリセット端子Ｒには、イネーブル信号ＷＥＢ及びライトステート信号ＷＲＩＴＥを受けるゲート回路Ｇ６の出力信号が供給されている。これにより、リードコマンドなどの発行によってライトステート信号ＷＲＩＴＥがローレベルに非活性化するか、或いは、次のライト動作によってイネーブル信号ＷＥＢがローレベルに変化するまで、ストローブ信号ＤＱＳＢＤ３の論理レベルはハイレベルに固定される。したがって、ストローブ信号ＤＱＳ２，ＤＱＳＢ２にリンギングが発生した場合であっても、ストローブ信号ＤＱＳＢＤ３が変化しないため、リンギングに伴って誤ったデータが伝搬した場合であっても、図１２に示したラッチ回路９０−３にて伝搬が停止するため、誤動作が生じることはない。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

１０ 半導体装置
２０ アクセス制御回路
２１ アドレスラッチ回路
２２ コマンドデコーダ
２３ クロック生成回路
２３ａ，２３ｂ レシーバ回路
２３ｃ，２３ｄ インバータ回路
２４ 外部端子
３０ データ制御回路
３１ データ出力回路
３２ データ入力回路
３３ ストローブ制御回路
３４ 外部端子
４０ コマンド信号生成回路
４１ ラッチ回路
５０ ストローブ入力回路
５１，５２ レシーバ回路
５３，５４ インバータ回路
６０，７０，７０Ａ，７０Ｂ 制御信号生成回路
７１〜７６ ラッチ回路
８０ データラッチ回路
９０Ｒ，９０Ｆ シリアルパラレル変換回路
９１〜９８ ラッチ回路
１００Ｒ，１００Ｆ 転送回路
１０１〜１０８ ラッチ回路
１１０ ライトレベリング回路
ＤＬＹ１〜ＤＬＹ４ 遅延回路
ＤＱ０〜ＤＱ３１ データ端子
ＤＱＳ２，ＤＱＳＢ２ ストローブ信号（第１のストローブ信号）
ＤＱＳＢＤ ストローブ信号（第２のストローブ信号）
ＤＱＳＢＤ０〜ＤＱＳＢＤ３ ストローブ信号（第３のストローブ信号）
Ｇ０〜Ｇ６ ゲート回路
Ｌ１〜Ｌ２ シリコンチップの辺
ＭＡ メモリセルアレイ
Ｐ１，Ｐ２ 周辺回路領域
ＷＥ１ タイミング信号
ＷＥＢ イネーブル信号
ＷＲＩＴＥ ライトステート信号
ＷＲＴ ライトコマンド

Claims (18)

1. メモリセルアレイと、
   第１のストローブ信号に基づいて第２のストローブ信号を生成する第１の回路と、
   前記第２のストローブ信号に同期して順次活性化する複数の第３のストローブ信号を生成する第２の回路と、
   前記第１のストローブ信号に同期してシリアルに供給される複数のライトデータを、前記複数の第３のストローブ信号に同期してパラレルに変換する第３の回路と、
   パラレルに変換された前記複数のライトデータを前記メモリセルアレイに転送する第４の回路と、を備えることを特徴とする半導体装置。
2. 前記第１乃至第３のストローブ信号とは異なるクロック信号に同期したタイミング信号を生成する第５の回路をさらに備え、
   前記第４の回路は、前記タイミング信号に同期して前記複数のライトデータをメモリセルアレイに転送することを特徴とする請求項１に記載の半導体装置。
3. 前記メモリセルアレイは、前記第５の回路が配置された第１の周辺回路領域と、前記第１乃至第４の回路が配置された第２の周辺回路領域との間に配置されていることを特徴とする請求項２に記載の半導体装置。
4. 前記第１の周辺回路領域に配置されたクロック端子及びコマンド端子と、
   前記第２の周辺回路領域に配置されたデータ端子及びストローブ端子と、をさらに備え、
   前記ライトデータは、前記データ端子を介して外部から供給される外部データに基づいて生成され、
   前記第１のストローブ信号は、前記ストローブ端子を介して外部から供給される外部ストローブ信号に基づいて生成され、
   前記クロック信号は、前記クロック端子を介して外部から供給される外部クロック信号に基づいて生成され、
   前記タイミング信号は、前記コマンド端子を介して外部から供給されるコマンド信号に基づいて生成されることを特徴とする請求項３に記載の半導体装置。
5. 前記第２の回路は、前記クロック信号に同期したイネーブル信号の活性化に応答して、前記複数の第３のストローブ信号を順次生成することを特徴とする請求項４に記載の半導体装置。
6. 前記イネーブル信号は、前記コマンド信号がライト動作を示していることを条件として活性化されることを特徴とする請求項５に記載の半導体装置。
7. 前記第２の回路は、前記イネーブル信号が非活性状態である場合、前記複数の第３のストローブ信号の少なくとも一つを所定の論理レベルに固定することを特徴とする請求項５又は６に記載の半導体装置。
8. 前記第１の回路は、前記第１のストローブ信号を遅延させることによって前記第２のストローブ信号を生成することを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
9. 前記第３の回路は、シリアルに供給される前記複数のライトデータを遅延させた後、前記複数の第３のストローブ信号に同期してパラレルに変換することを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。
10. 半導体チップの第１のエッジに沿って配列され、少なくともコマンド端子を含む複数の第１の外部端子と、
    前記半導体チップの前記第１のエッジと対向する第２のエッジに沿って配列され、少なくともデータ端子及びストローブ端子を含む複数の第２の外部端子と、
    前記複数の第１の外部端子と前記複数の第２の外部端子との間に配置されたメモリセルアレイと、
    前記コマンド端子を介して入力されるコマンド信号がライト動作を示したことに応答して、イネーブル信号を活性化させるコマンドデコーダと、
    前記イネーブル信号の活性化に応答して、前記ストローブ端子を介して入力される外部ストローブ信号に基づいて順次活性化する複数の内部ストローブ信号を生成する制御信号生成回路と、
    前記データ端子を介してシリアルに入力される複数のライトデータを、前記複数の内部ストローブ信号に同期してパラレルに変換するシリアルパラレル変換回路と、
    パラレルに変換された前記複数のライトデータを前記メモリセルアレイに転送する転送回路と、を備えることを特徴とする半導体装置。
11. 前記複数の第１の外部端子に沿って設けられた第１の周辺回路領域と、
    前記複数の第２の外部端子に沿って設けられた第２の周辺回路領域と、をさらに備え、
    前記コマンドコマンドデコーダは前記第１の周辺回路領域に配置され、前記制御信号生成回路、前記シリアルパラレル変換回路及び転送回路は前記第２の周辺回路領域に配置されていることを特徴とする請求項１０に記載の半導体装置。
12. 前記イネーブル信号を前記第１の周辺回路領域から前記第２の周辺回路領域に転送する信号配線をさらに備え、
    前記信号配線は、前記メモリセルアレイを横断して設けられていることを特徴とする請求項１１に記載の半導体装置。
13. 前記複数の第１の外部端子は、クロック信号が入力されるクロック端子をさらに含み、
    前記コマンドデコーダは、前記クロック信号に同期して前記イネーブル信号を生成することを特徴とする請求項１０乃至１２のいずれか一項に記載の半導体装置。
14. 前記コマンドデコーダは、前記コマンド信号がライト動作を示したことに応答して、前記イネーブル信号及びタイミング信号をこの順に活性化させ、
    前記転送回路は、前記タイミング信号に応答して、パラレルに変換された前記複数のライトデータを前記メモリセルアレイに転送することを特徴とする請求項１３に記載の半導体装置。
15. 前記コマンドデコーダは、前記コマンド信号に応答して前記タイミング信号を活性化させた後、前記コマンド信号が再びライト動作を示すまで、前記イネーブル信号を所定の論理レベルに固定することを特徴とする請求項１４に記載の半導体装置。
16. 第１のストローブ信号に基づいて第２のストローブ信号を生成し、
    前記第２のストローブ信号に同期して順次活性化する複数の第３のストローブ信号を生成し、
    前記第１のストローブ信号に同期してシリアルに供給される複数のライトデータを、前記複数の第３のストローブ信号に同期してパラレルに変換し、
    パラレルに変換された前記複数のライトデータをメモリセルアレイに転送する、ことを特徴とする半導体装置の制御方法。
17. 前記第１乃至第３のストローブ信号とは異なるクロック信号に同期してイネーブル信号を生成し、
    前記イネーブル信号の活性化に応答して、前記複数の第３のストローブ信号を順次生成することを特徴とする請求項１６に記載の半導体装置の制御方法。
18. 前記イネーブル信号は、コマンド信号がライト動作を示していることを条件として活性化されることを特徴とする請求項１７に記載の半導体装置の制御方法。

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