JP7467278B2 - 半導体記憶装置 - Google Patents

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Description

本開示は、半導体記憶装置に関する。
半導体記憶装置では、複数のメモリセルからなるメモリセルアレイと、メモリセルアレイを制御するための周辺素子とが所定の距離をおいて配置されている。メモリセルアレイと周辺素子との間の領域では、複数のブロックデコーダを含むロウデコーダやページバッファが配置され、ロウデコーダに繋がるワード線が通り、ページバッファに繋がるビット線が通っている。
特開２０１４－６７９４２号公報
半導体記憶装置が多機能化し、ロウデコーダやページバッファの数が増えるとワード線やビット線の数も増え、チップサイズが大きくなる。
本開示は、多機能化してもチップサイズの増大を抑制することが可能な半導体記憶装置を提供することを目的とする。
本開示は、半導体記憶装置であって、複数のメモリセルアレイを含むメモリセル部と、メモリセル部に対する書込み動作、読出し動作、及び消去動作を含む電圧転送制御を実行する周辺回路と、周辺回路とメモリセル部とに接続され、少なくとも一部がメモリセル部のメモリセルアレイの周辺に形成された周辺領域の内、メモリセル部と周辺回路とが対向していない非対向領域に形成された信号線と、を備える。
本開示によれば、多機能化してもチップサイズの増大を抑制することが可能な半導体記憶装置を提供することができる。
図１は、実施形態に係るＮＡＮＤ型フラッシュメモリのブロック図である。 図２は、図１に示されるメモリセルアレイに含まれるプレーンの構成を説明するための図である。 図３は、図２に示されるメモリセルアレイの１つのプレーンについて説明するための図である。 図４は、図３に示される配線領域について説明するための図である。 図５は、図３に示される配線領域について説明するための図である。 図６は、配線領域に論理回路を設ける例について説明するための図である。 図７は、配線領域を多重化する例について説明するための図である。 図８は、図７に示される配線領域に論理回路を設ける例について説明するための図である。 図９は、ロウデコーダと重なるように配線する例を説明するための図である。
以下、実施形態について図面を参照して説明する。以下に示す幾つかの実施形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置等によって、本発明の技術思想が特定されるものではない。各機能ブロックは、ハードウェア及びソフトウェアのいずれかまたは両者を組み合わせたものとして実現することができる。各機能ブロックが以下の例のように区別されていることは必須ではない。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。なお、以下の説明において、同一の機能及び構成を有する要素については同一符号を付し、重複説明は必要な場合にのみ行う。
本実施形態に係る半導体記憶装置であるＮＡＮＤ型フラッシュメモリについて、図１を参照しながら説明する。図１は、実施形態に係るＮＡＮＤ型フラッシュメモリ２のブロック図である。
ＮＡＮＤ型フラッシュメモリ２は、メモリセル部３、入出力回路２１、ロジック制御回路２２、ステータスレジスタ２３Ａ、アドレスレジスタ２３Ｂ、コマンドレジスタ２３Ｃ、シーケンサ２４、電圧生成回路２５、ロウデコーダ５、カラムデコーダ２７、センスアンプユニット２８、及びデータレジスタ２９を備える。
メモリセル部３は、複数のプレーンを備える。図１では、一例として、４個のプレーン３０，３１，３２，３３を示している。複数のプレーンの各々は、複数のメモリセルトランジスタを備える。メモリセル部３には、メモリセルトランジスタに電圧を印加するために、複数のビット線、複数のワード線、及びソース線などが配設される。プレーンの具体的な構成については後述する。
入出力回路２１及びロジック制御回路２２は、ＮＡＮＤバス（不図示）を介して、メモリコントローラ（不図示）に接続される。入出力回路２１は、メモリコントローラとの間でＮＡＮＤバスを介して、信号ＤＱ（例えばＤＱ０～ＤＱ７）を送受信する。
ロジック制御回路２２は、メモリコントローラ３からＮＡＮＤバスを介して、外部制御信号（例えば、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書き込みイネーブル信号ＷＥｎ、読み出しイネーブル信号ＲＥｎ、及びライトプロテクト信号ＷＰｎを受信する。信号名に付記された“ｎ”は、アクティブ・ローを示す。また、ロジック制御回路２２は、ＮＡＮＤバスを介して、メモリコントローラ３にレディー／ビジー信号ＲＢｎを送信する。
信号ＣＥｎは、ＮＡＮＤ型フラッシュメモリ２の選択を可能にし、当該ＮＡＮＤ型フラッシュメモリ２を選択する際にアサートされる。信号ＣＬＥは、信号ＤＱとして送信されるコマンドをコマンドレジスタにラッチすることを可能にする。信号ＡＬＥは、信号ＤＱとして送信されるアドレスをアドレスレジスタにラッチすることを可能にする。信号ＷＥｎは、書き込みを可能にする。信号ＲＥｎは、読み出しを可能にする。信号ＷＰｎは、書き込み及び消去を禁止する際にアサートされる。信号ＲＢｎは、ＮＡＮＤ型フラッシュメモリ２がレディー状態（外部からの命令を受け付けることが可能である状態）であるか、ビジー状態（外部からの命令を受け付けることができない状態）であるかを示す。メモリコントローラ３は、ＮＡＮＤ型フラッシュメモリ２から信号ＲＢｎを受けることで、ＮＡＮＤ型フラッシュメモリ２の状態を知ることができる。
ステータスレジスタ２３Ａは、ＮＡＮＤ型フラッシュメモリ２の動作に必要なデータを一時的に保持する。アドレスレジスタ２３Ｂは、アドレスを一時的に保持する。コマンドレジスタ２３Ｃは、コマンドを一時的に保持する。ステータスレジスタ２３Ａ、アドレスレジスタ２３Ｂ、及びコマンドレジスタ２３Ｃは、例えばＳＲＡＭから構成される。
シーケンサ２４は、コマンドレジスタ２３Ｃからコマンドを受け、このコマンドに基づくシーケンスに従ってＮＡＮＤ型フラッシュメモリ２を統括的に制御する。
電圧生成回路２５は、ＮＡＮＤ型フラッシュメモリ２の外部から電源電圧を受け、この電源電圧を用いて、書き込み動作、読み出し動作、及び消去動作に必要な複数の電圧を生成する。電圧生成回路２５は、生成した電圧を、メモリセル部３、ロウデコーダ５、及びセンスアンプユニット２８などに供給する。
ロウデコーダ５は、アドレスレジスタ２３Ｂからロウアドレスを受け、このロウアドレスをデコードする。ロウデコーダ５は、デコードされたロウアドレスに基づいて、ワード線などの選択動作を行う。そして、ロウデコーダ５は、メモリセル部３に、書き込み動作、読み出し動作、及び消去動作に必要な複数の電圧を転送する。
カラムデコーダ２７は、アドレスレジスタ２３Ｂからカラムアドレスを受け、このカラムアドレスをデコードする。カラムデコーダ２７は、デコードされたカラムアドレスに基づいて、ビット線の選択動作を行う。
センスアンプユニット２８は、読み出し動作時には、メモリセルトランジスタからビット線に読み出されたデータを検知及び増幅する。また、センスアンプユニット２８は、書き込み動作時には、書き込みデータをビット線に転送する。
データレジスタ２９は、読み出し動作時には、センスアンプユニット２８から転送されたデータを一時的に保持し、これをシリアルに入出力回路２１へ転送する。また、データレジスタ２９は、書き込み動作時には、入出力回路２１からシリアルに転送されたデータを一時的に保持し、これをセンスアンプユニット２８へパラレルに転送する。データレジスタ２９は、ＳＲＡＭなどで構成される。
ＮＡＮＤ型フラッシュメモリ２には、電源電圧ＶＣＣおよび接地電圧ＶＳＳが、対応する端子を介して、印加される。本実施形態の説明においては、入出力回路２１、ロジック制御回路２２、ステータスレジスタ２３Ａ、アドレスレジスタ２３Ｂ、コマンドレジスタ２３Ｃ、シーケンサ２４、及び電圧生成回路２５を、周辺回路６とも称する。また、カラムデコーダ２７、センスアンプユニット２８、及びデータレジスタ２９を、ページバッファ４とも称する。周辺回路６からは一部の構成要素が省略されてもよく、図示しない他の構成要素が組み込まれてもよい。ページバッファ４からは一部の構成要素が省略されてもよく、図示しない他の構成要素が組み込まれてもよい。
続いて、図２を参照しながら、プレーン３０，３１，３２，３３について説明する。プレーン３０，３１，３２，３３それぞれは、複数のブロック（図２において明示せず）を備えている。複数のブロックそれぞれは、複数のメモリセル（図２において明示でず）を備えている。図２においては、プレーン３３からプレーン３２，３１，３０と並ぶ方向であって図２の紙面に沿う方向をｘ軸として設定している。ｘ軸に直交し、後述するロウデコーダ５０Ａからロウデコーダ５０Ｂに向かう方向であって図２の紙面に沿う方向をｙ軸として設定している。ｘ軸及びｙ軸に直交し、図２の紙面を手前側に向かって貫く方向をｚ軸として設定している。図３以降においても、同様に設定したｘ軸、ｙ軸、ｚ軸を適宜用いながら説明する。
ロウデコーダ５、ページバッファ４は、プレーンごとに設けられている。プレーン３０には、ロウデコーダ５０Ａ，５０Ｂ及びページバッファ４０が設けられている。プレーン３１には、ロウデコーダ５１Ａ，５１Ｂ及びページバッファ４１が設けられている。プレーン３２には、ロウデコーダ５２Ａ，５２Ｂ及びページバッファ４２が設けられている。プレーン３３には、ロウデコーダ５３Ａ，５３Ｂ及びページバッファ４３が設けられている。
周辺回路６に含まれる制御部６１から、ロウデコーダ５０Ａ，５０Ｂ，５１Ａ，５１Ｂ，５２Ａ，５２Ｂ，５３Ａ，５３Ｂ、ページバッファ４０，４１，４２，４３に信号が出力されている。制御部６１は、例えばシーケンサ２４を含むものである。
制御部６１とロウデコーダ５３Ａ及びページバッファ４３とは、信号線７１によって繋がれている。制御部６１とロウデコーダ５２Ａ及びページバッファ４２とは、信号線７２によって繋がれている。
制御部６１とロウデコーダ５１Ａ及びページバッファ４１とは、信号線７４によって繋がれている。制御部６１とロウデコーダ５０Ａ及びページバッファ４０とは、信号線７３によって繋がれている。信号線７３，７４は、ロウデコーダ５０Ａと重なるように配線されている。
制御部６１とロウデコーダ５０Ｂとは、信号線７５によって繋がれている。制御部６１とロウデコーダ５１Ｂとは、信号線７６によって繋がれている。制御部６１とロウデコーダ５２Ｂとは、信号線７７によって繋がれている。制御部６１とロウデコーダ５３Ｂとは、信号線７８によって繋がれている。
制御部６１から延びる信号線７５，７６，７７，７８の少なくとも一部は、メモリセル部３の一部であるプレーン３０が周辺回路６に対向しない非対向領域を通っている。尚、信号線７１，７２，７３，７４，７５，７６，７７，７８は、単一の信号線には限られず、複数の信号線の束であってもよい。
図３を参照しながら、プレーン３０周辺の配線についてさらに説明する。図３は、プレーン３０近傍を説明するための図である。プレーン３０は、メモリセルアレイ３０１と、中間領域３０２と、ガードリング３０３と、を備えている。メモリセルアレイ３０１には複数のメモリセル（図３において明示せず）が設けられている。
メモリセルアレイ３０１には、メモリセルに対応するようにワード線ＷＬとビット線ＢＬとが格子状に設けられている。ワード線ＷＬは、交互に接続配線５０１Ａ，５０１Ｂに繋がっている。接続配線５０１Ａは、ロウデコーダ５０Ａに繋がっている。接続配線５０１Ｂは、ロウデコーダ５０Ｂに繋がっている。ビット線ＢＬは、ページバッファ４０に繋がっている。
プレーン３０、ロウデコーダ５０Ａ，５０Ｂを囲むように、チップエッジ９が設けられている。メモリセルアレイ３０１とチップエッジ９との間に、配線領域８１，８２，８３が設けられている。より具体的には、メモリセルアレイ３０１とガードリング３０３との間の中間領域３０２に対応するように配線領域８１，８２，８３が設けられている。
図４は、図３のＩＶ部分において、ｘ軸とｚ軸とを含む断面であってｙ軸負方向から正方向に見た断面を示す図である。配線領域８１には、信号線７５，７６，７７，７８が配線されている。配線領域８１は、基板ＳＢ側から見てビット線ＢＬ側に設けられている。ビット線ＢＬは、その端部が中間領域３０２に入らないように設けられている。配線領域８１は、ビット線ＢＬの端部からＣ＿Ｎｗｅｌｌ領域にかけて設けられている。例えば、配線領域８１とビット線ＢＬとは同層に設けられている。そのため配線領域８１とビット線ＢＬとは重ならないので、配線領域８１内の信号線７５，７６，７７，７８はビット線ＢＬからのノイズの影響を受けにくい。
図５は、図３のＶ部分において、ｙ軸とｚ軸とを含む断面であってｘ軸正方向から負方向に見た断面を示す図である。配線領域８２には、信号線７５，７６，７７，７８が配線されている。配線領域８２は、ロウデコーダ５０Ｂの一部と重なるように設けられている。
配線領域８２とロウデコーダ５０Ｂとが重なる領域について、図９を参照しながら説明する。図９は、ロウデコーダ５０Ｂ内部の配線状況を説明するための図である。
図９に示されるように、ロウデコーダ５０Ｂは、プレーン３０及び制御部６１と繋がっている。ロウデコーダ５０Ｂには複数のブロックデコーダが含まれていて、それぞれがプレーン３０に含まれるブロックと１対１で繋がっている。従って、ロウデコーダ５０Ｂ内の配線は、プレーン３０から遠ざかるに従って減少する。
ロウデコーダ５０Ｂは、配線密度が高い第１領域５０Ｂａと、第１領域５０Ｂａよりも配線密度が低い第２領域５０Ｂｂとを含んでいる。第１領域５０Ｂａでは、第１領域５０Ｂａに含まれる複数のブロックデコーダに繋がる配線と、第１領域５０Ｂａは通過し第２に領域５０Ｂｂに含まれる複数のブロックデコーダに繋がる配線との双方の配線が含まれている。一方、第２領域５０Ｂｂでは、第２に領域５０Ｂｂに含まれる複数のブロックデコーダに繋がる配線のみが含まれる。従って、第１領域５０Ｂａの全容積に対する配線の密度である配線密度は、第２領域５０Ｂｂの全容積に対する配線の密度である配線密度よりも高くなっている。第２領域５０Ｂｂにおいては、基板ＳＢに近い方の最下層メタルのみでロウデコーダ５０Ｂとワード線ＷＬとの接続をとり、基板から遠い方のメタル層を削除し、配線領域８２を確保している。信号線７５，７６，７７，７８が通過する配線領域８２は、第２領域５０Ｂｂと重なるように設けられている。
図６に示されるように、配線領域８１と配線領域８２とを繋ぐコーナー部である配線領域８３に、演算回路の一種としてのバッファ７９１を設けることができる。
図７は、図３のＩＶ部分を多層化した場合を示す図であり、ｘ軸とｚ軸とを含む断面であってｙ軸負方向から正方向に見た断面を示す図である。図７に示されるように、多層化した配線領域８１Ａを設けることができる。メモリセルアレイ３０１とガードリング３０３との間にある中間領域３０２では、ビット線ＢＬが配置されておらず、その他の配線を極力基板ＳＢ側に設けることで、配線領域８１Ａを確保することができる。配線領域８１Ａには、例えば、信号線７５ａ，７６ａ，７７ａ，７８ａという上層の配線と、信号線７５ｂ，７６ｂ，７７ｂ，７８ｂという下層の配線を含めることができる。
多層化した配線領域８１Ａでは、図８に示されるように、演算回路の一種としての論理回路７９２を設けることができる。論理回路７９２は、バッファ７９１よりも複雑な回路となるが、配線領域８１Ａの体積が配線領域８１の体積よりも大きくなるので、その内部に納めることができる。
上記説明したように、半導体記憶装置としてのＮＡＮＤ型フラッシュメモリ２は、複数のメモリセルからなるメモリセルアレイ３０１を含むメモリセル部３（プレーン３０，３１，３２，３３）と、メモリセル部３に対する書込み動作、読出し動作、及び消去動作を含む電圧転送制御を実行する周辺回路６と、周辺回路６とメモリセル部３とを繋ぎ、少なくとも一部がメモリセル部３のメモリセルアレイ３０１を除いた周辺領域の内、メモリセル部と周辺回路６とが対向していない非対向領域である配線領域８１を通っている信号線７５，７６，７７，７８と、を備える。非対向領域に信号線を通すことで、チップサイズを大きくすることなく、ビット線ＢＬへの干渉といった信号制約も回避することができる。
信号線７５，７６，７７，７８は、メモリセルアレイ３０１に繋がるワード線ＷＬを制御するロウデコーダ５０Ｂと平面視において重なる領域を通過する。平面視とは、より具体的には、例えば図２において、プレーン３０，３１，３２，３３が並ぶｘｙ平面を見通す方向から見た場合の平面視である。また別の観点からは、例えば図３において、ロウデコーダ５０Ａ，５０Ｂ及びページバッファ４０が並ぶｘｙ平面を見通す方向から見た場合の平面視である。また別の観点からは、例えば図３において、ロウデコーダ５０Ａ，５０Ｂとメモリセルアレイ３０１が並ぶｘｙ平面を見通す方向から見た場合の平面視である。
ロウデコーダ５０Ｂは、配線密度が高い第１領域５０Ｂａと、第１領域５０Ｂａよりも配線密度が低い第２領域５０Ｂｂとを含み、信号線７５，７６，７７，７８は、第２領域５０Ｂｂと重なる領域を通過する。
信号線７５，７６，７７，７８は、非対向領域である配線領域８１の端部でメモリセルアレイ３０１の外周に沿って屈曲するコーナー部を備えており、コーナー部に演算回路としてのバッファ７９１や論理回路７９２が設けられている。
以上、具体例を参照しつつ本実施形態について説明した。しかし、本開示はこれらの具体例に限定されるものではない。これら具体例に、当業者が適宜設計変更を加えたものも、本開示の特徴を備えている限り、本開示の範囲に包含される。前述した各具体例が備える各要素およびその配置、条件、形状などは、例示したものに限定されるわけではなく適宜変更することができる。前述した各具体例が備える各要素は、技術的な矛盾が生じない限り、適宜組み合わせを変えることができる。
２：ＮＡＮＤ型フラッシュメモリ
３：メモリセル部
５：ロウデコーダ
６：周辺回路
７１，７２，７３，７４，７５，７６，７７，７８：信号線
３０１：メモリセルアレイ
８１，８２，８３：配線領域

Claims (5)

  1. 半導体記憶装置であって、
    複数のメモリセルアレイを含むメモリセル部と、
    前記メモリセル部に対する書込み動作、読出し動作、及び消去動作を含む電圧転送制御を実行する周辺回路と、
    前記周辺回路と前記メモリセル部とに接続され、少なくとも一部が、前記メモリセル部の前記メモリセルアレイの周辺に形成された周辺領域の内、前記メモリセル部と前記周辺回路とが対向していない非対向領域に形成された信号線と、を備え、
    前記信号線は、前記メモリセルアレイに接続されたワード線を制御するロウデコーダと平面視において重なる領域を通過し、
    前記ロウデコーダは、配線密度が高い第１領域と、前記第１領域よりも配線密度が低い第２領域とを含み、
    前記信号線は、前記第２領域と重なる領域を通過する半導体記憶装置。
  2. 請求項１に記載の半導体記憶装置であって、
    前記信号線は、前記非対向領域の端部で前記メモリセルアレイの外周に沿って屈曲するコーナー部を備えており、前記コーナー部に演算回路が設けられている半導体記憶装置。
  3. 半導体記憶装置であって、
    複数のメモリセルアレイを含むメモリセル部と、
    前記メモリセル部に対する書込み動作、読出し動作、及び消去動作を含む電圧転送制御を実行する周辺回路と、
    前記周辺回路と前記メモリセル部とに接続され、少なくとも一部が、前記メモリセル部の前記メモリセルアレイの周辺に形成された周辺領域の内、前記メモリセル部と前記周辺回路とが対向していない非対向領域に形成された信号線と、を備え、
    前記信号線は、前記非対向領域の端部で前記メモリセルアレイの外周に沿って屈曲するコーナー部を備えており、前記コーナー部に演算回路が設けられている半導体記憶装置。
  4. 請求項３に記載の半導体記憶装置であって、
    前記信号線は、前記メモリセルアレイに接続されたワード線を制御するロウデコーダと平面視において重なる領域を通過する半導体記憶装置。
  5. 請求項４に記載の半導体記憶装置であって、
    前記ロウデコーダは、配線密度が高い第１領域と、前記第１領域よりも配線密度が低い第２領域とを含み、
    前記信号線は、前記第２領域と重なる領域を通過する半導体記憶装置。
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