JPH09148547A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH09148547A JPH09148547A JP30592395A JP30592395A JPH09148547A JP H09148547 A JPH09148547 A JP H09148547A JP 30592395 A JP30592395 A JP 30592395A JP 30592395 A JP30592395 A JP 30592395A JP H09148547 A JPH09148547 A JP H09148547A
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- Japan
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- test circuit
- array master
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Abstract
(57)【要約】
【課題】 マスタレイアウトを効率よく行え、無駄なチ
ップ面積の増加を抑制できる半導体集積回路を実現す
る。 【解決手段】 テスト回路をコントロールロジック部１
と自己テスト回路２とを二分割し、ゲートアレイマスタ
５の搭載ゲート数に依存しない固定サイズのコントロー
ルロジック部１をゲートアレイマスタ５の領域に配置
し、ゲートアレイマスタ５の搭載するゲート数に依存す
る自己テスト回路２と他の回路、たとえば、センスライ
ンレシーバー３、プローブラインドライバー４とをゲー
トアレイマスタ５領域の外部に配置し、かつ、コントロ
ールロジック部１をゲートアレイマスタ５領域の最左下
に配置する。
ップ面積の増加を抑制できる半導体集積回路を実現す
る。 【解決手段】 テスト回路をコントロールロジック部１
と自己テスト回路２とを二分割し、ゲートアレイマスタ
５の搭載ゲート数に依存しない固定サイズのコントロー
ルロジック部１をゲートアレイマスタ５の領域に配置
し、ゲートアレイマスタ５の搭載するゲート数に依存す
る自己テスト回路２と他の回路、たとえば、センスライ
ンレシーバー３、プローブラインドライバー４とをゲー
トアレイマスタ５領域の外部に配置し、かつ、コントロ
ールロジック部１をゲートアレイマスタ５領域の最左下
に配置する。
Description
【０００１】
【発明の属する技術分野】本発明は、クロッスチェック
方法を採用したゲートアレイ方式の半導体集積回路に関
するものである。
方法を採用したゲートアレイ方式の半導体集積回路に関
するものである。
【０００２】
【従来の技術】図３は従来のクロッスチェック用テスト
回路を有するゲートアレイマスタの概略図を示してい
る。図３において、１はテスト回路におけるコントロー
ルロジック部、２は自己テスト回路、３はセンスライン
レシーバ、４はプローブラインドライバ、５はゲートア
レイマスタ、６は入出力部をそれぞれ示している。な
お、コントロールロジック部１は、ゲートアレイマスタ
の搭載ゲート数に依存しない固定回路であり、自己テス
ト回路２、センスラインレシーバ３およびプローブライ
ンドライバ４は搭載ゲート数によりそのサイズが増減す
る非固定回路である。
回路を有するゲートアレイマスタの概略図を示してい
る。図３において、１はテスト回路におけるコントロー
ルロジック部、２は自己テスト回路、３はセンスライン
レシーバ、４はプローブラインドライバ、５はゲートア
レイマスタ、６は入出力部をそれぞれ示している。な
お、コントロールロジック部１は、ゲートアレイマスタ
の搭載ゲート数に依存しない固定回路であり、自己テス
ト回路２、センスラインレシーバ３およびプローブライ
ンドライバ４は搭載ゲート数によりそのサイズが増減す
る非固定回路である。
【０００３】図示のように、テスト回路のコントロール
ロジック部１がゲートアレイマスタ５の外部に配置され
ている。さらに、ゲートアレイ５の搭載ゲート数により
そのサイズが増減する非固定回路、たとえば、自己テス
ト回路２、センスラインレシーバ３、プローブラインド
ライバ４もゲートアレイマスタ５の外部に配置されてい
る。
ロジック部１がゲートアレイマスタ５の外部に配置され
ている。さらに、ゲートアレイ５の搭載ゲート数により
そのサイズが増減する非固定回路、たとえば、自己テス
ト回路２、センスラインレシーバ３、プローブラインド
ライバ４もゲートアレイマスタ５の外部に配置されてい
る。
【０００４】図４はこのようなゲートアレイの具体的な
構造を示す概略図である。図４において、１はコントロ
ールロジック部、３はセンスラインレシーバ、４はプロ
ーブラインドライバ、５はゲートアレイマスタ、１０は
センスライン、１１はプローブラインをそれぞれ示して
いる。
構造を示す概略図である。図４において、１はコントロ
ールロジック部、３はセンスラインレシーバ、４はプロ
ーブラインドライバ、５はゲートアレイマスタ、１０は
センスライン、１１はプローブラインをそれぞれ示して
いる。
【０００５】図示のように、センスラインレシーバ３に
複数のセンスライン１０が接続され、プローブラインド
ライバ４に複数のプローブライン１１が接続されてい
る。これらのセンスライン１０とプローブライン１１が
互いに交差して配置され、それらの交差点に複数のゲー
ト素子およびメモリ素子が配置される。これらのゲート
素子またはメモリ素子のデータ入出力端子がそれぞれス
イッチ回路を介してセンスライン１０に接続され、セン
スライン１０を通してセンスラインレシーバ３にデータ
を出力する。
複数のセンスライン１０が接続され、プローブラインド
ライバ４に複数のプローブライン１１が接続されてい
る。これらのセンスライン１０とプローブライン１１が
互いに交差して配置され、それらの交差点に複数のゲー
ト素子およびメモリ素子が配置される。これらのゲート
素子またはメモリ素子のデータ入出力端子がそれぞれス
イッチ回路を介してセンスライン１０に接続され、セン
スライン１０を通してセンスラインレシーバ３にデータ
を出力する。
【０００６】また、上述したデータの入出力は、スイッ
チ回路を介して行われ、スイッチ回路のオン／オフ状態
は、それぞれのスイッチ回路の制御端子に接続されたプ
ローブライン１１に入力された制御信号によって制御さ
れる。
チ回路を介して行われ、スイッチ回路のオン／オフ状態
は、それぞれのスイッチ回路の制御端子に接続されたプ
ローブライン１１に入力された制御信号によって制御さ
れる。
【０００７】上記のような構成によって、図４に示すゲ
ートアレイにおいて、プローブライン１１によって、任
意のゲート素子またはメモリ素子が選択され、センスラ
イン１０によって選択されたゲート素子またはメモリ素
子に対してデータの書き込み、さらに選択されたゲート
素子またはメモリ素子からデータの読み出しが行われ
る。このように、ゲート素子またはメモリ素子に対する
書き込みおよび読み出し動作によって、回路の論理状態
を検査できる。
ートアレイにおいて、プローブライン１１によって、任
意のゲート素子またはメモリ素子が選択され、センスラ
イン１０によって選択されたゲート素子またはメモリ素
子に対してデータの書き込み、さらに選択されたゲート
素子またはメモリ素子からデータの読み出しが行われ
る。このように、ゲート素子またはメモリ素子に対する
書き込みおよび読み出し動作によって、回路の論理状態
を検査できる。
【０００８】
【発明が解決しようとする課題】ところで、上述した従
来のゲートアレイ回路においては、図３に示すように、
固定回路であるコントロールロジック部１と非固定回路
である自己テスト回路２などの回路をまとめて、ゲート
アレイマスタの外部に配置するように設計されるため、
回路からレイアウトパターンを設計することが困難であ
り、回路を手動でマスタ上に配置していたため、マスタ
レイアウトの効率が悪く、かつ、図３に示すように、ゲ
ートアレイマスタの外部に配置していたため、搭載ゲー
ト数が増加すると、固定回路であるコントロールロジッ
ク部１の右隣の部分に無駄な領域が増加し、チップの余
分な面積の増加を引き起こしてしまうという問題があ
る。
来のゲートアレイ回路においては、図３に示すように、
固定回路であるコントロールロジック部１と非固定回路
である自己テスト回路２などの回路をまとめて、ゲート
アレイマスタの外部に配置するように設計されるため、
回路からレイアウトパターンを設計することが困難であ
り、回路を手動でマスタ上に配置していたため、マスタ
レイアウトの効率が悪く、かつ、図３に示すように、ゲ
ートアレイマスタの外部に配置していたため、搭載ゲー
ト数が増加すると、固定回路であるコントロールロジッ
ク部１の右隣の部分に無駄な領域が増加し、チップの余
分な面積の増加を引き起こしてしまうという問題があ
る。
【０００９】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、無駄なチップ面積の増加を抑制
でき、マスタレイアウトを効率よく行える半導体集積回
路を提供することにある。
のであり、その目的は、無駄なチップ面積の増加を抑制
でき、マスタレイアウトを効率よく行える半導体集積回
路を提供することにある。
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、クロッスチェック方法を用いたテスト回
路を具備し、二分割されたテスト回路をそれぞれ異なる
領域に配置する半導体集積回路であって、複数のゲート
素子によって構成されたゲートアレイマスタと、上記ゲ
ートアレイマスタの外部に配置され、ゲートアレイのサ
イズに応じてそのサイズが増減する第１のテスト回路
と、上記ゲートアレイマスタの内部に配置され、固定サ
イズの第２のテスト回路とを有する。
め、本発明は、クロッスチェック方法を用いたテスト回
路を具備し、二分割されたテスト回路をそれぞれ異なる
領域に配置する半導体集積回路であって、複数のゲート
素子によって構成されたゲートアレイマスタと、上記ゲ
ートアレイマスタの外部に配置され、ゲートアレイのサ
イズに応じてそのサイズが増減する第１のテスト回路
と、上記ゲートアレイマスタの内部に配置され、固定サ
イズの第２のテスト回路とを有する。
【００１１】本発明によれば、テスト回路をゲートアレ
イマスタに搭載するゲート数に依存する第１のテスト回
路とゲートアレイマスタに搭載するゲート数に依存しな
い第２のテスト回路の二部分に分割され、分割された第
１のテスト回路はゲートアレイマスタ領域の外部に配置
され、分割された第２のテスト回路はゲートアレイマス
タ領域の内部に配置される。これによって、マスタレイ
アウトを効率よく行え、無駄なチップ面積の増加を抑制
できる。
イマスタに搭載するゲート数に依存する第１のテスト回
路とゲートアレイマスタに搭載するゲート数に依存しな
い第２のテスト回路の二部分に分割され、分割された第
１のテスト回路はゲートアレイマスタ領域の外部に配置
され、分割された第２のテスト回路はゲートアレイマス
タ領域の内部に配置される。これによって、マスタレイ
アウトを効率よく行え、無駄なチップ面積の増加を抑制
できる。
【００１２】
【発明の実施の形態】図１は、本発明に係る半導体集積
回路の一実施形態を示す概略レイアウト図である。図１
において、１はテスト回路におけるコントロールロジッ
ク部、２は自己テスト回路、３はセンスラインレシー
バ、４はプローブラインドライバ、５はゲートアレイマ
スタ、６は入出力部をそれぞれ示している。なお、図示
のようにコントロールロジック部１は、二つの部分によ
って構成され、その一つは、ゲートアレイマスタ５の搭
載ゲート数に依存しない固定回路であり、ゲートアレイ
マスタ５の領域に配置されている。そして、もう一つ
は、センスラインレシーバ３とプローブラインドライバ
４との交点に配置されている。また、ゲートアレイマス
タ５の周囲に配置された自己テスト回路２、センスライ
ンレシーバ３およびプローブラインドライバ４は、ゲー
トアレイマスタ５の搭載するゲート数によりそのサイズ
が増減する非固定回路である。
回路の一実施形態を示す概略レイアウト図である。図１
において、１はテスト回路におけるコントロールロジッ
ク部、２は自己テスト回路、３はセンスラインレシー
バ、４はプローブラインドライバ、５はゲートアレイマ
スタ、６は入出力部をそれぞれ示している。なお、図示
のようにコントロールロジック部１は、二つの部分によ
って構成され、その一つは、ゲートアレイマスタ５の搭
載ゲート数に依存しない固定回路であり、ゲートアレイ
マスタ５の領域に配置されている。そして、もう一つ
は、センスラインレシーバ３とプローブラインドライバ
４との交点に配置されている。また、ゲートアレイマス
タ５の周囲に配置された自己テスト回路２、センスライ
ンレシーバ３およびプローブラインドライバ４は、ゲー
トアレイマスタ５の搭載するゲート数によりそのサイズ
が増減する非固定回路である。
【００１３】図１に示すように、テスト回路がコントロ
ールロジック部１と自己テスト回路との二つの部分に分
割され、搭載ゲート数に依存しないコントロールロジッ
ク部１がゲートアレイマスタ５と同じ領域に配置され、
搭載ゲート数に依存する自己テスト回路２がゲートアレ
イマスタ５領域の外部に配置されている。また、ゲート
アレイマスタ５の搭載ゲート数に依存する他の回路部
分、たとえば、センスラインレシーバ３、プローブライ
ンドライバ４もゲートアレイマスタ５領域の外部に配置
されている。さらに、半導体チップの外側にゲートアレ
イマスタ５と外部回路との間に制御信号およびデータの
入出力を行うため、入出力部６が設けられている。
ールロジック部１と自己テスト回路との二つの部分に分
割され、搭載ゲート数に依存しないコントロールロジッ
ク部１がゲートアレイマスタ５と同じ領域に配置され、
搭載ゲート数に依存する自己テスト回路２がゲートアレ
イマスタ５領域の外部に配置されている。また、ゲート
アレイマスタ５の搭載ゲート数に依存する他の回路部
分、たとえば、センスラインレシーバ３、プローブライ
ンドライバ４もゲートアレイマスタ５領域の外部に配置
されている。さらに、半導体チップの外側にゲートアレ
イマスタ５と外部回路との間に制御信号およびデータの
入出力を行うため、入出力部６が設けられている。
【００１４】また、ゲートアレイマスタ５の搭載するゲ
ート数に依存しないコントロールロジック部１がゲート
アレイマスタ５領域に配置され、その位置として、コン
トロールロジック部と自己テスト回路との間の配線が容
易に行えるように、たとえば、ゲートアレイマスタ５領
域の最左下の部分に配置される。
ート数に依存しないコントロールロジック部１がゲート
アレイマスタ５領域に配置され、その位置として、コン
トロールロジック部と自己テスト回路との間の配線が容
易に行えるように、たとえば、ゲートアレイマスタ５領
域の最左下の部分に配置される。
【００１５】図２はゲートアレイの基本セルの構造を示
す図である。図２において、１０はセンスライン、１１
はプローブライン、１２はｐ領域、１３はｎ領域、１
４、１５は基板コンタクトをそれぞれ示している。な
お、センスライン１０は、たとえば、金属によって構成
され、プローブライン１１は、たとえば、ポリシリコン
によって構成されている。
す図である。図２において、１０はセンスライン、１１
はプローブライン、１２はｐ領域、１３はｎ領域、１
４、１５は基板コンタクトをそれぞれ示している。な
お、センスライン１０は、たとえば、金属によって構成
され、プローブライン１１は、たとえば、ポリシリコン
によって構成されている。
【００１６】図２に示すように、ゲートアレイの基本セ
ルは互いに交差するセンスライン１０とプローブライン
１１、半導体回路を構成するｐ領域１２、ｎ領域１３お
よびウェル領域によって構成されている。ゲートアレイ
マスタ５およびゲートアレイマスタ５領域に配置された
テスト回路１はこのような複数、たとえば、数百万個の
ゲートアレイ基本セルによって構成される。
ルは互いに交差するセンスライン１０とプローブライン
１１、半導体回路を構成するｐ領域１２、ｎ領域１３お
よびウェル領域によって構成されている。ゲートアレイ
マスタ５およびゲートアレイマスタ５領域に配置された
テスト回路１はこのような複数、たとえば、数百万個の
ゲートアレイ基本セルによって構成される。
【００１７】マスタレイアウト設計時、ジェネレータに
よって、ゲートアレイ基本セルの配置およびこれらのゲ
ートアレイ基本セルを接続する配線が自動的に生成され
る。搭載ゲート数に依存する自己テスト回路２、センス
ラインレシーバ３およびプローブラインドライバ４のレ
イアウトの設計はゲートアレイマスタ５におけるセンス
ラインの本数およびプローブラインの本数をパラメータ
として、ジェネレータによって自動的に行われる。
よって、ゲートアレイ基本セルの配置およびこれらのゲ
ートアレイ基本セルを接続する配線が自動的に生成され
る。搭載ゲート数に依存する自己テスト回路２、センス
ラインレシーバ３およびプローブラインドライバ４のレ
イアウトの設計はゲートアレイマスタ５におけるセンス
ラインの本数およびプローブラインの本数をパラメータ
として、ジェネレータによって自動的に行われる。
【００１８】また、分割された二部分のテスト回路間の
配線は配線層の論理設計時に行われ、配線層のチップレ
イアウト時に実配線される。さらに、ジェネレータのネ
ットリスト生成機能を用いて、自動生成されたテスト回
路およびゲートアレイマスタ５の検証が行われる。これ
によって、テスト回路およびゲートアレイマスタの検証
を容易に行える。
配線は配線層の論理設計時に行われ、配線層のチップレ
イアウト時に実配線される。さらに、ジェネレータのネ
ットリスト生成機能を用いて、自動生成されたテスト回
路およびゲートアレイマスタ５の検証が行われる。これ
によって、テスト回路およびゲートアレイマスタの検証
を容易に行える。
【００１９】以上説明したように、本実施形態によれ
ば、テスト回路をコントロールロジック部１と自己テス
ト回路２とを二分割し、ゲートアレイマスタ５の搭載ゲ
ート数に依存しない固定サイズのコントロールロジック
部１をゲートアレイマスタ５の領域に配置し、ゲートア
レイマスタ５の搭載するゲート数に依存する自己テスト
回路２と他の回路部分、たとえば、センスラインレシー
バ３、プローブラインドライバ４とをともにゲートアレ
イマスタ５の領域の外部に配置し、また、特にクロスチ
ェック未使用時には固定回路１の挿入が不必要となるの
で、無駄なチップ面積の増加を抑制でき、また、分割さ
れたテスト回路の二部分の間に、配線を容易に行える。
その結果、半導体チップの利用率の向上を図れ、マスタ
レイアウトが効率よく行える。
ば、テスト回路をコントロールロジック部１と自己テス
ト回路２とを二分割し、ゲートアレイマスタ５の搭載ゲ
ート数に依存しない固定サイズのコントロールロジック
部１をゲートアレイマスタ５の領域に配置し、ゲートア
レイマスタ５の搭載するゲート数に依存する自己テスト
回路２と他の回路部分、たとえば、センスラインレシー
バ３、プローブラインドライバ４とをともにゲートアレ
イマスタ５の領域の外部に配置し、また、特にクロスチ
ェック未使用時には固定回路１の挿入が不必要となるの
で、無駄なチップ面積の増加を抑制でき、また、分割さ
れたテスト回路の二部分の間に、配線を容易に行える。
その結果、半導体チップの利用率の向上を図れ、マスタ
レイアウトが効率よく行える。
【００２０】
【発明の効果】以上説明したように、本発明の半導体集
積回路によれば、ゲートアレイマスタの搭載ゲート数に
依存しない回路部をゲートアレイマスタ領域に配置する
ことにより、無駄なチップ面積の増加を抑制でき、チッ
プ面積の利用率の向上を図れ、マスタレイアウトが効率
よく行うことができる。また、ゲートアレイマスタの搭
載ゲート数に依存する回路部をジェネレータによって自
動生成が容易に行えるようになる。その結果、自動生成
されたテスト回路およびゲートアレイマスタの検証を容
易に行える利点がある。
積回路によれば、ゲートアレイマスタの搭載ゲート数に
依存しない回路部をゲートアレイマスタ領域に配置する
ことにより、無駄なチップ面積の増加を抑制でき、チッ
プ面積の利用率の向上を図れ、マスタレイアウトが効率
よく行うことができる。また、ゲートアレイマスタの搭
載ゲート数に依存する回路部をジェネレータによって自
動生成が容易に行えるようになる。その結果、自動生成
されたテスト回路およびゲートアレイマスタの検証を容
易に行える利点がある。
【図１】本発明に係る半導体集積回路の一実施形態を示
す簡略レイアウト図である。
す簡略レイアウト図である。
【図２】ゲートアレイの基本セルの構造を示す図であ
る。
る。
【図３】従来の半導体集積回路の一例を示す簡略レイア
ウト図である。
ウト図である。
【図４】従来のゲートアレイの構造を示す図である。
【符号の説明】 １…コントロールロジック部 ２…自己テスト回路 ３…センスラインレシーバ ４…プローブラインドライバ ５…ゲートアレイマスタ ６…入出力部 １０…センスライン １１…プローブライン １２…ｐ領域 １３…ｎ領域 １４，１５…基板コンタクト
Claims (1)
- 【請求項１】 クロッスチェック方法を用いたテスト回
路を具備し、二分割されたテスト回路をそれぞれ異なる
領域に配置する半導体集積回路であって、 複数のゲート素子によって構成されたゲートアレイマス
タと、 上記ゲートアレイマスタの外部に配置され、ゲートアレ
イのサイズに応じてそのサイズが増減する第１のテスト
回路と、 上記ゲートアレイマスタの内部に配置され、固定サイズ
の第２のテスト回路とを有する半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30592395A JP3493851B2 (ja) | 1995-11-24 | 1995-11-24 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30592395A JP3493851B2 (ja) | 1995-11-24 | 1995-11-24 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09148547A true JPH09148547A (ja) | 1997-06-06 |
| JP3493851B2 JP3493851B2 (ja) | 2004-02-03 |
Family
ID=17950932
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30592395A Expired - Fee Related JP3493851B2 (ja) | 1995-11-24 | 1995-11-24 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3493851B2 (ja) |
-
1995
- 1995-11-24 JP JP30592395A patent/JP3493851B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3493851B2 (ja) | 2004-02-03 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |