JPH0983348A

JPH0983348A - 可変論理回路

Info

Publication number: JPH0983348A
Application number: JP7237323A
Authority: JP
Inventors: Nobuo Tanba; 展雄丹場; Mitsugi Kusunoki; 貢楠; Kenji Miyazaki; 健司宮崎; Akira Masaki; 亮正木; Akira Yamagiwa; 明山際
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1995-09-14
Filing date: 1995-09-14
Publication date: 1997-03-28
Also published as: TW368780B; KR970017605A; US5852365A

Abstract

(57)【要約】【構成】メモリセルと、このメモリセルの記憶情報に
したがってオン状態またはオフ状態が決定されるトラン
ジスタと、該トランジスタと直列に接続され入力信号に
よってオンまたはオフされるトランジスタと、これらの
トランジスタの状態に応じた電位を発生するトランジス
タと、発生された電位を選択信号に応じて出力端子に伝
達もしくは遮断する伝送手段とによって可変論理回路を
構成するようにしたので、メモリセルの記憶情報にした
がってオン状態またはオフ状態が決定されるトランジス
タと直列に接続されたトランジスタを設けてこれを入力
信号によってオンまたはオフさせるようにした。【効果】従来の可変論理回路に比べて構成素子数を減
らすことができるとともに、実現できる論理機能の種類
を増加させることができる。また、少ない素子数で可変
論理回路を構成することができるため単独で多入力（例
えば５入力以上）の論理回路を実現することができると
いう効果がある。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路技術さ
らにはメモリ素子に記憶されたデータによって論理機能
が変更可能にされる可変論理回路に適用して有効な技術
に関し、例えば利用者が任意に論理を構成可能なプログ
ラマブル論理ＬＳＩ（大規模集積回路）に利用して有効
な技術に関する。上記プログラマブル論理ＬＳＩは、Ｆ
ＰＧＡ（Field Programmable Gate Array）やＦＰＬＡ
（Field Programmable Logic Array）等を含む。

【０００２】

【従来の技術】従来、ユーザがプログラム可能な可変論
理回路として、例えば図１に示すような回路が知られて
いる（米国特許第４８７０３０２号）。図１の可変論理
回路は、４入力の場合の論理回路であり、１６個のメモ
リ素子Ｍ０〜Ｍ１５と、ピラミッド状もしくはツリー状
に構成された３０個のトランスファゲートとしてのＭＯ
ＳＦＥＴ（Metal Oxide Semiconducter Field Effect T
ransister）Ｔ１〜Ｔ３０と入力信号に対応した４個の
インバータＩＶ１〜ＩＶ４とからなる選択回路ＳＥＬと
により構成されている。

【０００３】上記可変論理回路においては、メモリ素子
Ｍ０〜Ｍ１５に記憶されたデータを４つの入力信号Ａ，
Ｂ，Ｃ，Ｄで選択し出力させることで、２の１６乗（Ｎ
入力の回路では２のＮ乗）種類の論理機能を実現するこ
とができるとともに、１６×１ビットのメモリ回路とし
て使用することもできる。

【０００４】

【発明が解決しようとする課題】しかしながら、上記可
変論理回路は、１つの論理回路当たりの素子数が入力数
に比較して非常に多いため、かかる可変論理回路を多数
使用して従来のゲートアレイに相当するような大規模な
プログラマブル論理ＬＳＩを実現しようとすると、１つ
のチップ上に搭載できる可変論理回路の数をそれほど多
くできないということを発明者等は明らかにした。

【０００５】また、図１の可変論理回路は、入力数すな
わちメモリ数を増やそうとすると、選択回路ＳＥＬを構
成するＭＯＳＦＥＴの数が２のべき乗の割合で増加して
しまうため、ますます素子数が多くなってしまう。

【０００６】さらに、図１の可変論理回路においては、
メモリ素子から読み出された信号が４段のトランスファ
ＭＯＳＦＥＴを通過することになるため、各ＭＯＳＦＥ
Ｔを通過する度に信号のレベルがＭＯＳＦＥＴのしきい
値電圧分だけ下がってしまい次段の回路の動作マージン
が低下してしまう。特に、大規模な論理ＬＳＩでは、微
細加工半導体プロセスでのトランジスタの信頼性を確保
するためや消費電力を低減するために低電源電圧を用い
ることが行われるが、その場合には上記伝送時の信号の
レベルダウンがネックとなって、可変論理回路における
トランスファＭＯＳＦＥＴの段数従って入力数を多くす
ることができないという問題点がある。

【０００７】上記トランスファＭＯＳＦＥＴでの信号の
レベルダウンを回避する方法としてＮチャネルＭＯＳＦ
ＥＴとＰチャネルＭＯＳＦＥＴとを並列に接続したいわ
ゆるＣＭＯＳトランスファゲートを使用する技術もある
が、これを適用するとさらに素子数が増加してしまうと
いう不具合がある。

【０００８】上記の理由から図１に示す従来の可変論理
回路にあっては、現実的には４入力が上限に近く、１つ
で５入力以上の可変論理回路を実現することが困難であ
る。そのため、多入力の論理回路を構成するには複数の
可変論理回路を組み合わせる必要があり、その場合、論
理回路間を接続する信号線が増加してしまうという不具
合がある。

【０００９】また、図１の可変論理回路にあっては、信
号がトランスファＭＯＳＦＥＴを通過する度にＭＯＳＦ
ＥＴのオン抵抗によって信号伝搬遅延時間が増大すると
いう問題点がある。しかも、大規模な論理ＬＳＩを実現
するには回路を構成する素子のサイズを小さくしなけれ
ばならず、それによってＭＯＳＦＥＴのオン抵抗は数Ｋ
オームから数１０Ｋオームに達し、ＬＳＩの動作速度が
著しく低下してしまう。特に多入力の可変論理回路で
は、トランスファＭＯＳＦＥＴの段数が多いため遅延時
間が大きくなるという不具合がある。

【００１０】この発明の目的は、少ない素子数で実現可
能な論理機能が豊富な可変論理回路を提供することにあ
る。

【００１１】この発明の他の目的は、信号のレベルダウ
ンがなく次段の回路の動作マージンを低下させることが
ない可変論理回路を提供することにある。

【００１２】この発明の他の目的は、単独で多入力の論
理回路を構成することができる可変論理回路を提供する
ことにある。

【００１３】この発明のさらに他の目的は、信号伝搬遅
延時間の小さな可変論理回路を提供し、もって高速動作
可能な論理ＬＳＩを実現することにある。

【００１４】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。

【００１５】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。

【００１６】すなわち、メモリセルと、このメモリセル
の記憶情報にしたがってオン状態またはオフ状態が決定
されるトランジスタと、該トランジスタと直列に接続さ
れ入力信号によってオンまたはオフされるトランジスタ
と、これらのトランジスタの状態に応じた電位を発生す
るトランジスタと、発生された電位を選択信号に応じて
出力端子に伝達もしくは遮断する伝送手段とによって可
変論理回路を構成するようにしたものである。

【００１７】また、上記メモリセルおよびこれによって
オン、オフされるトランジスタをそれぞれ偶数個設け、
２個ずつ対をなすように構成する。

【００１８】

【作用】上記した手段によれば、メモリセルの記憶情報
にしたがってオン状態またはオフ状態が決定されるトラ
ンジスタと直列に接続されたトランジスタを設けてこれ
を入力信号によってオンまたはオフさせるようにしてい
るため、従来の可変論理回路に比べて少ない構成素子数
で、実現できる論理機能の種類を増加させることができ
る。

【００１９】また、信号のレベルダウンを小さくするこ
とができるため単独で多入力（例えば５入力以上）の論
理回路を実現することができる。

【００２０】さらに、上記メモリセルおよびこれによっ
てオン、オフされるトランジスタをそれぞれ偶数個設
け、２個ずつ対をなすように構成することにより、伝送
手段（トランスファゲート）の段数を減らすことがで
き、これによって信号の伝搬遅延時間を小さくすること
ができ、その結果、高速動作可能な論理ＬＳＩを実現す
ることができる。

【００２１】

【実施例】以下、本発明の好適な実施例を図面に基づい
て説明する。

【００２２】図２は本発明に係る可変論理回路の第１の
実施例を示す回路図である。なお、図２の可変論理回路
は、メモリセルを８個有する４入力論理の一例である。

【００２３】図２において、Ｍ０，Ｍ１はメモリセルで
あり、図２の可変論理回路は、各々メモリセルを２個ず
つ有する４個の積和演算回路ＣＡ１〜ＣＡ４と、これら
の積和演算回路ＣＡ１〜ＣＡ４の出力信号を共通の出力
ノードｎ0に伝達するための伝送手段としてのＭＯＳト
ランスファゲートＴＧ１〜ＴＧ４およびＴＧ１１，ＴＧ
１２と、共通出力ノードｎ0に接続された出力インバー
タＩＶｏと、入力される選択信号ＳＥＬ１に基づいて上
記ＭＯＳトランスファゲートＴＧ２，ＴＧ４を制御する
信号を形成するインバータＩＶ１と、選択信号ＳＥＬ２
に基づいて上記ＭＯＳトランスファゲートＴＧ１２を制
御する信号を形成するインバータＩＶ２とにより構成さ
れている。

【００２４】さらに、上記積和演算回路ＣＡ１〜ＣＡ４
は、それぞれ上記一対のメモリセル（Ｍ０，Ｍ１）と、
これらのメモリセルの出力電圧（保持情報）をゲート端
子に受ける一対のスイッチＭＯＳＦＥＴＱ０，Ｑ１
と、これらのスイッチＭＯＳＦＥＴＱ０，Ｑ１のソー
ス端子と接地点との間にそれぞれ直列形態に接続された
スイッチＭＯＳＦＥＴＱ２，Ｑ３と、上記ＭＯＳＦＥ
ＴＱ０，Ｑ１の共通ドレイン端子と電源電圧端子との
間に接続されたＰチャネル形ＭＯＳＦＥＴＱ４と、入
力信号Ｗ（Ｘ，Ｙ，Ｚ）を反転するインバータＩＶｉと
により構成されており、上記ＭＯＳＦＥＴＱ４はその
ゲート端子に接地電位が印加されて負荷抵抗として作用
するとともに、上記ＭＯＳＦＥＴＱ２，Ｑ３のゲート
端子には入力信号Ｗ（Ｘ，Ｙ，Ｚ）とその反転信号が印
加されるようになっている。

【００２５】この実施例の可変論理回路は、上記のよう
に構成されているため、各積和論理回路内のメモリセル
へ記憶させるデータによって、４つの入力信号および２
つの選択信号の組合せに応じて１８７６通りの論理機能
を実現することができる。これは図１に示す従来の４入
力可変論理回路の実現可能な２の１６乗通りに比べると
少ないが、それでもかなりの種類の論理機能をカバーす
ることができる。ただし、可変論理回路内のメモリセル
の数を基準にして比較すると、従来方式の可変回路では
メモリセルを８個（入力数は３）とすると実現可能な論
理機能の数は２の８乗すなわち２５６通りであるので、
本実施例の可変論理回路の方がはるかに多くの論理機能
を実現することができる。

【００２６】表１に本実施例の可変論理回路の実現可能
な論理の種類の計算式を示す。表１の計算式の欄に示さ
れている式のなかで、2Ｃ1はペアとなっているメモリセ
ルの一方に「１」が記憶されている場合を、また2Ｃ2は
ペアとなっているメモリセルの両方に「１」が記憶され
ている場合を示している。さらに、論理種Ｆ２〜Ｆ８欄
の各計算式の最後の数字「２」，「５」，「１５」は、
入力として同一の信号が重複して入力される場合（例え
ば図３のように入力がすべてＸの場合等）を考慮したも
ので、有効な信号の組合せ数を示すものである。表２〜
表４に具体的な信号の組合せを示す。

【００２７】

【表１】

【００２８】

【表２】

【００２９】

【表３】

【００３０】

【表４】

【００３１】また、本実施例の可変論理回路は、図３に
示すように、各積和演算回路ＣＡ１〜ＣＡ４に共通の入
力信号Ｘを供給するように接続することにより、選択信
号Ａ，Ｂと入力信号Ｘとをアドレス信号とする８×１ビ
ットのメモリ回路として動作させることができる。表５
に、可変論理回路をメモリ回路として使用する場合のビ
ットマップの一例を示す。表５は、信号Ａ，Ｂ，Ｘが右
欄のような組合せになったときに左欄のメモリセルが選
択されることを意味している。

【００３２】

【表５】

【００３３】なお、図３のように本実施例の可変論理回
路において４つの入力信号を共通にしたものが、従来方
式の３入力の可変論理回路と同等の機能を有するもので
ある。図２と図３を比較すれば、本実施例の可変論理回
路は従来方式の可変論理回路に比べて入力信号を３本余
計に持つことができるため、実現可能な論理機能数がは
るかに多いことが容易に理解される。

【００３４】図４に本発明に係る可変論理回路の第２の
実施例を示す。なお、図４の可変論理回路は、メモリセ
ルを４個有する２入力論理の例である。

【００３５】第１実施例（図２）の４入力可変論理回路
と比較すると明らかなように、２入力可変論理回路で
は、積和演算回路は２個（ＣＡ１とＣＡ２）で、これら
の積和演算回路ＣＡ１，ＣＡ２の出力信号を共通の出力
ノードｎ0に伝達するための伝送手段としてのＭＯＳト
ランスファゲートは１段（ＴＧ１とＴＧ２）で済むこと
が分かる。

【００３６】なお、この実施例においては図２の実施例
におけるＭＯＳＦＥＴＱ０，Ｑ１の共通ドレイン端子
と電源電圧端子との間に接続されたＰチャネル形ＭＯＳ
ＦＥＴＱ４のゲート端子に接地電位を印加する代わり
にメモリセルＭ０の出力電圧（保持情報）を印加すると
ともに、Ｑ４と直列に接続された第２のＰチャネル形Ｍ
ＯＳＦＥＴＱ５を設けて、そのゲート端子にメモリセ
ルＭ１の出力電圧（保持情報）を印加させてある。

【００３７】この実施例の可変論理回路は、上記のよう
に構成されているため、各積和論理回路ＣＡ１，ＣＡ２
内のメモリセルＭｉへ記憶させるデータによって、２つ
の入力信号Ｗ，Ｘおよび１つの選択信号Ａの組合せに応
じて２５通りの論理機能を実現することができる。これ
より、図１に示す従来方式の４個のメモリセルを有する
２入力の可変論理回路の実現可能な１６通りよりも多く
の論理機能をカバーすることができることが分かる。

【００３８】表６に本実施例の可変論理回路の実現可能
な論理の種類の計算式を示す。さらに、表７，表８に
は、本実施例の可変論理回路で実現可能な論理機能のう
ち一部の論理機能の真理値表を示す。このうち表７は従
来方式でも可能な２入力ＮＡＮＤの例であり、表８は本
実施例の可変論理回路においてのみ実現可能で、従来方
式の可変論理回路では実現できない論理機能である。

【００３９】

【表６】

【００４０】

【表７】

【００４１】

【表８】

【００４２】図５には上記可変論理回路を構成するメモ
リセルの一実施例が示されている。なお、図５はメモリ
セルとして汎用のＭＯＳスタティックＲＡＭで使用され
ているのと同一構成のメモリセルを使用した例である。

【００４３】図５に示すように、各メモリセルＭｉは、
ゲート端子がワード線ＷＬに接続されドレイン端子がビ
ット線ＢＬに接続された書込み選択用のＭＯＳＦＥＴ
Ｑｓと、互いの入力端子と出力端子とが結合された一対
のインバータからなるフリップフロップ回路ＦＦとによ
って構成されており、選択用ＭＯＳＦＥＴＱｓのソー
ス端子にフリップフロップ回路ＦＦの一方の入出力端子
が接続され、フリップフロップ回路の他方の入出力端子
がスイッチＭＯＳＦＥＴＱ０（またはＱ１）のゲート
端子に接続されている。

【００４４】この実施例のメモリセルを使用した場合、
上記ワード線ＷＬをハイレベルに立ち上げてＭＯＳＦＥ
ＴＱｓをオンさせてビット線ＢＬからデータを供給す
ることにより、所望のデータを書き込んで当該可変論理
回路の論理を一義的に設定してやることができる。この
論理の設定は、システムの立ち上がり時に行なわれるイ
ニシャライズ等によって行なうようにすればよい。メモ
リセルとしてスタティック型のものを用いた場合には、
イニシャライズごとに各可変論理回路に設定する論理を
変えることにより、当該論理ＬＳＩに異なる機能を持た
せることができるようになる。

【００４５】可変論理回路を構成するメモリセルは、図
５に示すようなスタティック型のものに限定されず、Ｅ
ＰＲＯＭを構成するＦＡＭＯＳやヒューズ素子を使用す
るようにしても良い。図６にはメモリセルにＦＡＭＯＳ
を使用した場合の可変論理回路の構成例を、また、図７
にはメモリセルにヒューズ素子を使用した場合の可変論
理回路の構成例を示す。なお、ここで使用されるヒュー
ズ素子としては、例えば高電圧をかけて絶縁膜を破壊す
ることによって上下の導電層を接続させるいわゆるアン
チヒューズを用いると良い。メモリセルにヒューズ素子
を使用した場合、データ書込み用のワード線やビット線
は不要となる。

【００４６】図８には、図２や図４に示されている可変
論理回路を構成するメモリセルＭｉとして図５に示すよ
うなスタティック型のものを使用した場合におけるメモ
リセルへのデータの書込みのためのワード線およびビッ
ト線を含んだより具体的な回路の一実施例を示す。各ワ
ード線ＷＬｉはワード線選択駆動回路ＷＳＤから延設さ
れるとともに、各ビット線ＢＬｉはビット線選択、書込
み回路ＢＳＷから延設され、ワード線とビット線とは互
いに直交する方向に配設されている。

【００４７】後述するように、ＬＳＩチップ上には複数
個の可変論理回路がマトリックス状に配置されており、
各ワード線ＷＬｉにはワード線方向に配置されている複
数の可変論理回路内の対応するメモリセルＭｉの選択用
ＭＯＳＦＥＴＱｓのゲート端子が共通に接続されてい
るとともに、各ビット線ＢＬｉにはビット線方向に配置
されている複数の可変論理回路内の対応するメモリセル
の選択用ＭＯＳＦＥＴＱｓのドレイン端子が共通に接続
されている。

【００４８】更に、各ビット線ＢＬｉの他端には、特に
制限されないが、ビット線のハイインピーダンス時すな
わち非選択時にビット線電位がノイズによって変動して
メモリセルに誤ったデータが書き込まれるのを防止する
ため、プルアップ用のＭＯＳＦＥＴＱｐ１，Ｑｐ２が接
続されている。

【００４９】図９〜図１１には、上記構成の可変論理回
路を用いてプログラマブル論理ＬＳＩを構成する場合の
レイアウトの一実施例が示されている。

【００５０】図９において、中央に符号ＬＣＢで示され
ているのが上記実施例の可変論理回路からなる可変論理
ブロックであり、この実施例では４個の可変論理回路を
レイアウト的に左右対称および上下対称に配置したもの
を１つのブロックＬＣＢとして配置し、その周囲に後述
の可変配線ブロックＬＳＢとＧＳＢを配置して１つのユ
ニットＵＮＴを構成している。なお、ＬＳＢとＧＳＢ
は、近接配線か遠隔配線かの違いのみで構成は同一の可
変配線ブロックである。

【００５１】図９において、実線の矢印は隣接する可変
配線ブロックとの間を接続する配線を示しており、これ
らは例えば一層目のメタル層と二層目のメタル層により
形成される。また、図９において、点線の矢印は比較的
離れた位置にある可変配線ブロックとの間を接続する配
線を示しており、これらは例えば三層目のメタル層と四
層目のメタル層により形成される。

【００５２】なお、この実施例においては、可変配線ブ
ロックＧＳＢとＬＳＢも４個の可変配線回路をレイアウ
ト的に左右対称および上下対称に配置したものを１つの
ブロックとして配置している。そのため、図９において
はユニットＵＮＴの境界を示す一点鎖線が可変配線ブロ
ックＧＳＢとＬＳＢの中心を縦断するように示されてい
る。可変論理ブロックを構成する可変論理回路として
は、図２に示すものまたは図４に示すものを用いても良
いし、それらの可変配線回路を用いて構成された２種類
のブロックを一つのチップ上に適宜な割合で混在させる
ようにしても良い。そして、上記のようなユニットＵＮ
Ｔを、図１０に示すようにマトリックス状に配置してマ
クロブロックＭＢＬを構成し、このマクロブロックＭＢ
Ｌを図１１に示すように、半導体チップＣＨＩＰ上にタ
イル状に敷き詰めてプログラマルブ論理ＬＳＩを構成し
ている。

【００５３】また、図１０において、ユニットＵＮＴの
中心に縦方向に設けられているのは入出力回路およびワ
ード線選択回路の配置領域ＹＡＲ、ユニットＵＮＴの中
心に横方向に設けられているのは入出力回路、ビット線
選択回路および書き込み回路の配置領域ＸＡＲであり、
その交差部すなわちユニット中央にはクロック分配回路
ＣＫＤが配置されている。また、丸印が付されているの
は、それぞれ入出力端子、電源端子、接地端子、制御端
子である。一方、図１１において、各マクロブロックＭ
ＢＬ間に設けられているスペースＳＰは配線形成領域で
ある。

【００５４】図１２には、可変論理回路内のメモリセル
をスタティック型メモリセルで構成しかつ図９〜図１１
のような配置をする場合に好適なメモリセルのレイアウ
トパターン例を示す。図１２は可変論理回路内の４つの
ペアのメモリセルの内１つのペアのメモリセルと、隣接
する可変論理回路の１つのメモリセルを図示したもの
で、図１３にその等価回路を示す。図１２の上方には、
他のペアを構成するメモリセルが繰り返し配置されると
ともに、図示のパターンは、一点鎖線α−α’に沿って
上下対称に形成され、かつ一点鎖線β−β’に沿って左
右対称に形成される。

【００５５】図１２において、ＷＬ１，ＷＬ２はワード
線、ＢＬ１，ＢＬ２，ＢＬ３はビット線を示す。また、
Ｍ１が付されているパターンは一層目のメタル層で形成
される導電層、Ｍ２が付されているパターンは二層目の
メタル層で形成される導電層、Ｍ３が付されているパタ
ーンは三層目のメタル層で形成される導電層、ハッチン
グが付されている領域ＬはＭＯＳＦＥＴのソース、ドレ
イン領域となる拡散層、Ｘが付されているのは入力信号
がのる信号線である。

【００５６】なお、この実施例においては、図２に示さ
れているＭＯＳＦＥＴＱ４に相当するＭＯＳＦＥＴ
は、複数の可変論理回路に共通に設けられるため、図外
の適当な位置（例えば図９に示されているブロックＬＣ
Ｂの外縁部等）に設けられるようにされており、図面上
には現れていない。

【００５７】図１４には、可変論理回路内のメモリセル
を図７のようなヒューズ素子（アンチヒューズ）Ｆを用
いたメモリセルで構成しかつ図９〜図１１のような配置
をする場合に好適なメモリセルのレイアウトパターン例
を示す。図１４は可変論理回路内の４つのペアのメモリ
セルの内１つのペアのメモリセルと、隣接する可変論理
回路の１つのメモリセルを図示したもので、図１５にそ
の等価回路を示す。

【００５８】図１４において、Ｍ１が付されているパタ
ーンは一層目のメタル層で形成される導電層、Ｍ２が付
されているパターンは二層目のメタル層で形成される導
電層、Ｍ３が付されているパターンは三層目のメタル層
で形成される導電層、ハッチングが付されている領域Ｌ
はＭＯＳＦＥＴのソース、ドレイン領域となる拡散層、
ＦＧが付されているのはポリシリコンゲート電極、Ｘが
付されているのは入力信号がのる信号線である。また、
黒く塗り潰された四角はアンチヒューズを構成する絶縁
膜が形成されている箇所を示している。

【００５９】なお、この実施例においても、図２に示さ
れているＭＯＳＦＥＴＱ４に相当するＭＯＳＦＥＴ
は、複数の可変論理回路に共通に設けられるため、図外
の適当な位置に設けられており、図面上には現れていな
い。

【００６０】次に、上記可変配線回路ＧＳＢ，ＬＳＢの
具体例を説明する。

【００６１】図１６は、可変配線回路ＧＳＢ，ＬＳＢの
一実施例を示すもので、１本の入力信号線ＩＮＬと３本
の出力信号ＯＴＬ１，ＯＴＬ２，ＯＴＬ３と、３個のク
ロックドインバータ形式のバッファゲート回路Ｇ１，Ｇ
２，Ｇ３と、３個のメモリセルＭＣ１，ＭＣ２，ＭＣ３
とを備えており、入力された信号をメモリセルＭＣ１，
ＭＣ２，ＭＣ３の記憶データに応じて３方向のいずれか
１方向に信号を送出できるように構成されている。ま
た、いずれか２つあるいは３つのメモリセルに「１」を
書き込むことによって任意の２方向あるいは３方向全て
に信号を伝送できるように構成されている。メモリセル
ＭＣ１，ＭＣ２，ＭＣ３は、前記可変論理回路で使用さ
れている図５〜図７に示すのと同様の構成のメモリセル
を用いることができる。

【００６２】図１７は、上記可変配線回路ＳＢのより具
体的な回路構成例を示す。この実施例においては、入力
信号が入力されるＭＯＳＦＥＴＭＮｉとＭＰｉとが各
バッファゲートＧ１〜Ｇ３で共有するように構成されて
おり、該入力ＭＯＳＦＥＴＭＮｉ，ＭＰｉ間に、上記各
メモリセルＭＣ１，ＭＣ２，ＭＣ３の出力電圧をゲート
端子に受けるようにされたＮチャネルＭＯＳＦＥＴとＰ
チャネルＭＯＳＦＥＴのペアＱ１１，Ｑ１２；Ｑ２１，
Ｑ２２；Ｑ３１，Ｑ３２が並列に接続されている。そし
て、入力信号線ＩＮＬはＭＯＳＦＥＴＭＮｉおよびＭ
Ｐｉのゲート端子に接続されている。また、出力信号線
ＯＴＬ１はＭＯＳＦＥＴＱ１１とＱ１２の共通ドレイ
ンに、出力信号線ＯＴＬ２はＭＯＳＦＥＴＱ２１とＱ
２２の共通ドレインに、出力信号線ＯＴＬ３はＭＯＳＦ
ＥＴＱ３１とＱ３２の共通ドレインに、それぞれ接続
されている。

【００６３】図１８は、上記メモリセルＭＣ１，ＭＣ
２，ＭＣ３としてスタティック型メモリセルを使用した
場合の具体例を、１つのメモリセルおよびバッファゲー
ト回路について示したものである。同図に示すように、
一対のインバータＩＶ１，ＩＶ２と選択用ＭＯＳＦＥＴ
ＱｓとからなるメモリセルＭＣ１（ＭＣ２，ＭＣ３）
の相補的な出力が、バッファゲート回路Ｇ１（Ｇ２，Ｇ
３）を構成するＭＯＳＦＥＴＱ１１，Ｑ１２（Ｑ２
１，Ｑ２２；Ｑ３１，Ｑ３２）のゲート端子にそれぞれ
供給され、一方がオンされるときは他方もオンされるよ
うになっている。

【００６４】図１８に示すように、メモリセルＭＣｉ
は、ゲート端子がワード線ＷＬに接続されドレイン端子
がビット線ＢＬに接続された書込み選択用のＭＯＳＦＥ
ＴＱｓと、互いの入力端子と出力端子とが結合された
一対のインバータからなるフリップフロップ回路ＦＦと
によって構成されており、選択用ＭＯＳＦＥＴＱｓの
ソース端子にフリップフロップ回路ＦＦの一方の入出力
端子が接続されている。

【００６５】この実施例のメモリセルを使用した場合、
上記ワード線をハイレベルに立ち上げてＭＯＳＦＥＴ
Ｑｓをオンさせてビット線からデータを供給することに
より、所望のデータをフリップフロップＦＦに書き込ん
で当該可変論理回路の論理を一義的に設定してやること
ができる。この論理の設定は、システムの立ち上がり時
に行なわれるイニシャライズ等によって行なうようにす
ればよい。メモリセルとしてスタティック型のものを用
いた場合には、イニシャライズごとに各可変論理回路に
設定する論理を変えることにより、当該論理ＬＳＩに異
なる機能を持たせることができるようになる。

【００６６】上記実施例の可変配線回路（図１６〜図１
８）は、１方向から入力された信号を任意の３方向に伝
送するものであるが、実際のＬＳＩでは入力信号が入っ
てくる方向は特定されるものでない。そこで、図１９に
示すように、図１６〜図１８の可変配線回路を４個組み
合わせて入力信号の入ってくる方向を９０度ずつずらし
たものを１つのブロックとして、これを図９に示されて
いるＧＳＢやＬＳＢとして配置するようにするとよい。
これによって、いずれの方向から入力信号が入って来る
場合にも対応することができるようになる。ただし、遠
隔用可変配線回路ＧＳＢに関しては、信号の伝送方向が
比較的特定されることが多いので、図１６〜図１８の可
変配線回路を１つだけ用いたり、２個組み合わせて入力
信号の入ってくる方向を１８０度ずらしたものを１つの
ブロックとしてこれを図９に示されているＧＳＢの位置
に配置するというように２種類のブロックを使い分ける
ようにしてもよい。

【００６７】なお、可変論理回路を構成するメモリセル
は、図１７に示すようなスタティック型のものに限定さ
れず、ＥＰＲＯＭを構成するＦＡＭＯＳやヒューズ素子
を使用するようにしても良い。

【００６８】以上説明したように、上記実施例は、メモ
リセルの記憶情報にしたがってオン状態またはオフ状態
が決定されるトランジスタと直列に接続されたトランジ
スタを設けてこれを入力信号によってオンまたはオフさ
せるようにしているため、従来の可変論理回路に比べて
構成素子数を減らすことができるとともに、実現できる
論理機能の種類を増加させることができる。

【００６９】また、少ない素子数で可変論理回路を構成
することができるため単独で多入力（例えば５入力以
上）の論理回路を実現することができるという効果があ
る。

【００７０】さらに、上記メモリセルおよびこれによっ
てオン、オフされるトランジスタをそれぞれ偶数個設
け、２個ずつ対をなすように構成することにより、伝送
手段（トランスファゲート）の段数を減らすことがで
き、これによって信号の伝搬遅延時間を小さくし、高速
動作可能な論理ＬＳＩを実現することができるという効
果がある。

【００７１】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば上記
実施例では、可変論理回路を構成する積和演算回路内に
入力信号を反転するインバータＩＶｉを設けているが、
このインバータを設ける代わりに入力信号を差動信号で
供給させるように構成することも可能である。可変論理
回路に入力される選択信号に関しても同様である。ま
た、伝送手段としてのＭＯＳトランスファゲートＴＧ１
〜ＴＧ４およびＴＧ１１，ＴＧ１２を、ＰチャネルＭＯ
ＳＦＥＴとＮチャネルＭＯＳＦＥＴとが並列に接続され
てなるＣＭＯＳトランスファゲートで構成するようにし
ても良い。また、図４の実施例のようにトランスファゲ
ートの段数の少ない可変論理回路においては出力用イン
バータＩＶｏを省略するようにしても良い。さらに、図
４の可変論理回路内のゲート端子が接地点に接続された
ＰチャネルＭＯＳＦＥＴＱ４はデプレッション型のＭ
ＯＳＦＥＴで置き換えることも可能である。

【００７２】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるプログ
ラマブル論理ＬＳＩに適用した場合について説明した
が、この発明はそれに限定されるものでなく、通常の論
理ＬＳＩにおいてその一部の回路を構成する可変論理回
路として利用することができる。

【００７３】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。

【００７４】すなわち、１つの論理回路当たりの素子数
が少なく、これによってより規模の大きな論理集積回路
を実現できるとともに、単独で多入力の論理回路を構成
することができる可変論理回路を得ることができる。

【００７５】さらに、信号のレベルダウンがなく次段の
回路の動作マージンを低下させることがないとともに、
信号伝搬遅延時間の小さな可変論理回路を実現すること
ができる。

【図面の簡単な説明】

【図１】従来の可変論理回路（４入力）の一例を示す回
路図である。

【図２】本発明に係る可変論理回路の第１の実施例を示
す回路図である。

【図３】図２の実施例の可変論理回路をメモリ回路とし
て使用する場合の入力信号線の接続例を示す回路図であ
る。

【図４】本発明に係る可変論理回路（２入力）の第２の
実施例を示す回路図である。

【図５】可変論理回路内のメモリセルの一例を示す回路
図である。

【図６】可変論理回路内のメモリセルの他の例を示す回
路図である。

【図７】可変論理回路内のメモリセルのさらに他の例を
示す回路図である。

【図８】可変論理回路を構成するメモリセルとしてスタ
ティック型のものを使用した場合における可変論理回路
の具体的な回路の一実施例を示す回路図である。

【図９】本発明に係る可変論理回路および可変配線回路
を用いてプログラマブル論理ＬＳＩを構成する場合の一
実施例を示すユニットの概念図である。

【図１０】本発明に係る可変論理回路および可変配線回
路を用いてプログラマブル論理ＬＳＩを構成する場合の
一実施例を示すマクロブロックの概念図である。

【図１１】本発明に係る可変論理回路および可変配線回
路を用いてプログラマブル論理ＬＳＩを構成する場合の
ＬＳＩ全体の概念図である。

【図１２】可変論理回路内のメモリセルをスタティック
型メモリセルで構成しかつ図９〜図１１のような配置を
する場合に好適なメモリセルのレイアウトパターン例を
示す平面図である。

【図１３】図１２の可変論理回路の等価回路を示す回路
図である。

【図１４】可変論理回路内のメモリセルをヒューズ素子
を用いて構成しかつ図９〜図１１のような配置をする場
合に好適なメモリセルのレイアウトパターン例を示す平
面図である。

【図１５】図１４の可変論理回路の等価回路を示す回路
図である。

【図１６】可変配線回路の構成例を示す回路図である。

【図１７】上記可変配線回路のより具体的な回路構成例
を示す回路図である。

【図１８】上記メモリセルとしてスタティック型メモリ
セルを使用した場合の可変配線回路の要部の具体例を示
す回路図である。

【図１９】上記可変配線回路を図９〜図１１のプログラ
マブル論理ＬＳＩを構成する要素として使用する場合の
好適な構成例を示す概念図である。

【符号の説明】

Ｍ０〜Ｍ７メモリセルＴＧ１〜ＴＧ４，ＴＧ１１，ＴＧ１２トランスファゲ
ートＡ，Ｂ選択信号Ｗ，Ｘ，Ｙ，Ｚ入力信号ＷＬワード線ＢＬビット線ＬＣＢ可変論理回路ＧＳＢ遠隔用可変配線回路ＬＳＢ近接用可変配線回路ＭＣ１，ＭＣ２，ＭＣ３メモリセルＩＮＬ入力信号線ＯＴＬ１〜ＯＴＬ３出力信号線Ｇ１，Ｇ２，Ｇ３バッファゲート回路ＵＮＴユニットＭＢＬマクロブロックＳＰ配線形成領域ＹＡＲ入出力回路およびワード線選択回路の配置領域ＸＡＲ入出力回路、ビット線選択回路および書き込み
回路の配置領域

フロントページの続き (72)発明者正木亮東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内 (72)発明者山際明神奈川県秦野市堀山下１番地株式会社日立製作所汎用コンピュータ事業部内

Claims

【特許請求の範囲】

【請求項１】メモリセルと、このメモリセルの記憶情
報にしたがってオン状態またはオフ状態が決定される１
または２以上の第１トランジスタと、該第１トランジス
タと直列に接続され入力信号によってオンまたはオフさ
れる第２トランジスタと、上記第１および第２トランジ
スタの状態に応じた電位を発生する第３トランジスタ
と、発生された電位を選択信号に応じて出力端子に伝達
もしくは遮断する伝送手段とにより構成されてなること
を特徴とする可変論理回路。
【請求項２】上記メモリセルおよび第１トランジスタ
をそれぞれ偶数個備えるとともに上記第３トランジスタ
は上記第１トランジスタの半数とされ、第１トランジス
タは２個ずつ対をなして上記第３トランジスタの一つに
それぞれ共通に接続されてなることを特徴とする請求項
１に記載の可変論理回路。
【請求項３】上記対をなす第１トランジスタのそれぞ
れに直列接続された第２トランジスタのうち一方には入
力信号がまた他方には入力信号の反転信号が供給される
ように構成されてなることを特徴とする請求項２に記載
の可変論理回路。
【請求項４】上記第１および第２トランジスタはＮチ
ャネルＭＯＳＦＥＴからなり、上記第３トランジスタは
ＰチャネルＭＯＳＦＥＴからなることを特徴とする請求
項１、２または３に記載の可変論理回路。
【請求項５】上記第３トランジスタのゲート端子には
接地電位が印加されて負荷抵抗として作用するように構
成されてなることを特徴とする請求項４に記載の可変論
理回路。
【請求項６】上記第３トランジスタは直列形態の２個
のＰチャネルＭＯＳＦＥＴからなり、これらのＭＯＳＦ
ＥＴのゲート端子には対応するメモリセルの記憶情報に
応じた電圧が印加されるように構成されてなることを特
徴とする請求項４に記載の可変論理回路。
【請求項７】上記メモリセルはスタティック型メモリ
セルからなり、該メモリセルを選択するための選択信号
線とメモリセルへ書き込むべきデータを供給するための
データ信号線とが互いに直交する方向に配設されてなる
ことを特徴とする請求項１、２、３、４、５または６に
記載の可変論理回路。