JPH06303128A - スイッチよりも少ない記憶セルを使用するリプログラマブル接続アーキテクチャ - Google Patents
スイッチよりも少ない記憶セルを使用するリプログラマブル接続アーキテクチャInfo
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- JPH06303128A JPH06303128A JP5205769A JP20576993A JPH06303128A JP H06303128 A JPH06303128 A JP H06303128A JP 5205769 A JP5205769 A JP 5205769A JP 20576993 A JP20576993 A JP 20576993A JP H06303128 A JPH06303128 A JP H06303128A
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Abstract
(57)【要約】 （修正有）
【目的】 能動スイッチ・デバイス及び関連する能動記
憶素子を小型化する。 【構成】 第１のユーザ・リプログラマブル接続アーキ
テクチャは、Ｎ個のスイッチ素子が選択された接続導体
の間に接続され、Ｍ個の能動記憶素子によって制御され
る。ここでＭ＜Ｎである。Ｎ個のスイッチ素子のグルー
プは、Ｍ個の能動記憶素子のグループによって制御さ
れ、Ｍ個の能動記憶素子の状態が、ひとまとめにオンに
されるためにＮ個のスイッチ素子の一つを確認するため
にデコードされる。第２のユーザ・リプログラマブル接
続アーキテクチャは、Ｎ個のスイッチ素子のグループが
選択された接続導体の間に接続されており、部分的にＭ
1個の能動記憶素子の状態をデコードすることによって
選択される。Ｎ個のスイッチ素子のグループが同様にＭ
2個の能動記憶素子の状態をデコードすることによって
選択される。
憶素子を小型化する。 【構成】 第１のユーザ・リプログラマブル接続アーキ
テクチャは、Ｎ個のスイッチ素子が選択された接続導体
の間に接続され、Ｍ個の能動記憶素子によって制御され
る。ここでＭ＜Ｎである。Ｎ個のスイッチ素子のグルー
プは、Ｍ個の能動記憶素子のグループによって制御さ
れ、Ｍ個の能動記憶素子の状態が、ひとまとめにオンに
されるためにＮ個のスイッチ素子の一つを確認するため
にデコードされる。第２のユーザ・リプログラマブル接
続アーキテクチャは、Ｎ個のスイッチ素子のグループが
選択された接続導体の間に接続されており、部分的にＭ
1個の能動記憶素子の状態をデコードすることによって
選択される。Ｎ個のスイッチ素子のグループが同様にＭ
2個の能動記憶素子の状態をデコードすることによって
選択される。
Description
【０００１】
【産業上の利用分野】本発明は、プログラムされた状態
が能動記憶素子（典型的にはスタティックＲＡＭセル）
に記憶されるリプログラマブル接続素子として能動デバ
イスを使うユーザ・リプログラマブル接続アーキテクチ
ャに関する。更に、特定的には、本発明は、リプログラ
マブルな接続素子より少ない記憶素子を使うと共に、個
別の接続パスを能動化するためにデコーディングを使う
該アーキテクチャに関する。
が能動記憶素子（典型的にはスタティックＲＡＭセル）
に記憶されるリプログラマブル接続素子として能動デバ
イスを使うユーザ・リプログラマブル接続アーキテクチ
ャに関する。更に、特定的には、本発明は、リプログラ
マブルな接続素子より少ない記憶素子を使うと共に、個
別の接続パスを能動化するためにデコーディングを使う
該アーキテクチャに関する。
【０００２】
【従来の技術】ユーザ・リプログラマブル接続集積回路
アーキテクチャは、当業者において知られている。これ
らのアーキテクチャは、典型的には、プログラマブル素
子の使用によってユーザがプログラマブルに互いに接続
できる集積回路における一組の接続導体を有する。
アーキテクチャは、当業者において知られている。これ
らのアーキテクチャは、典型的には、プログラマブル素
子の使用によってユーザがプログラマブルに互いに接続
できる集積回路における一組の接続導体を有する。
【０００３】従来技術は、アンティフューズのようなワ
ンタイムプログラマブル接続素子を使用するそのような
アーキテクチャの例を含む。ワンタイムプログラマブル
アンティフューズ素子を使うアーキテクチャの典型例
は、米国特許第4,758,745号に開示されている。従来の
技術は、各々のプログラムされた状態（即ち“オン”又
は“オフ”）が関連する能動記憶素子（典型的にはスタ
ティックＲＡＭセル）に記憶される能動切り替え素子の
ようなリプログラマブルな接続素子を使用するようなア
ーキテクチャの例を含む。そのようなアーキテクチャの
典型例が、米国特許第4,870,302号に開示されている。
ンタイムプログラマブル接続素子を使用するそのような
アーキテクチャの例を含む。ワンタイムプログラマブル
アンティフューズ素子を使うアーキテクチャの典型例
は、米国特許第4,758,745号に開示されている。従来の
技術は、各々のプログラムされた状態（即ち“オン”又
は“オフ”）が関連する能動記憶素子（典型的にはスタ
ティックＲＡＭセル）に記憶される能動切り替え素子の
ようなリプログラマブルな接続素子を使用するようなア
ーキテクチャの例を含む。そのようなアーキテクチャの
典型例が、米国特許第4,870,302号に開示されている。
【０００４】従来技術のユーザ・リプログラマブル接続
アーキテクチャは、フィールド・プログラマブル・ゲー
ト・アレー・デバイスのような多数の異なるデバイスに
おけるアプリケーションを見つけたが、それらは、通常
はＮーチャンネルパス・トランジスタ又はＣＭＯＳパス
・トランジスタの対である能動切り替えデバイス、及び
その関連する能動記憶素子を収容するために集積回路ダ
イ上に占めなければならないエリアの量により本来的に
制限される。接続機構を収容すために必要なこのエリア
の使用により、実際に実現可能なリプログラマブル接続
アーキテクチャのサイズは制限される。
アーキテクチャは、フィールド・プログラマブル・ゲー
ト・アレー・デバイスのような多数の異なるデバイスに
おけるアプリケーションを見つけたが、それらは、通常
はＮーチャンネルパス・トランジスタ又はＣＭＯＳパス
・トランジスタの対である能動切り替えデバイス、及び
その関連する能動記憶素子を収容するために集積回路ダ
イ上に占めなければならないエリアの量により本来的に
制限される。接続機構を収容すために必要なこのエリア
の使用により、実際に実現可能なリプログラマブル接続
アーキテクチャのサイズは制限される。
【０００５】そのようなユーザ・プログラマブル接続集
積回路アーキテクチャのバイポ―ラ・クロスポイント・
スイッチの実現は、当業者に知られている。たとえば、
H. Shin 他著、A 5Gbls 16xl6 Si-Bipolar Crosspoint
Switch、1992 IEEE ISSCC、pp.228-229は,ｎ個のｎ：１
マルチプレクサを必要とするｎ個のクロスポイント・ス
イッチによるｎ個のクロスポイントを記載している。そ
のような回路は、ｎ個の適度に小さい値（即ち、ｎが約
２５６個以下）のためのバイポーラ技術において実際的
に実施可能であるが、上記に記載されたようにマトリッ
クスの各スイッチを駆動するために使用される一つ以上
のＲＡＭセルが完全に備えられたマトリックスよりも多
くのチップ・エリアを占めるので、ＣＭＯＳ技術におい
て実行されるそのようなクロスポイント・アーキテクチ
ャは、実際的でない。更に、この論文において記載され
るアーキテクチャにおいては、クロスポイントの数は、
必然的に、切り替えられるべき対象（即ち、Ｉ／Ｏピン
又は論理セルの入力及び出力）の数の２乗である。この
アーキテクチャの属性は、一つの適正な大きさに作られ
た集積回路ダイを使用して接続され得る対象の数を厳格
に限定する。
積回路アーキテクチャのバイポ―ラ・クロスポイント・
スイッチの実現は、当業者に知られている。たとえば、
H. Shin 他著、A 5Gbls 16xl6 Si-Bipolar Crosspoint
Switch、1992 IEEE ISSCC、pp.228-229は,ｎ個のｎ：１
マルチプレクサを必要とするｎ個のクロスポイント・ス
イッチによるｎ個のクロスポイントを記載している。そ
のような回路は、ｎ個の適度に小さい値（即ち、ｎが約
２５６個以下）のためのバイポーラ技術において実際的
に実施可能であるが、上記に記載されたようにマトリッ
クスの各スイッチを駆動するために使用される一つ以上
のＲＡＭセルが完全に備えられたマトリックスよりも多
くのチップ・エリアを占めるので、ＣＭＯＳ技術におい
て実行されるそのようなクロスポイント・アーキテクチ
ャは、実際的でない。更に、この論文において記載され
るアーキテクチャにおいては、クロスポイントの数は、
必然的に、切り替えられるべき対象（即ち、Ｉ／Ｏピン
又は論理セルの入力及び出力）の数の２乗である。この
アーキテクチャの属性は、一つの適正な大きさに作られ
た集積回路ダイを使用して接続され得る対象の数を厳格
に限定する。
【０００６】S. Carpenter 他著の「A 146 Mb/s Time S
pace Switch Chip」1988 IEEE ISSCC、pp.112-113に開
示されているような「タイム/スペース・スイッチ・プ
ログラマブルアーキテクチャ」は当業者に知られてい
る。そのようなアーキテクチャにおいて使用されるＲＡ
Ｍセルの数は、任意の時間においてデータをパスする
か、又はブロックするために使用されるスイッチの数の
少なくとも２倍である。
pace Switch Chip」1988 IEEE ISSCC、pp.112-113に開
示されているような「タイム/スペース・スイッチ・プ
ログラマブルアーキテクチャ」は当業者に知られてい
る。そのようなアーキテクチャにおいて使用されるＲＡ
Ｍセルの数は、任意の時間においてデータをパスする
か、又はブロックするために使用されるスイッチの数の
少なくとも２倍である。
【０００７】
【本発明が解決しようとする課題】本発明の目的は、能
動スイッチ・デバイス及びその関連する能動記憶素子
が、従来のリプログラマブル接続アーキテクチャにおけ
るよりも小さいダイ・エリアを占めるユーザ・リプログ
ラマブル接続アーキテクチャを提供することにある。
動スイッチ・デバイス及びその関連する能動記憶素子
が、従来のリプログラマブル接続アーキテクチャにおけ
るよりも小さいダイ・エリアを占めるユーザ・リプログ
ラマブル接続アーキテクチャを提供することにある。
【０００８】本発明の更なる他の目的は、Ｎ個のスイッ
チ素子は、Ｎ個の能動記憶素子よりも少ない記憶素子に
より制御されるユーザ・リプログラマブル接続アーキテ
クチャを提供することにある。
チ素子は、Ｎ個の能動記憶素子よりも少ない記憶素子に
より制御されるユーザ・リプログラマブル接続アーキテ
クチャを提供することにある。
【０００９】
【課題を解決するための手段】本発明により、Ｎ個のス
イッチ素子が選択された接続導体の間に接続されている
ユーザ・リプログラマブル接続アーキテクチャが提供さ
れる。スイッチ素子は、Ｍ個の能動記憶素子によって制
御される（Ｍ＜Ｎ）。本発明の第１の実施態様によれ
ば、Ｎ個のスイッチ素子のグループは、Ｍ個の能動記憶
素子のグループによって制御される（Ｍ＜Ｎ）。Ｍ個の
能動記憶素子の状態は、オンにされるべきＮ個のスイッ
チ素子の一つを確認するためにひとまとめにデコードさ
れる。
イッチ素子が選択された接続導体の間に接続されている
ユーザ・リプログラマブル接続アーキテクチャが提供さ
れる。スイッチ素子は、Ｍ個の能動記憶素子によって制
御される（Ｍ＜Ｎ）。本発明の第１の実施態様によれ
ば、Ｎ個のスイッチ素子のグループは、Ｍ個の能動記憶
素子のグループによって制御される（Ｍ＜Ｎ）。Ｍ個の
能動記憶素子の状態は、オンにされるべきＮ個のスイッ
チ素子の一つを確認するためにひとまとめにデコードさ
れる。
【００１０】本発明の第２の実施態様によると、Ｎ個の
スイッチ素子のグループは、選択された接続導体の間に
接続されていると共に、Ｍ1個の能動記憶素子の状態に
よって部分的に選択される。Ｎ個のスイッチ素子のグル
ープが、同様にＭ２個の能動記憶素子の状態によって部
分的に選択される。ステートメント、Ｍ1＋Ｍ2＜ Ｎ
は、真実である。Ｍ1及びＭ2個の能動記憶素子の状態の
各々が、その“オン”状態にされるべきＮ個のスイッチ
素子の一つを確認するために部分的アドレスを提供す
る。
スイッチ素子のグループは、選択された接続導体の間に
接続されていると共に、Ｍ1個の能動記憶素子の状態に
よって部分的に選択される。Ｎ個のスイッチ素子のグル
ープが、同様にＭ２個の能動記憶素子の状態によって部
分的に選択される。ステートメント、Ｍ1＋Ｍ2＜ Ｎ
は、真実である。Ｍ1及びＭ2個の能動記憶素子の状態の
各々が、その“オン”状態にされるべきＮ個のスイッチ
素子の一つを確認するために部分的アドレスを提供す
る。
【００１１】非常に適合的なソフトウェア経路指定制約
条件を導入することによって、単一の能動記憶素子は、
本発明の実施態様のいずれかにおける多数のスイッチ素
子を制御するために使用されることができる。
条件を導入することによって、単一の能動記憶素子は、
本発明の実施態様のいずれかにおける多数のスイッチ素
子を制御するために使用されることができる。
【００１２】
【実施例】当業者は、本発明の以下の記載は制限的では
なく単に例示的であることがわかるであろう。本発明の
他の実施例は、容易に当業者に示唆されるであろう。
なく単に例示的であることがわかるであろう。本発明の
他の実施例は、容易に当業者に示唆されるであろう。
【００１３】“ユーザ・リプログラマブル接続素子”の
用語は、単一のＮーチャンネルパス・トランジスターと
して本明細書において用いられる。当業者は、他の素子
が、ＣＭＯＳパス・ゲート、Ｐ-ＣチャンネルＭＯＳト
ランジスターをそれに制限されることなく含むことを認
めるであろう。そして当業者により等価なユーザ・リプ
ログラマブル接続素子であるとみなされる他のスイッチ
素子が、本明細書において含まれる。“能動記憶素子”
の言葉は、スタティック・ランダム・アクセス記憶セル
として本明細書において用いられている。当業者は、直
ちに他の能動記憶素子が本明細書において開示された機
能を実行するために使用され得ると認めるであろう。そ
のような素子は、ＤＲＡＭ、ＥＰＲＯＭ、ＥＥＰＲＯ
Ｍ、ＮＯＶＲＡＭ等を制限されることなく含む。
用語は、単一のＮーチャンネルパス・トランジスターと
して本明細書において用いられる。当業者は、他の素子
が、ＣＭＯＳパス・ゲート、Ｐ-ＣチャンネルＭＯＳト
ランジスターをそれに制限されることなく含むことを認
めるであろう。そして当業者により等価なユーザ・リプ
ログラマブル接続素子であるとみなされる他のスイッチ
素子が、本明細書において含まれる。“能動記憶素子”
の言葉は、スタティック・ランダム・アクセス記憶セル
として本明細書において用いられている。当業者は、直
ちに他の能動記憶素子が本明細書において開示された機
能を実行するために使用され得ると認めるであろう。そ
のような素子は、ＤＲＡＭ、ＥＰＲＯＭ、ＥＥＰＲＯ
Ｍ、ＮＯＶＲＡＭ等を制限されることなく含む。
【００１４】従来技術のリプログラマブル接続アーキテ
クチャは、金属接続導体ラインのグループの接続を可能
とするように金属接続導体ラインの１組の間で分配され
た（Ｎ個の）数のリプログラマブル接続素子を含む。各
接続素子又はスイッチの状態（“ＯＮ”又は“オフ”）
が、通常はスタテイック・ランダム・アクセスメモリ・
セル（ＳＲＡＭ）の形態で関連する能動記憶素子のアウ
トプットによって規定されると共に、維持される。それ
によってＮ個の ＳＲＡＭセルは、Ｎ個のリプログラマ
ブル接続素子を制御することを要求される。これは、２
Nの“マップ”（“ＯＮ”及び“オフ”スイッチの組合
せ）のいずれかがプログラムされるのを可能にする。
クチャは、金属接続導体ラインのグループの接続を可能
とするように金属接続導体ラインの１組の間で分配され
た（Ｎ個の）数のリプログラマブル接続素子を含む。各
接続素子又はスイッチの状態（“ＯＮ”又は“オフ”）
が、通常はスタテイック・ランダム・アクセスメモリ・
セル（ＳＲＡＭ）の形態で関連する能動記憶素子のアウ
トプットによって規定されると共に、維持される。それ
によってＮ個の ＳＲＡＭセルは、Ｎ個のリプログラマ
ブル接続素子を制御することを要求される。これは、２
Nの“マップ”（“ＯＮ”及び“オフ”スイッチの組合
せ）のいずれかがプログラムされるのを可能にする。
【００１５】プログラマブルなロジックの場合は、接続
導体及びスイッチがロジックデバイス（例えば論理ゲー
ト、マルチプレクサ、ラッチ）の入力／出力を互いに且
つＩ／Ｏパッドに接続することを可能にする。プログラ
マブルな接続の場合は、接続導体及びスイッチが外部信
号（をチップに）Ｉ／Ｏパッドを介してユーザにより指
定されたように接続する。
導体及びスイッチがロジックデバイス（例えば論理ゲー
ト、マルチプレクサ、ラッチ）の入力／出力を互いに且
つＩ／Ｏパッドに接続することを可能にする。プログラ
マブルな接続の場合は、接続導体及びスイッチが外部信
号（をチップに）Ｉ／Ｏパッドを介してユーザにより指
定されたように接続する。
【００１６】典型的な従来技術のリプログラマブル接続
アーキテクチャは、図１に示される。通常は、集積回路
又は他のマイクロサーキット構成における金属ラインの
形態で、複数の水平方向接続導体１０、１２、１４、及
び１６が、垂直方向接続導体１８、２０、２２、及び２
４と交差される。複数のユーザ・リプログラマブル相互
接続素子２６a-２６pは、水平及び垂直接続導体の間に
交差で接続されている。例えば、ユーザ・リプログラマ
ブル接続素子２６aは、水平接続導体１０及び垂直接続
導体１８の交差に配置される。各ユーザ・リプログラマ
ブル接続素子は、二つの状態を有するスイッチ素子であ
る。第１の“オフ”状態では、素子によって接続されて
いる接続導体が、電気的に互いに絶縁されいる。第２の
“ＯＮ”状態においては、接続導体は、電気的に低抵抗
のパスによって一緒に接続されている。
アーキテクチャは、図１に示される。通常は、集積回路
又は他のマイクロサーキット構成における金属ラインの
形態で、複数の水平方向接続導体１０、１２、１４、及
び１６が、垂直方向接続導体１８、２０、２２、及び２
４と交差される。複数のユーザ・リプログラマブル相互
接続素子２６a-２６pは、水平及び垂直接続導体の間に
交差で接続されている。例えば、ユーザ・リプログラマ
ブル接続素子２６aは、水平接続導体１０及び垂直接続
導体１８の交差に配置される。各ユーザ・リプログラマ
ブル接続素子は、二つの状態を有するスイッチ素子であ
る。第１の“オフ”状態では、素子によって接続されて
いる接続導体が、電気的に互いに絶縁されいる。第２の
“ＯＮ”状態においては、接続導体は、電気的に低抵抗
のパスによって一緒に接続されている。
【００１７】図１の実施例では、水平及び垂直接続導体
線の交差は、ユーザ・リプログラマブル接続素子で１０
０％場所が占められるが、当業者は、図１において示さ
れた実施例が単に例示的であると共に、そのようなアー
キテクチャの実際の実現は１００%未満の場所の占有で
あることを認めるであろう。当業者は、図１がユーザリ
プログラマブル接続素子が水平及び垂直接続導体の交差
する所に位置するのを示している、そのようなリユー・
ザリプログラマブル接続素子が、より長い導体を形成す
るために区分化された接続導体の端部、又は、そのよう
導体の一つと、Ｉ／Ｏパッド又は集積回路基板上に設け
られた回路の入力又は出力のような他の回路素子との間
に同様に位置し得ることが認められるであろう。
線の交差は、ユーザ・リプログラマブル接続素子で１０
０％場所が占められるが、当業者は、図１において示さ
れた実施例が単に例示的であると共に、そのようなアー
キテクチャの実際の実現は１００%未満の場所の占有で
あることを認めるであろう。当業者は、図１がユーザリ
プログラマブル接続素子が水平及び垂直接続導体の交差
する所に位置するのを示している、そのようなリユー・
ザリプログラマブル接続素子が、より長い導体を形成す
るために区分化された接続導体の端部、又は、そのよう
導体の一つと、Ｉ／Ｏパッド又は集積回路基板上に設け
られた回路の入力又は出力のような他の回路素子との間
に同様に位置し得ることが認められるであろう。
【００１８】各ユーザ・リプログラマブル接続素子２６
a-２６pは、それと関連して夫々能動記憶素子２８a-２
８pを有している。能動記憶素子は、ユーザ・リプログ
ラマブル接続素子の状態を規定する出力信号を提供する
ことにより、能動記憶素子と関連したユーザ・リプログ
ラマブル接続素子の状態を制御する。従来技術は、ユー
ザ・リプログラマブル接続素子毎に、少なくとも一つの
能動記憶素子を備えることを特徴とする。
a-２６pは、それと関連して夫々能動記憶素子２８a-２
８pを有している。能動記憶素子は、ユーザ・リプログ
ラマブル接続素子の状態を規定する出力信号を提供する
ことにより、能動記憶素子と関連したユーザ・リプログ
ラマブル接続素子の状態を制御する。従来技術は、ユー
ザ・リプログラマブル接続素子毎に、少なくとも一つの
能動記憶素子を備えることを特徴とする。
【００１９】図２を参照すると、概略図は、能動記憶素
子ドライブ回路と組み合わされているユーザ・リプログ
ラマブル接続素子を示す。Ｎ-チャンネルＭＯＳトラン
ジスタ３０は、ユーザ・リプログラマブル接続素子を含
むと共に、水平接続導体１０及び垂直接続導体１８の間
の接続されていることが示されている。Ｎ-チャンネル
ＭＯＳトランジスタ３０のゲートは、“ＯＮ”状態及び
“オフ”状態の間にユーザ・リプログラマブル接続素子
を切り換えるために能動化する。
子ドライブ回路と組み合わされているユーザ・リプログ
ラマブル接続素子を示す。Ｎ-チャンネルＭＯＳトラン
ジスタ３０は、ユーザ・リプログラマブル接続素子を含
むと共に、水平接続導体１０及び垂直接続導体１８の間
の接続されていることが示されている。Ｎ-チャンネル
ＭＯＳトランジスタ３０のゲートは、“ＯＮ”状態及び
“オフ”状態の間にユーザ・リプログラマブル接続素子
を切り換えるために能動化する。
【００２０】ほとんどのアーキテクチャにおいて、能動
記憶素子は、集積回路の周囲上に位置すると共に、集積
回路における金属ラインを通して切り換えトランジスタ
のゲートに接続される。能動記憶素子は、相互結合され
ているインバータ３２の及び３４を含むスタティック・
ランダム・アクセス記憶セルを有する。インバータ３４
の入力及びインバータ３２の出力を有する共通ノード
は、能動素子の出力ノードであると共に、Ｎ-チャンネ
ルＭＯＳトランジスタ３０のゲートを駆動する。Ｎ-チ
ャンネルＭＯＳトランジスタ３６は、インバータ３４の
出力及びインバータ３２の入力を含んでいる共通のノー
ドと、ビット線３８の間に接続されている。Ｎ-チャン
ネルＭＯＳトランジスタ３６のゲートが、ワード線４０
に接続されている。Ｎ-チャンネルＭＯＳトランジスタ
４２及び４４は、ビット線３８とグランドの間に直列に
接続されている。Ｎ-チャンネルＭＯＳトランジスタ４
２のゲートが読み取り線４６に接続されており、Ｎ-チ
ャンネルＭＯＳトランジスタ４４のゲートは、インバー
タ３４の出力及びインバータ３２の入力を有する共通の
ノードに接続されている。
記憶素子は、集積回路の周囲上に位置すると共に、集積
回路における金属ラインを通して切り換えトランジスタ
のゲートに接続される。能動記憶素子は、相互結合され
ているインバータ３２の及び３４を含むスタティック・
ランダム・アクセス記憶セルを有する。インバータ３４
の入力及びインバータ３２の出力を有する共通ノード
は、能動素子の出力ノードであると共に、Ｎ-チャンネ
ルＭＯＳトランジスタ３０のゲートを駆動する。Ｎ-チ
ャンネルＭＯＳトランジスタ３６は、インバータ３４の
出力及びインバータ３２の入力を含んでいる共通のノー
ドと、ビット線３８の間に接続されている。Ｎ-チャン
ネルＭＯＳトランジスタ３６のゲートが、ワード線４０
に接続されている。Ｎ-チャンネルＭＯＳトランジスタ
４２及び４４は、ビット線３８とグランドの間に直列に
接続されている。Ｎ-チャンネルＭＯＳトランジスタ４
２のゲートが読み取り線４６に接続されており、Ｎ-チ
ャンネルＭＯＳトランジスタ４４のゲートは、インバー
タ３４の出力及びインバータ３２の入力を有する共通の
ノードに接続されている。
【００２１】能動記憶素子の状態を読み取るために、読
取り線４６が高レベルにされる。これが、Ｎ-チャンネ
ルＭＯＳトランジスタ４２をオンにする。能動記憶素子
の出力が高レベルならば、（インバータ３４を介して）
Ｎ-チャンネルＭＯＳトランジスタ４４のゲートが低レ
ベルであると共に、ビット線３８が高レベルであるの
で、Ｎ-チャンネルＭＯＳトランジスタ４４がオフにな
る。動記憶素子の出力が低レベルである場合、（インバ
ータ３４を介して）Ｎ-チャンネルＭＯＳトランジスタ
４４のゲートが高レベルであると共に、ビット線３８が
Ｎ-チャンネルＭＯＳトランジスタ４２及び４４を介し
て低レベルに下げられるので、Ｎ-チャンネルＭＯＳト
ランジスタ４４はオンになる。
取り線４６が高レベルにされる。これが、Ｎ-チャンネ
ルＭＯＳトランジスタ４２をオンにする。能動記憶素子
の出力が高レベルならば、（インバータ３４を介して）
Ｎ-チャンネルＭＯＳトランジスタ４４のゲートが低レ
ベルであると共に、ビット線３８が高レベルであるの
で、Ｎ-チャンネルＭＯＳトランジスタ４４がオフにな
る。動記憶素子の出力が低レベルである場合、（インバ
ータ３４を介して）Ｎ-チャンネルＭＯＳトランジスタ
４４のゲートが高レベルであると共に、ビット線３８が
Ｎ-チャンネルＭＯＳトランジスタ４２及び４４を介し
て低レベルに下げられるので、Ｎ-チャンネルＭＯＳト
ランジスタ４４はオンになる。
【００２２】能動記憶素子に書き込むためには、Ｎ-チ
ャンネルＭＯＳトランジスタ３６は、書込み線４０を高
レベルに置くことによってオンにされる。トランジスタ
３６はオンになり、インバータ３４の出力及びインバー
タ３２の入力を含む共通のノードをビット線３８の状態
にする。
ャンネルＭＯＳトランジスタ３６は、書込み線４０を高
レベルに置くことによってオンにされる。トランジスタ
３６はオンになり、インバータ３４の出力及びインバー
タ３２の入力を含む共通のノードをビット線３８の状態
にする。
【００２３】上記に記載された従来技術のリプログラマ
ブル接続アーキテクチャは、いずれかの指定された連結
パターンを構成するために必要とされるよりはるかに多
くのスイッチ素子を含む。これは、アーキ テクチャは
汎用でなければならないこと、且つ経路指定手段（rout
er）が所望の連結性（connectivity）を達成するために
必要とされる充分な自由が存在しなければならないとい
う設計的制限による。また、一般に、アーキテクチャが
指定された連結性を実行するためにプログラムされる際
に、プログラムされたスイッチ素子は、回路の特別な区
域に集中されないことが認められるであろう。これは、
接続されるべき対象（Ｉ／Ｏパッド又は論理デバイス）
が幾何学的にアーキテクチャの上に広げられるので、そ
れらを接続するオン・スイッチはもまたひとまとめにさ
れない。典型的には、少数のスイッチのみが、いずれか
の指定された接続のためにオンになることを意味する。
ブル接続アーキテクチャは、いずれかの指定された連結
パターンを構成するために必要とされるよりはるかに多
くのスイッチ素子を含む。これは、アーキ テクチャは
汎用でなければならないこと、且つ経路指定手段（rout
er）が所望の連結性（connectivity）を達成するために
必要とされる充分な自由が存在しなければならないとい
う設計的制限による。また、一般に、アーキテクチャが
指定された連結性を実行するためにプログラムされる際
に、プログラムされたスイッチ素子は、回路の特別な区
域に集中されないことが認められるであろう。これは、
接続されるべき対象（Ｉ／Ｏパッド又は論理デバイス）
が幾何学的にアーキテクチャの上に広げられるので、そ
れらを接続するオン・スイッチはもまたひとまとめにさ
れない。典型的には、少数のスイッチのみが、いずれか
の指定された接続のためにオンになることを意味する。
【００２４】図３を参照すると、本発明の第１の実施例
によるユーザ・リプログラマブル接続アーキテクチャ
は、結合された概略ブロック図で図示される。水平接続
導体１０、１２、１４、及び１６が、垂直接続導体１
８、２０、２２、及び２４と交差するのが、示される。
ユーザ・リプログラマブル接続素子Ｓ1-Ｓ15は、水平及
び垂直接続導体の交差で示される。本発明の現時点での
好ましい実施例によると、すべての交差に、ユーザ・リ
プログラマブル接続素子（接続導体１０及び１８の交差
は場所を占められないままである）が場所を占めるもの
ではない。
によるユーザ・リプログラマブル接続アーキテクチャ
は、結合された概略ブロック図で図示される。水平接続
導体１０、１２、１４、及び１６が、垂直接続導体１
８、２０、２２、及び２４と交差するのが、示される。
ユーザ・リプログラマブル接続素子Ｓ1-Ｓ15は、水平及
び垂直接続導体の交差で示される。本発明の現時点での
好ましい実施例によると、すべての交差に、ユーザ・リ
プログラマブル接続素子（接続導体１０及び１８の交差
は場所を占められないままである）が場所を占めるもの
ではない。
【００２５】各ユーザ・リプログラマブル接続素子のた
めの一つの能動記憶素子を備える従来技術のアーキテク
チャとは異なり、図３の実施例は、単に能動記憶素子２
８-１〜２８-４を含む。能動記憶素子２８-１〜２８-４
は、デコーダ回路５０を駆動すために使用される。デコ
ーダ５０は、従来技術で知られているような能動記憶素
子２８-１〜２８-４から４ビットの２進入力をワン・オ
ブ・ブフィフティーン（one of fifteen）の高能動信
号に翻訳する従来のデコーダであることができる。出力
Ｄ1〜Ｄ15は、夫々ユーザ・リプログラマブル接続素子
Ｓ1〜Ｓ15を駆動するために使用される。
めの一つの能動記憶素子を備える従来技術のアーキテク
チャとは異なり、図３の実施例は、単に能動記憶素子２
８-１〜２８-４を含む。能動記憶素子２８-１〜２８-４
は、デコーダ回路５０を駆動すために使用される。デコ
ーダ５０は、従来技術で知られているような能動記憶素
子２８-１〜２８-４から４ビットの２進入力をワン・オ
ブ・ブフィフティーン（one of fifteen）の高能動信
号に翻訳する従来のデコーダであることができる。出力
Ｄ1〜Ｄ15は、夫々ユーザ・リプログラマブル接続素子
Ｓ1〜Ｓ15を駆動するために使用される。
【００２６】本発明を用いることによって、１５個のユ
ーザ・リプログラマブル接続素子を駆動させるのに必要
な能動記憶素子の数は、１５から４に減少される。ユー
ザ・リプログラマブル接続素子Ｓ1-Ｓ15のどれも能動化
されない相互接続ネットワークを可能にするために、ユ
ーザ・リプログラ マブル接続素子をオンにしないデコ
ーダ５０の一つに状態を提供することが好ましい。図３
の実施例をにおいて、これは、アドレス００００（２
進）がいずれの出力も駆動しないように、（水平接続導
体１０及び垂直接続導体１８の）一つの交差に場所を占
めさせないでおくことによって達成される。当業者は、
他の類似のスキーマがこの結果を成し遂げるために可能
であると認めるであろう。
ーザ・リプログラマブル接続素子を駆動させるのに必要
な能動記憶素子の数は、１５から４に減少される。ユー
ザ・リプログラマブル接続素子Ｓ1-Ｓ15のどれも能動化
されない相互接続ネットワークを可能にするために、ユ
ーザ・リプログラ マブル接続素子をオンにしないデコ
ーダ５０の一つに状態を提供することが好ましい。図３
の実施例をにおいて、これは、アドレス００００（２
進）がいずれの出力も駆動しないように、（水平接続導
体１０及び垂直接続導体１８の）一つの交差に場所を占
めさせないでおくことによって達成される。当業者は、
他の類似のスキーマがこの結果を成し遂げるために可能
であると認めるであろう。
【００２７】図４を参照すると、本発明の第２の実施例
によるアーキテクチャ６０が示されている。水平接続導
体１０、１２、及び１４が、垂直導体１８、２０、及び
２２に交差されるのが示されている。ユーザ・リプログ
ラマブル接続素子Ｓ1-Ｓ9が、水平及び垂直接続導体の
交差に備えられる。
によるアーキテクチャ６０が示されている。水平接続導
体１０、１２、及び１４が、垂直導体１８、２０、及び
２２に交差されるのが示されている。ユーザ・リプログ
ラマブル接続素子Ｓ1-Ｓ9が、水平及び垂直接続導体の
交差に備えられる。
【００２８】能動記憶セル２８-１、２８-２、及び２８
-３及びその相補セルは、ライン６４、６６、及び６８
の対上に置かれる。三つのラインが示されているが、当
業者は、各ライン６４、６６、及び６８が、相補信号を
送る一対のラインを含むことを認めるであろう。同様
に、能動記憶セル２８-４、２８-５、及び２８-６の状
態及びその相補セルは、ライン７２、７４、及び７６の
対上へ置かれる。能動記憶セル２８-１、２８-２、２８
-３、２８-４、２８-５、及び２８-６からの信号は、ス
イッチＳ1-Ｓ9のいずれか一つを駆動する信号を発生す
るために一緒にＡＮＤがとられることができる。
-３及びその相補セルは、ライン６４、６６、及び６８
の対上に置かれる。三つのラインが示されているが、当
業者は、各ライン６４、６６、及び６８が、相補信号を
送る一対のラインを含むことを認めるであろう。同様
に、能動記憶セル２８-４、２８-５、及び２８-６の状
態及びその相補セルは、ライン７２、７４、及び７６の
対上へ置かれる。能動記憶セル２８-１、２８-２、２８
-３、２８-４、２８-５、及び２８-６からの信号は、ス
イッチＳ1-Ｓ9のいずれか一つを駆動する信号を発生す
るために一緒にＡＮＤがとられることができる。
【００２９】これらの制御信号のＡＮＤをとるこを達成
するための適宜な切り替え回路８０は、図５に示され
る。図５は、水平接続導体１０及び垂直接続導体１８の
交差を詳細に示す。スイッチＳ1はＮーチャンネルＭＯＳ
トランジスタ８２を含む。Ｎ-チャンネルＭＯＳトラン
ジスタ８４及び８６は、Ｎ-チャンネルＭＯＳトランジ
スタ８２のゲートを制御するＡＮＤゲートを含む。Ｎー
チャンネルＭＯＳトランジスタ８４はＮ-チャンネルＭ
ＯＳトランジスタ８２のゲートの間に接続されていると
共に接地され、スイッチ・マトリックスの第１の行のＸ
能動記憶セルのコンプリメントに接続されているゲート
を有する。Ｎ-チャンネルＭＯＳトランジスタ８６は、
Ｎ-チャンネルＭＯＳトランジスタ８２のゲート及びス
イッチ・マトリックスの第１の列のＹ能動記憶セルの出
力の間に接続されており、スイッチ・マトリックスの第
１の行のＸ能動記憶セルの出力信号に接続されているゲ
ートを有する。デコーダ信号が能動高レベルであるなら
ば、Ｎ-チャンネルＭＯＳトランジスタ８４はオンにさ
れ、スイッチＳ1を含む行が選択される場合を除きＮ-チ
ャンネルＭＯＳトランジスタ８２のゲートをグランドに
短絡する。行が選択されるならば、Ｎ-チャンネルＭＯ
Ｓトランジスタ８２のゲートは、スイッチＳ1を含む列
が選択される場合だけ高レベルになる。
するための適宜な切り替え回路８０は、図５に示され
る。図５は、水平接続導体１０及び垂直接続導体１８の
交差を詳細に示す。スイッチＳ1はＮーチャンネルＭＯＳ
トランジスタ８２を含む。Ｎ-チャンネルＭＯＳトラン
ジスタ８４及び８６は、Ｎ-チャンネルＭＯＳトランジ
スタ８２のゲートを制御するＡＮＤゲートを含む。Ｎー
チャンネルＭＯＳトランジスタ８４はＮ-チャンネルＭ
ＯＳトランジスタ８２のゲートの間に接続されていると
共に接地され、スイッチ・マトリックスの第１の行のＸ
能動記憶セルのコンプリメントに接続されているゲート
を有する。Ｎ-チャンネルＭＯＳトランジスタ８６は、
Ｎ-チャンネルＭＯＳトランジスタ８２のゲート及びス
イッチ・マトリックスの第１の列のＹ能動記憶セルの出
力の間に接続されており、スイッチ・マトリックスの第
１の行のＸ能動記憶セルの出力信号に接続されているゲ
ートを有する。デコーダ信号が能動高レベルであるなら
ば、Ｎ-チャンネルＭＯＳトランジスタ８４はオンにさ
れ、スイッチＳ1を含む行が選択される場合を除きＮ-チ
ャンネルＭＯＳトランジスタ８２のゲートをグランドに
短絡する。行が選択されるならば、Ｎ-チャンネルＭＯ
Ｓトランジスタ８２のゲートは、スイッチＳ1を含む列
が選択される場合だけ高レベルになる。
【００３０】図６を参照すると、本発明の第３の実施例
によるユーザ・構成可能接続アーキテクチャが示され
る。図６の実施例は、接続マトリックスの実現の部分と
して使用のため特に適している。
によるユーザ・構成可能接続アーキテクチャが示され
る。図６の実施例は、接続マトリックスの実現の部分と
して使用のため特に適している。
【００３１】Ｉ／Ｏパッド９２は、パッド・スタッブ９
４及び９６に電気的に接続している。パッド・スタッブ
９４及び９６は互いに垂直に向いている。垂直パッド・
スタッブ９４は、複数の水平接続導体（１２個示されて
いる）９８、１００、１０２、１０４、１０６、１０
８、１１０、１１２、１１４、１１６、１１８、及び１
２０に直角である。水平パッド・スタッブ９６は、複数
の垂直接続導体（１２個示されている）１２２、１２
４、１２６、１２８、１３０、１３２、１３４、１３
６、１３８、１４０、１４２、及び１４４に直角であ
る。
４及び９６に電気的に接続している。パッド・スタッブ
９４及び９６は互いに垂直に向いている。垂直パッド・
スタッブ９４は、複数の水平接続導体（１２個示されて
いる）９８、１００、１０２、１０４、１０６、１０
８、１１０、１１２、１１４、１１６、１１８、及び１
２０に直角である。水平パッド・スタッブ９６は、複数
の垂直接続導体（１２個示されている）１２２、１２
４、１２６、１２８、１３０、１３２、１３４、１３
６、１３８、１４０、１４２、及び１４４に直角であ
る。
【００３２】水平及び垂直接続導体は、ユーザ・リプロ
グラマブル接続素子によってパッド・スタッブ９４及び
９６を介してＩ／Ｏパッド９２に接続されることができ
る。本発明の好ましい実施例によれば、水平接続導体及
び垂直パッド・スタッブ９４の交差は、ユーザ・リプロ
グラマブル接続素子ＨＰＳ1-ＨＰＳ12によって完全に場
所を占めらており、垂直接続導体及び水平パッド・スタ
ッブ９６の交差は、ユーザ・リプログラマブル接続素子
ＶＰＳ1ーＶＰＳ12によって完全に場所を占められてい
る。
グラマブル接続素子によってパッド・スタッブ９４及び
９６を介してＩ／Ｏパッド９２に接続されることができ
る。本発明の好ましい実施例によれば、水平接続導体及
び垂直パッド・スタッブ９４の交差は、ユーザ・リプロ
グラマブル接続素子ＨＰＳ1-ＨＰＳ12によって完全に場
所を占めらており、垂直接続導体及び水平パッド・スタ
ッブ９６の交差は、ユーザ・リプログラマブル接続素子
ＶＰＳ1ーＶＰＳ12によって完全に場所を占められてい
る。
【００３３】加えて、水平及び垂直相互接続導体はユー
ザ・リプログラマブル接続素子によって互いに接続され
ている。水平及び垂直接続導体によって形成された交差
マトリックスがユーザ・リプログラマブル接続素子によ
って完全に場所を占められていないことが図６の検証か
らから明白である。
ザ・リプログラマブル接続素子によって互いに接続され
ている。水平及び垂直接続導体によって形成された交差
マトリックスがユーザ・リプログラマブル接続素子によ
って完全に場所を占められていないことが図６の検証か
らから明白である。
【００３４】図６の実施例では、接続素子は三つのグル
ープに分割される。第１のグループは、リプログラマブ
ル接続素子（フォーマットＳX/Yにおいて、ＸはＸ導体
の位置であり、ＹがＹ導体の位置である）Ｓ1/3、Ｓ1/4
及びＳ1/9；Ｓ2/3、Ｓ2/4、Ｓ2/9及びＳ2/10；Ｓ3/3、Ｓ
3/4、Ｓ3/9及びＳ3/10；及びＳ4/3、Ｓ4/4、Ｓ4/9、及
びＳ4/10を含む。リプログラマブル接続素子の第１のグ
ループは、能動記憶素子2８-１〜２８-４によって駆動
される第１のデコーダ１４６の１５個の出力によって制
御される。第２のグループは、リプログラマブル接続素
子Ｓ5/2、Ｓ5/8及びＳ5/11；Ｓ6/2、Ｓ6/5、Ｓ6/8及び
Ｓ6/11；Ｓ7/2、Ｓ7/5、Ｓ7/8及びＳ7/11；及びＳ8/2、
Ｓ8/5、 Ｓ8/8及びＳ8/11を含む。リプログラマブル接続
素子の第２のグループは、能動記憶素子２８-５〜２８-
８によって駆動される第２のデコーダ１４８の１５個の
出力によって制御される。第３のグループは、リプログ
ラマブル接続素子Ｓ9/6、Ｓ9/7及びＳ9/12、及び
Ｓ10/1；Ｓ10/6、Ｓ10/7及びＳ10/12；Ｓ11/1、
Ｓ11/6、Ｓ11/7、及びＳ11/12；Ｓ12/1、Ｓ12/6、Ｓ1
12/7及びＳ12/12を含む。リプログラマブル接続素子の
第３のグループは、能動記憶素子２８-９〜２８ー２に
よって駆動される第３のデコーダ１５０の１５個の出力
によって制御される。スイッチは、前述したように、各
デコーダ１４６、１４８、及び１５０において、ヌル・
アドレスを設けるために位置１／１０、５／５、及び９
／１から除かれる。
ープに分割される。第１のグループは、リプログラマブ
ル接続素子（フォーマットＳX/Yにおいて、ＸはＸ導体
の位置であり、ＹがＹ導体の位置である）Ｓ1/3、Ｓ1/4
及びＳ1/9；Ｓ2/3、Ｓ2/4、Ｓ2/9及びＳ2/10；Ｓ3/3、Ｓ
3/4、Ｓ3/9及びＳ3/10；及びＳ4/3、Ｓ4/4、Ｓ4/9、及
びＳ4/10を含む。リプログラマブル接続素子の第１のグ
ループは、能動記憶素子2８-１〜２８-４によって駆動
される第１のデコーダ１４６の１５個の出力によって制
御される。第２のグループは、リプログラマブル接続素
子Ｓ5/2、Ｓ5/8及びＳ5/11；Ｓ6/2、Ｓ6/5、Ｓ6/8及び
Ｓ6/11；Ｓ7/2、Ｓ7/5、Ｓ7/8及びＳ7/11；及びＳ8/2、
Ｓ8/5、 Ｓ8/8及びＳ8/11を含む。リプログラマブル接続
素子の第２のグループは、能動記憶素子２８-５〜２８-
８によって駆動される第２のデコーダ１４８の１５個の
出力によって制御される。第３のグループは、リプログ
ラマブル接続素子Ｓ9/6、Ｓ9/7及びＳ9/12、及び
Ｓ10/1；Ｓ10/6、Ｓ10/7及びＳ10/12；Ｓ11/1、
Ｓ11/6、Ｓ11/7、及びＳ11/12；Ｓ12/1、Ｓ12/6、Ｓ1
12/7及びＳ12/12を含む。リプログラマブル接続素子の
第３のグループは、能動記憶素子２８-９〜２８ー２に
よって駆動される第３のデコーダ１５０の１５個の出力
によって制御される。スイッチは、前述したように、各
デコーダ１４６、１４８、及び１５０において、ヌル・
アドレスを設けるために位置１／１０、５／５、及び９
／１から除かれる。
【００３５】デコーダ１４６、１４８、及び１５０とし
て使用のための回路の一例が、図７ａにおけるブロック
図形式で示される。回路は、２入力ＮＯＲデコード回路
１６２のグループ及び２入力ＮＡＮＤデコード回路１６
４のグループからなる。ＮＯＲ及びＮＡＮＤデコード回
路は、それら（能動記憶素子２８-１〜２８ー４が例と
して示されている）を駆動する四つの能動記憶素子の出
力の相補的な対によって駆動される。当業者は、図２に
示されているように、相補出力が回路から有効であるこ
とを認めるだろう。出力信号及びその相補信号は、夫々
インバータ３２及び３４の出力から有効である。当業者
は、容易に図７ａの回路の多数の変形が可能であると認
識できるだろう。典型的なＮＯＲ及びＮＡＮＤデコード
回路の概略図が夫々図７ｂ及び図７cに示される。図７
ｂを参照すると、典型的な２入力ＮＯＲ回路１６２が概
略図式に示されている。ＮＯＲデコード回路１６２の第
１のセクションにおいて、Ｐ-チャンネルＭＯＳトラン
ジスタ１６６及びＮ-チャンネル１６８は、入力がＯＲ
回路の 第１の入力（Ａ）であるインバータを形成す
る。Ｎ-チャンネルＭＯＳトランジスタ１６８は、ゲー
トがＯＲ回路の第２の入力（Ｂ）を形成するＮ-チャン
ネルＭＯＳトランジスタ１７０によって分岐される。Ｐ
-チャンネルＭＯＳトランジスタ１６６の源が、（Ｂ）
入力の相補入力に接続されている。ＮＯＲデコード回路
１６２の出力０１は、ＰーチャンエルＭＯＳトランジス
タ１６６及びＮ-チャンネルＭＯＳトランジスタ１６８
の共通ドレイン結合である。
て使用のための回路の一例が、図７ａにおけるブロック
図形式で示される。回路は、２入力ＮＯＲデコード回路
１６２のグループ及び２入力ＮＡＮＤデコード回路１６
４のグループからなる。ＮＯＲ及びＮＡＮＤデコード回
路は、それら（能動記憶素子２８-１〜２８ー４が例と
して示されている）を駆動する四つの能動記憶素子の出
力の相補的な対によって駆動される。当業者は、図２に
示されているように、相補出力が回路から有効であるこ
とを認めるだろう。出力信号及びその相補信号は、夫々
インバータ３２及び３４の出力から有効である。当業者
は、容易に図７ａの回路の多数の変形が可能であると認
識できるだろう。典型的なＮＯＲ及びＮＡＮＤデコード
回路の概略図が夫々図７ｂ及び図７cに示される。図７
ｂを参照すると、典型的な２入力ＮＯＲ回路１６２が概
略図式に示されている。ＮＯＲデコード回路１６２の第
１のセクションにおいて、Ｐ-チャンネルＭＯＳトラン
ジスタ１６６及びＮ-チャンネル１６８は、入力がＯＲ
回路の 第１の入力（Ａ）であるインバータを形成す
る。Ｎ-チャンネルＭＯＳトランジスタ１６８は、ゲー
トがＯＲ回路の第２の入力（Ｂ）を形成するＮ-チャン
ネルＭＯＳトランジスタ１７０によって分岐される。Ｐ
-チャンネルＭＯＳトランジスタ１６６の源が、（Ｂ）
入力の相補入力に接続されている。ＮＯＲデコード回路
１６２の出力０１は、ＰーチャンエルＭＯＳトランジス
タ１６６及びＮ-チャンネルＭＯＳトランジスタ１６８
の共通ドレイン結合である。
【００３６】ＮORデコード回路１６２の第２のセクショ
ンは、第１のセクションに同一であり、入力がＮＯＲデ
コーダ回路に（Ａ）入力に接続されているインバータを
形成するＰ-チャンネルＭＯＳトランジスタ１７２及び
Ｎ-チャンネル１７４を含む。Ｎ-チャンネルＭＯＳトラ
ンジスタ１７６は、ゲートが（Ｂ）入力の相補入力に接
続されているＮ-チャンネルＭＯＳトランジスタ１７０
によって分岐される。Ｐ-チャンネルＭＯＳトランジス
タ１６６の源が（Ｂ）入力に接続している。ＮＯＲデコ
ード回路１６２の出力０２は、Ｐ-チャンネルＭＯＳト
ランジスタ１７２及びＮ-チャンネルＭＯＳトランジス
タ１７４の共通ドレイン結合である。
ンは、第１のセクションに同一であり、入力がＮＯＲデ
コーダ回路に（Ａ）入力に接続されているインバータを
形成するＰ-チャンネルＭＯＳトランジスタ１７２及び
Ｎ-チャンネル１７４を含む。Ｎ-チャンネルＭＯＳトラ
ンジスタ１７６は、ゲートが（Ｂ）入力の相補入力に接
続されているＮ-チャンネルＭＯＳトランジスタ１７０
によって分岐される。Ｐ-チャンネルＭＯＳトランジス
タ１６６の源が（Ｂ）入力に接続している。ＮＯＲデコ
ード回路１６２の出力０２は、Ｐ-チャンネルＭＯＳト
ランジスタ１７２及びＮ-チャンネルＭＯＳトランジス
タ１７４の共通ドレイン結合である。
【００３７】図７cを参照すると、典型的な２入力ＮＡ
ＮＤデコード回路１６２は、ダイヤグラム式に示され
る。ＡＮＤ回路１６４の第１のセクションにおいて、Ｐ
-チャンネルＭＯＳトランジスタ１７８及びＮ-チャンネ
ル１８０は、入力がＮＡＮＤデコード回路の第１の入力
（Ａ）であるインバータを形成する。Ｐ-チャンネルＭ
ＯＳトランジスタ１７８は、ゲートがＮＡＮＤ-デコー
ド回路に第２の入力（Ｂ）を形成するＰ-チャンネルＭ
ＯＳトランジスタ１８２によって分岐される。Ｎ-チャ
ンネルＭＯＳトランジスタ1８０のソースは、（Ｂ）入
力の相補入力に接続されている。ＮＡＮＤデコード回路
１６４の出力０１は、ＰチャンネルＭＯＳトランジスタ
１７８のＮ-チャンネルＭＯＳトランジスタ１８０の共
通ドレイン結合ある。
ＮＤデコード回路１６２は、ダイヤグラム式に示され
る。ＡＮＤ回路１６４の第１のセクションにおいて、Ｐ
-チャンネルＭＯＳトランジスタ１７８及びＮ-チャンネ
ル１８０は、入力がＮＡＮＤデコード回路の第１の入力
（Ａ）であるインバータを形成する。Ｐ-チャンネルＭ
ＯＳトランジスタ１７８は、ゲートがＮＡＮＤ-デコー
ド回路に第２の入力（Ｂ）を形成するＰ-チャンネルＭ
ＯＳトランジスタ１８２によって分岐される。Ｎ-チャ
ンネルＭＯＳトランジスタ1８０のソースは、（Ｂ）入
力の相補入力に接続されている。ＮＡＮＤデコード回路
１６４の出力０１は、ＰチャンネルＭＯＳトランジスタ
１７８のＮ-チャンネルＭＯＳトランジスタ１８０の共
通ドレイン結合ある。
【００３８】ＮＡＮＤデコード回路１６４の第２のセク
ションは、第１のセクションと同一であり、入力がＮＡ
ＮＤデコード回路の（Ａ）入力に接続されているインバ
ータを形成するＰ-チャンネルＭＯＳトランジスタ１８
４及びＮ-チャンネル１８６を含む。Ｐ-チャンネルＭＯ
Ｓトランジスタ１８４は、ゲートが（Ｂ）入力の相補入
力に接続されているＰ-チャンネルＭＯＳトランジスタ
１８８によって分岐される。Ｎ-チャンネルＭＯＳトラ
ンジスタ１８６のソースは（Ｂ）入力に接続されてい
る。ＮＡＮＤデコード回路１６４の出力０２は、Ｐ-チ
ャンネルＭＯＳトランジスタ１７２及びＮ-チャンネル
１７４の共通ドレイン結合である。
ションは、第１のセクションと同一であり、入力がＮＡ
ＮＤデコード回路の（Ａ）入力に接続されているインバ
ータを形成するＰ-チャンネルＭＯＳトランジスタ１８
４及びＮ-チャンネル１８６を含む。Ｐ-チャンネルＭＯ
Ｓトランジスタ１８４は、ゲートが（Ｂ）入力の相補入
力に接続されているＰ-チャンネルＭＯＳトランジスタ
１８８によって分岐される。Ｎ-チャンネルＭＯＳトラ
ンジスタ１８６のソースは（Ｂ）入力に接続されてい
る。ＮＡＮＤデコード回路１６４の出力０２は、Ｐ-チ
ャンネルＭＯＳトランジスタ１７２及びＮ-チャンネル
１７４の共通ドレイン結合である。
【００３９】マルチプルＩ／Ｏ接続を含むユーザ・リプ
ログラマブル接続アーキテクチャの好ましい実施例が、
図８に示されている。図８の実施例のスイッチ・マトリ
ックスは、図６の実施例に同一である。図６の素子と同
じ図８の素子には、同一の参照番号が与えられている。
したがって、Ｉ／Ｏパッド９２は、パッド・スタッブ９
４及び９６に電気的に接続されている。パッド・スタッ
ブ９４及び９６は互いに直交している。垂直パッド・ス
タッブ９４は、複数の水平接続導体（１２個が示されて
いる）９８、１００、１０２、１０４、１０６、１０
８、１１０、１１２、１１４、１１６、１１８、及び１
２０に直交している。水平パッド・スタッブ９６は、複
数の垂直接続導体（１２個が示されている）１２２、１
２４、１２６、１２８、１３０、１３２、１３４、１３
６、１３８、１４０、１４２、及び１４４に直交してい
る。
ログラマブル接続アーキテクチャの好ましい実施例が、
図８に示されている。図８の実施例のスイッチ・マトリ
ックスは、図６の実施例に同一である。図６の素子と同
じ図８の素子には、同一の参照番号が与えられている。
したがって、Ｉ／Ｏパッド９２は、パッド・スタッブ９
４及び９６に電気的に接続されている。パッド・スタッ
ブ９４及び９６は互いに直交している。垂直パッド・ス
タッブ９４は、複数の水平接続導体（１２個が示されて
いる）９８、１００、１０２、１０４、１０６、１０
８、１１０、１１２、１１４、１１６、１１８、及び１
２０に直交している。水平パッド・スタッブ９６は、複
数の垂直接続導体（１２個が示されている）１２２、１
２４、１２６、１２８、１３０、１３２、１３４、１３
６、１３８、１４０、１４２、及び１４４に直交してい
る。
【００４０】水平及び垂直接続導体は、ユーザ・リプロ
グラマブル接続素子によってパッド・スタッブ９４及び
９６を介してＩ／Ｏパッド９２に接続され得る。これら
のユーザ-リプログラマブル接続素子は、従来技術によ
って知られているような個別の能動記憶素子によって夫
々駆動される得る。本発明の好ましい実施例によれば、
水平相互接続導体の交差及び垂直パッド・スタッブ９４
は、相互接続素子ＨＰＳ1ーＨＰＳ12によって完全に場所
が占められており、垂直相互接続導体の交差及び水平パ
ッド・スタッブ９６は、ユーザ・リプログラマブル接続
素子ＶＰＳ1-ＶＰＳ12によって完全に場所が占められて
いる。
グラマブル接続素子によってパッド・スタッブ９４及び
９６を介してＩ／Ｏパッド９２に接続され得る。これら
のユーザ-リプログラマブル接続素子は、従来技術によ
って知られているような個別の能動記憶素子によって夫
々駆動される得る。本発明の好ましい実施例によれば、
水平相互接続導体の交差及び垂直パッド・スタッブ９４
は、相互接続素子ＨＰＳ1ーＨＰＳ12によって完全に場所
が占められており、垂直相互接続導体の交差及び水平パ
ッド・スタッブ９６は、ユーザ・リプログラマブル接続
素子ＶＰＳ1-ＶＰＳ12によって完全に場所が占められて
いる。
【００４１】加えて、水平及び垂直接続導体は、ユーザ
・リプログラマブル接続素子によって互いに接続され得
る。図６の実施例とは異なり、図８の実施例における水
平及び垂直接続導体によって形成された交差マトリック
スは、ユーザ・リプログラマブル接続素子によって完全
に場所が占められている。これは、図８の実施例で採用
されているデコーディング・スキーマよって可能とな
る。
・リプログラマブル接続素子によって互いに接続され得
る。図６の実施例とは異なり、図８の実施例における水
平及び垂直接続導体によって形成された交差マトリック
スは、ユーザ・リプログラマブル接続素子によって完全
に場所が占められている。これは、図８の実施例で採用
されているデコーディング・スキーマよって可能とな
る。
【００４２】図６の実施例と同様に、図８の実施例にお
ける接続素子は三つのグループに分割される。第１のグ
ループは、リプログラマブル接続素子（フォーマットＳ
X/Yにおいて、ＸはＸ導体の位置であり、ＹはＹ導体の
位置である）Ｓ1.3、Ｓ1/4,Ｓ1/9及びＳ1/10；Ｓ2/3、
Ｓ2/4、Ｓ2/9及びＳ2/10；Ｓ3/3、Ｓ3/4、Ｓ3/9及びＳ
3/10；及びＳ4/3、Ｓ4/4、Ｓ4/9及びＳ4/10を含む。第
２のグループは、リプログラマブル接続素子Ｓ5/2、Ｓ
5/5、 Ｓ5/8及びＳ5/11；Ｓ6/2、Ｓ6/5、Ｓ6/8及びＳ
6/11；Ｓ7/2、Ｓ7/5、Ｓ7/8及びＳ7/11；及びＳ8/2、Ｓ
8/5、 Ｓ8/8及びＳ8/11を含む。第３のグループは、リ
プログラマブル接続素子Ｓ9/1、Ｓ9/6、Ｓ9/7及びＳ
9/12；及びＳ10/1、Ｓ10/6、Ｓ10/7及びＳ10/12；Ｓ
11/1、Ｓ11/6、Ｓ11/7及びＳ11/12；及びＳ12/1、Ｓ
12/6、Ｓ12/7及びＳ12/12を含む。このように、48個の
可能なスイッチ・ポジションのマトリックスが、すべて
の4８個のスイッチによって場所が占められている。
ける接続素子は三つのグループに分割される。第１のグ
ループは、リプログラマブル接続素子（フォーマットＳ
X/Yにおいて、ＸはＸ導体の位置であり、ＹはＹ導体の
位置である）Ｓ1.3、Ｓ1/4,Ｓ1/9及びＳ1/10；Ｓ2/3、
Ｓ2/4、Ｓ2/9及びＳ2/10；Ｓ3/3、Ｓ3/4、Ｓ3/9及びＳ
3/10；及びＳ4/3、Ｓ4/4、Ｓ4/9及びＳ4/10を含む。第
２のグループは、リプログラマブル接続素子Ｓ5/2、Ｓ
5/5、 Ｓ5/8及びＳ5/11；Ｓ6/2、Ｓ6/5、Ｓ6/8及びＳ
6/11；Ｓ7/2、Ｓ7/5、Ｓ7/8及びＳ7/11；及びＳ8/2、Ｓ
8/5、 Ｓ8/8及びＳ8/11を含む。第３のグループは、リ
プログラマブル接続素子Ｓ9/1、Ｓ9/6、Ｓ9/7及びＳ
9/12；及びＳ10/1、Ｓ10/6、Ｓ10/7及びＳ10/12；Ｓ
11/1、Ｓ11/6、Ｓ11/7及びＳ11/12；及びＳ12/1、Ｓ
12/6、Ｓ12/7及びＳ12/12を含む。このように、48個の
可能なスイッチ・ポジションのマトリックスが、すべて
の4８個のスイッチによって場所が占められている。
【００４３】しかしながら、図６の実施例のようなデコ
ーダ１４６、１４８、及び１５０の代わりに、図８の実
施例は、１２個の Ｘ能動記憶素子Ｘ1-Ｘ12、及び１２
個のＹ能動記憶素子Ｙ1-Ｙ12を含む。このように、２４
個のの能動記憶素子の合計が、部分的アドレス・スキー
マを介して４５個のユーザ・リプログラマブル接続素子
を直接制御するために使用される。選択されたユーザ・
リプログラマブル接続素子は、その関連するＸ及びＹ能
動記憶素子における高レベルを記憶することによってオ
ンにされる。ユーザ・リプログラマブル接続素子のＡＮ
Ｄ機能が、図５の回路によって実行される。
ーダ１４６、１４８、及び１５０の代わりに、図８の実
施例は、１２個の Ｘ能動記憶素子Ｘ1-Ｘ12、及び１２
個のＹ能動記憶素子Ｙ1-Ｙ12を含む。このように、２４
個のの能動記憶素子の合計が、部分的アドレス・スキー
マを介して４５個のユーザ・リプログラマブル接続素子
を直接制御するために使用される。選択されたユーザ・
リプログラマブル接続素子は、その関連するＸ及びＹ能
動記憶素子における高レベルを記憶することによってオ
ンにされる。ユーザ・リプログラマブル接続素子のＡＮ
Ｄ機能が、図５の回路によって実行される。
【００４４】図８の実施例はＣＭＯＳの実施例として記
載されているが、当業者は、本明細書において開示され
た原理が、バイポーラ・トランジスタの実施例を構成す
るような明瞭な方法で採用され得る。
載されているが、当業者は、本明細書において開示され
た原理が、バイポーラ・トランジスタの実施例を構成す
るような明瞭な方法で採用され得る。
【００４５】図９には、本発明によるユーザ・リプログ
ラマブル接続アーキテクチャを含む集積回路の部分のブ
ロック図が示されている。水平接続導体２０２、２０
４、及び２０６、及び垂直接続導体２０８、２１０、及
び２１２の複数のグループが、複数のスイッチ・マトリ
ックス２１４ａ-２１４iで交差する。スイッチ・マトリ
ックス２１４ａ-２１４iは、本明細書の図３、図４、図
６、又は図８に示されたアーキテクチャを含んでもよ
い。当業者は、図９が単に説明的であり、図９が三つの
水平接続導体２０２、２０４、及び２０６及び垂直接続
導体２０８、２１０及び２１２のグループを図示し、且
つ九つのスイッチ・マトリックスが制限になっていない
ということを認識するだろう。図９において示された原
理は、いずれのサイズの接続アレイに適用されてもよ
い。
ラマブル接続アーキテクチャを含む集積回路の部分のブ
ロック図が示されている。水平接続導体２０２、２０
４、及び２０６、及び垂直接続導体２０８、２１０、及
び２１２の複数のグループが、複数のスイッチ・マトリ
ックス２１４ａ-２１４iで交差する。スイッチ・マトリ
ックス２１４ａ-２１４iは、本明細書の図３、図４、図
６、又は図８に示されたアーキテクチャを含んでもよ
い。当業者は、図９が単に説明的であり、図９が三つの
水平接続導体２０２、２０４、及び２０６及び垂直接続
導体２０８、２１０及び２１２のグループを図示し、且
つ九つのスイッチ・マトリックスが制限になっていない
ということを認識するだろう。図９において示された原
理は、いずれのサイズの接続アレイに適用されてもよ
い。
【００４６】図１０を参照すると、図９のユーザ・リプ
ログラマブル接続アーキテクチャの変形例であるユーザ
・リプログラマブル接続アーキテクチャを収容している
集積回路の部分が、ブロックダイヤグラム式に示され
る。図９の実施例におけるように、水平接続導体２０
２、２０４、及び２０６及び垂直接続導体２０８、２１
０、及び２１２の複数のグループは、複数のスイッチ・
マトリックス２１４ａ-２１４iで交差する。スイッチ・
マトリックス２１４ａ-２１４iは、本明細書の図３、図
４、図６、又は図８のいずれかに示されたアーキテクチ
ャを含むことができる。
ログラマブル接続アーキテクチャの変形例であるユーザ
・リプログラマブル接続アーキテクチャを収容している
集積回路の部分が、ブロックダイヤグラム式に示され
る。図９の実施例におけるように、水平接続導体２０
２、２０４、及び２０６及び垂直接続導体２０８、２１
０、及び２１２の複数のグループは、複数のスイッチ・
マトリックス２１４ａ-２１４iで交差する。スイッチ・
マトリックス２１４ａ-２１４iは、本明細書の図３、図
４、図６、又は図８のいずれかに示されたアーキテクチ
ャを含むことができる。
【００４７】加えて、回路２１６ａ-２１６dは、マトリ
ックス全体に設けられる。当業者は、回路２１６ａ-２
１６dが、多くの既知の変形であり得るユーザ・プログ
ラムマブル回路の他に、いずれの種類の固定回路を含む
ことができる。回路２１６ａ-２１６d（四つの入力／出
力の合計が夫々に対して示されている）の入力及び出力
は、スイッチ・マトリックス２１８ａ-２１８fを介して
水平相互接続導体２０２、２０４、２０６に、スイッチ
・マトリックス２２０ａ-２２０fを介して垂直相互接続
導体２０８、２１０、及び２１２に接続可能である、ス
イッチ・マトリックス２１８ａ-２１８f及び２２０ａ-
２２０fは、本明細書の図３、図４、図６、又は図８の
いずれかに示されたアーキテクチャを含んでもよい。
ックス全体に設けられる。当業者は、回路２１６ａ-２
１６dが、多くの既知の変形であり得るユーザ・プログ
ラムマブル回路の他に、いずれの種類の固定回路を含む
ことができる。回路２１６ａ-２１６d（四つの入力／出
力の合計が夫々に対して示されている）の入力及び出力
は、スイッチ・マトリックス２１８ａ-２１８fを介して
水平相互接続導体２０２、２０４、２０６に、スイッチ
・マトリックス２２０ａ-２２０fを介して垂直相互接続
導体２０８、２１０、及び２１２に接続可能である、ス
イッチ・マトリックス２１８ａ-２１８f及び２２０ａ-
２２０fは、本明細書の図３、図４、図６、又は図８の
いずれかに示されたアーキテクチャを含んでもよい。
【００４８】当業者は、図１０が単に例示的であり、そ
こに図示された導体、スイッチ・マトリックス及び回路
には限定されないことを認識するだろう。図１０に示さ
れた原理は、いずれのサイズの接続アレイに適用されて
もよい。
こに図示された導体、スイッチ・マトリックス及び回路
には限定されないことを認識するだろう。図１０に示さ
れた原理は、いずれのサイズの接続アレイに適用されて
もよい。
【００４９】本発明のアーキテクチャの使用が、従来の
技術の改善を提供する。本発明のアーキテクチャを採用
することによって、より小さいレイアウト・エリア、よ
り高い速度、及び小さいトランジスタ・カウントが達成
される。より少ない周辺装置レジスタは、スイッチを駆
動するＳＲＡＭセルをプログラムするのに必要である。
経路指定に重大なロスがない。
技術の改善を提供する。本発明のアーキテクチャを採用
することによって、より小さいレイアウト・エリア、よ
り高い速度、及び小さいトランジスタ・カウントが達成
される。より少ない周辺装置レジスタは、スイッチを駆
動するＳＲＡＭセルをプログラムするのに必要である。
経路指定に重大なロスがない。
【００５０】本発明の実施例及び適用が示されると共に
記載されており、上記以外の多くの変更が本明細書の新
規な概念から離れることなく可能であることは、当業者
に明らかである。したがって、本発明は、記載された請
求項の精神を除いて限定されない。
記載されており、上記以外の多くの変更が本明細書の新
規な概念から離れることなく可能であることは、当業者
に明らかである。したがって、本発明は、記載された請
求項の精神を除いて限定されない。
【図１】典型的な従来技術のユーザ・リプログラマブル
接続アーキテクチャの概略図である。
接続アーキテクチャの概略図である。
【図２】図１の従来技術のユーザ・リプログラマブル接
続アーキテクチャで使用される能動記憶素子と組み合わ
された典型的なスイッチ素子の概略図である。
続アーキテクチャで使用される能動記憶素子と組み合わ
された典型的なスイッチ素子の概略図である。
【図３】本発明の第１の実施例によるユーザ・リプログ
ラマブル接続アーキテクチャの一部分の概略ブロック
図。
ラマブル接続アーキテクチャの一部分の概略ブロック
図。
【図４】本発明の第２の実施例によるユーザ・リプログ
ラマブル接続アーキテクチャの概略ブロック図である。
ラマブル接続アーキテクチャの概略ブロック図である。
【図５】図４のユーザ・リプログラマブル接続アーキテ
クチャで使用される典型的ＡＮＤ回路スイッチ素子の概
略図である。
クチャで使用される典型的ＡＮＤ回路スイッチ素子の概
略図である。
【図６】本発明の第３の実施例によるユーザ・リプログ
ラマブル接続アーキテクチャの部分概略図である。
ラマブル接続アーキテクチャの部分概略図である。
【図７ａ】図６のアーキテクチャに使用されデコーダ回
路のブロック図である。
路のブロック図である。
【図７ｂ】図７のデコーダに使用する典型的ＮOR-デコ
ード回路の概略図である。
ード回路の概略図である。
【図７ｃ】図７ａのデコーダに使用され典型的なＮＡＮ
Ｄデコード回路の概略図である。
Ｄデコード回路の概略図である。
【図８】本発明の第４の実施例によるユーザ・リプログ
ラマブル接続アーキテクチャの部分概略図である。
ラマブル接続アーキテクチャの部分概略図である。
【図９】図３、図４、図６、又は図８のいずれかに示さ
れたアーキテクチャを含む本発明の集積回路の部分ブロ
ック図である。
れたアーキテクチャを含む本発明の集積回路の部分ブロ
ック図である。
【図１０】ユーザ・リプログラマブル回路を含む図３、
図４、図６又は図８のいずれかに示されるアーキテクチ
ャを含む本発明の集積回路の部分概略図である。
図４、図６又は図８のいずれかに示されるアーキテクチ
ャを含む本発明の集積回路の部分概略図である。
１０、１２、１４、１６ 水平方向接続導体 １８、２０、２２、２４ 垂直方向接続導体 ３０、３６、４０、４２、８２、８４、８６ Ｎーチャ
ンネル・トランジスタ ３２、３４ インバータ ２８-１〜２８-６ 能動記憶素子 ５０ デコーダ ９２ Ｉ／Ｏパッド ９４、９６ パッド・スタッブ ９８、１００、１０２、１０４、１０６、１０８、１１
０、１１２、１１４、１１６、１１８、及び１２０ 水
平接続導体 １２２、１２４、１２６、１２８、１３０、１３２、１
３４、１３６、１３８、１４０、１４２、及び１４４
垂直接続導体
ンネル・トランジスタ ３２、３４ インバータ ２８-１〜２８-６ 能動記憶素子 ５０ デコーダ ９２ Ｉ／Ｏパッド ９４、９６ パッド・スタッブ ９８、１００、１０２、１０４、１０６、１０８、１１
０、１１２、１１４、１１６、１１８、及び１２０ 水
平接続導体 １２２、１２４、１２６、１２８、１３０、１３２、１
３４、１３６、１３８、１４０、１４２、及び１４４
垂直接続導体
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年１０月４日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項５
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項７
【補正方法】変更
【補正内容】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】請求項１１
【補正方法】変更
【補正内容】
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正内容】
【０００５】そのようなユーザ・プログラマブル接続集
積回路アーキテクチャのバイポーラ・クロスポイント・
スイッチの実現は、当業者に知られている。たとえば、
Ｈ．Ｓｈｉｎ他著、Ａ ５Ｇｂｌｓ １６ｘｌ６ Ｓｉ
−Ｂｉｐｏｌａｒ Ｃｒｏｓｓｐｏｉｎｔ Ｓｗｉｔｃ
ｈ、１９９２ ＩＥＥＥ ＩＳＳＣＣ、ｐｐ．２２８−
２２９は，ｎ個のｎ：１マルチプレクサを必要とするｎ
個のクロスポイント・スイッチによるｎ個のクロスポイ
ントを記載している。そのような回路は、ｎ個の適度に
小さい値（即ち、ｎが約２５６個以下）のためのバイポ
ーラ技術において実際的に実施可能であるが、上記に記
載されたようにマトリックスの各スイッチを駆動するた
めに使用される一つ以上のＲＡＭセルが完全に備えられ
たマトリックスよりも多くのチップ・エリアを占めるの
で、ＣＭＯＳ技術において実行されるそのようなクロス
ポイント・アーキテクチャは、実際的でない。更に、こ
のＳｈｉｎ他著の論文において記載されるアーキテクチ
ャにおいては、クロスポイントの数は、必然的に、切り
替えられるべき対象（即ち、Ｉ／Ｏピン又は論理セルの
入力及び出力）の数の２乗である。このアーキテクチャ
の属性は、一つの適正な大きさに作られた集積回路ダイ
を使用して接続され得る対象の数を厳格に限定する。
積回路アーキテクチャのバイポーラ・クロスポイント・
スイッチの実現は、当業者に知られている。たとえば、
Ｈ．Ｓｈｉｎ他著、Ａ ５Ｇｂｌｓ １６ｘｌ６ Ｓｉ
−Ｂｉｐｏｌａｒ Ｃｒｏｓｓｐｏｉｎｔ Ｓｗｉｔｃ
ｈ、１９９２ ＩＥＥＥ ＩＳＳＣＣ、ｐｐ．２２８−
２２９は，ｎ個のｎ：１マルチプレクサを必要とするｎ
個のクロスポイント・スイッチによるｎ個のクロスポイ
ントを記載している。そのような回路は、ｎ個の適度に
小さい値（即ち、ｎが約２５６個以下）のためのバイポ
ーラ技術において実際的に実施可能であるが、上記に記
載されたようにマトリックスの各スイッチを駆動するた
めに使用される一つ以上のＲＡＭセルが完全に備えられ
たマトリックスよりも多くのチップ・エリアを占めるの
で、ＣＭＯＳ技術において実行されるそのようなクロス
ポイント・アーキテクチャは、実際的でない。更に、こ
のＳｈｉｎ他著の論文において記載されるアーキテクチ
ャにおいては、クロスポイントの数は、必然的に、切り
替えられるべき対象（即ち、Ｉ／Ｏピン又は論理セルの
入力及び出力）の数の２乗である。このアーキテクチャ
の属性は、一つの適正な大きさに作られた集積回路ダイ
を使用して接続され得る対象の数を厳格に限定する。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正内容】
【００３５】デコーダ１４６、１４８、及び１５０とし
て使用のための回路の一例が、図７ａにおけるブロック
図形式で示される。回路は、２入力ＮＯＲデコード回路
１６２のグループ及び２入力ＮＡＮＤデコード回路１６
４のグループからなる。ＮＯＲ及びＮＡＮＤデコード回
路は、それら（能動記憶素子２８−１〜２８−４が例と
して示されている）を駆動する四つの能動記憶素子の出
力の相補的な対によって駆動される。当業者は、図２に
示されているように、相補出力が回路から有効であるこ
とを認めるだろう。出力信号及びその相補信号は、夫々
インバータ３２及び３４の出力から有効である。当業者
は、容易に図７ａの回路の多数の変形が可能であると認
識できるだろう。典型的なＮＯＲ及びＮＡＮＤデコード
回路の概略図が夫々図７ｂ及び図７ｃに示される。図７
ｂを参照すると、典型的な２入力ＮＯＲ回路１６２が概
略図式に示されている。ＮＯＲデコード回路１６２の第
１のセクションにおいて、Ｐ−チャンネルＭＯＳトラン
ジスタ１６６及びＮ−チャンネルＭＯＳトランジスタ１
６８は、入力がＯＲ回路の第１の入力（Ａ）であるイン
バータを形成する。Ｎ−チャンネルＭＯＳトランジスタ
１６８は、ゲートがＯＲ回路の第２の入力（Ｂ）を形成
するＮ−チャンネルＭＯＳトランジスタ１７０によって
分岐される。Ｐ−チャンネルＭＯＳトランジスタ１６６
の源が、（Ｂ）入力の相補入力に接続されている。ＮＯ
Ｒデコード回路１６２の出力０１は、Ｐ−チャンエルＭ
ＯＳトランジスタ１６６及びＮ−チャンネルＭＯＳトラ
ンジスタ１６８の共通ドレイン結合である。
て使用のための回路の一例が、図７ａにおけるブロック
図形式で示される。回路は、２入力ＮＯＲデコード回路
１６２のグループ及び２入力ＮＡＮＤデコード回路１６
４のグループからなる。ＮＯＲ及びＮＡＮＤデコード回
路は、それら（能動記憶素子２８−１〜２８−４が例と
して示されている）を駆動する四つの能動記憶素子の出
力の相補的な対によって駆動される。当業者は、図２に
示されているように、相補出力が回路から有効であるこ
とを認めるだろう。出力信号及びその相補信号は、夫々
インバータ３２及び３４の出力から有効である。当業者
は、容易に図７ａの回路の多数の変形が可能であると認
識できるだろう。典型的なＮＯＲ及びＮＡＮＤデコード
回路の概略図が夫々図７ｂ及び図７ｃに示される。図７
ｂを参照すると、典型的な２入力ＮＯＲ回路１６２が概
略図式に示されている。ＮＯＲデコード回路１６２の第
１のセクションにおいて、Ｐ−チャンネルＭＯＳトラン
ジスタ１６６及びＮ−チャンネルＭＯＳトランジスタ１
６８は、入力がＯＲ回路の第１の入力（Ａ）であるイン
バータを形成する。Ｎ−チャンネルＭＯＳトランジスタ
１６８は、ゲートがＯＲ回路の第２の入力（Ｂ）を形成
するＮ−チャンネルＭＯＳトランジスタ１７０によって
分岐される。Ｐ−チャンネルＭＯＳトランジスタ１６６
の源が、（Ｂ）入力の相補入力に接続されている。ＮＯ
Ｒデコード回路１６２の出力０１は、Ｐ−チャンエルＭ
ＯＳトランジスタ１６６及びＮ−チャンネルＭＯＳトラ
ンジスタ１６８の共通ドレイン結合である。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正内容】
【００３６】ＮＯＲデコード回路１６２の第２のセクシ
ョンは、第１のセクションに同一であり、入力がＮＯＲ
デコーダ回路に（Ａ）入力に接続されているインバータ
を形成するＰ−チャンネルＭＯＳトランジスタ１７２及
びＮ−チャンネルＭＯＳトランジスタ１７４を含む。Ｎ
−チャンネルＭＯＳトランジスタ１７６は、ゲートが
（Ｂ）入力の相補入力に接続されているＮ−チャンネル
ＭＯＳトランジスタ１７０によって分岐される。Ｐ−チ
ャンネルＭＯＳトランジスタ１６６の源が（Ｂ）入力に
接続している。ＮＯＲデコード回路１６２の出力０２
は、Ｐ−チャンネルＭＯＳトランジスタ１７２及びＮ−
チャンネルＭＯＳトランジスタ１７４の共通ドレイン結
合である。
ョンは、第１のセクションに同一であり、入力がＮＯＲ
デコーダ回路に（Ａ）入力に接続されているインバータ
を形成するＰ−チャンネルＭＯＳトランジスタ１７２及
びＮ−チャンネルＭＯＳトランジスタ１７４を含む。Ｎ
−チャンネルＭＯＳトランジスタ１７６は、ゲートが
（Ｂ）入力の相補入力に接続されているＮ−チャンネル
ＭＯＳトランジスタ１７０によって分岐される。Ｐ−チ
ャンネルＭＯＳトランジスタ１６６の源が（Ｂ）入力に
接続している。ＮＯＲデコード回路１６２の出力０２
は、Ｐ−チャンネルＭＯＳトランジスタ１７２及びＮ−
チャンネルＭＯＳトランジスタ１７４の共通ドレイン結
合である。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】変更
【補正内容】
【００３７】図７ｃを参照すると、典型的な２入力ＮＡ
ＮＤデコード回路１６２は、ダイヤグラム式に示され
る。ＡＮＤ回路１６４の第１のセクションにおいて、Ｐ
−チャンネルＭＯＳトランジスタ１７８及びＮ−チャン
ネルＭＯＳトランジスタ１８０は、入力がＮＡＮＤデコ
ード回路の第１の入力（Ａ）であるインバータを形成す
る。Ｐ−チャンネルＭＯＳトランジスタ１７８は、ゲー
トがＮＡＮＤ−デコード回路に第２の入力（Ｂ）を形成
するＰ−チャンネルＭＯＳトランジスタ１８２によって
分岐される。Ｎ−チャンネルＭＯＳトランジスタ１８０
のソースは、（Ｂ）入力の相補入力に接続されている。
ＮＡＮＤデコード回路１６４の出力０１は、Ｐチャンネ
ルＭＯＳトランジスタ１７８のＮ−チャンネルＭＯＳト
ランジスタ１８０の共通ドレイン結合ある。
ＮＤデコード回路１６２は、ダイヤグラム式に示され
る。ＡＮＤ回路１６４の第１のセクションにおいて、Ｐ
−チャンネルＭＯＳトランジスタ１７８及びＮ−チャン
ネルＭＯＳトランジスタ１８０は、入力がＮＡＮＤデコ
ード回路の第１の入力（Ａ）であるインバータを形成す
る。Ｐ−チャンネルＭＯＳトランジスタ１７８は、ゲー
トがＮＡＮＤ−デコード回路に第２の入力（Ｂ）を形成
するＰ−チャンネルＭＯＳトランジスタ１８２によって
分岐される。Ｎ−チャンネルＭＯＳトランジスタ１８０
のソースは、（Ｂ）入力の相補入力に接続されている。
ＮＡＮＤデコード回路１６４の出力０１は、Ｐチャンネ
ルＭＯＳトランジスタ１７８のＮ−チャンネルＭＯＳト
ランジスタ１８０の共通ドレイン結合ある。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正内容】
【００３８】ＮＡＮＤデコード回路１６４の第２のセク
ションは、第１のセクションと同一であり、入力がＮＡ
ＮＤデコード回路の（Ａ）入力に接続されているインバ
ータを形成するＰ−チャンネルＭＯＳトランジスタ１８
４及びＮ−チャンネルＭＯＳトランジスタ１８６を含
む。Ｐ−チャンネルＭＯＳトランジスタ１８４は、ゲー
トが（Ｂ）入力の相補入力に接続されているＰ−チャン
ネルＭＯＳトランジスタ１８８によって分岐される。Ｎ
−チャンネルＭＯＳトランジスタ１８６のソースは
（Ｂ）入力に接続されている。ＮＡＮＤデコード回路１
６４の出力０２は、Ｐ−チャンネルＭＯＳトランジスタ
１７２及びＮ−チャンネルＭＯＳトランジスタ１７４の
共通ドレイン結合である。
ションは、第１のセクションと同一であり、入力がＮＡ
ＮＤデコード回路の（Ａ）入力に接続されているインバ
ータを形成するＰ−チャンネルＭＯＳトランジスタ１８
４及びＮ−チャンネルＭＯＳトランジスタ１８６を含
む。Ｐ−チャンネルＭＯＳトランジスタ１８４は、ゲー
トが（Ｂ）入力の相補入力に接続されているＰ−チャン
ネルＭＯＳトランジスタ１８８によって分岐される。Ｎ
−チャンネルＭＯＳトランジスタ１８６のソースは
（Ｂ）入力に接続されている。ＮＡＮＤデコード回路１
６４の出力０２は、Ｐ−チャンネルＭＯＳトランジスタ
１７２及びＮ−チャンネルＭＯＳトランジスタ１７４の
共通ドレイン結合である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ホン・カイ アメリカ合衆国、カリフオルニア・94086、 サニーベイル、コーンフラワー・コート・ 1072 (72)発明者 タ−ペン・グオ アメリカ合衆国、カリフオルニア・95014、 カパーテイノ、ロザリオ・アベニユー・ 21568
Claims (14)
- 【請求項１】複数の接続導体と、複数の接続導体から選
択された異なるものの間に接続されており、夫々が制御
信号の状態に応答してオン状態及びオフ状態の間で切り
換え可能なＮ（Ｎは整数）個のユーザ・リプログラマブ
ル接続素子と、夫々が第１の非選択の状態及び第２の選
択状態を有するＭ（Ｍは整数及びＭ＜Ｎ）個の能動記憶
素子と、能動記憶素子の出力に接続されているＭ個の入
力を有すると共にＮ個の入力を有しており、各出力がＮ
個のユーザ・リプログラマブル接続素子の一つに、オン
状態及びオフ状態を有する制御信号を与えるデコーダ手
段とを備え、各制御信号の状態はデコーダ手段のＭ個の
入力の状態の関数であるユーザ・リプログラマブル接続
アーキテクチャ。 - 【請求項２】デコーダ手段のＭ個の入力は、デコーダ手
段からの各制御信号にオフ状態を仮定させる請求項１に
記載のユーザ・リプログラマブル接続アーキテクチャ。 - 【請求項３】能動記憶素子はＳＲＡＭセルを含み、ユー
ザ・リプログラマブル接続素子はＭＯＳトランジスタを
含み、デコーダ手段はＮ個のデコーダ回路の一つを含む
請求項２に記載のユーザ・リプログラマブル接続アーキ
テクチャ。 - 【請求項４】一つのグループの接続導体を含む複数の接
続導体と、前記グループの接続導体の複数から選択され
た異なるものの間に接続されており、夫々が制御信号の
状態に応答してオン状態及びオフ状態の間で切り換え可
能なＮ（Ｎは整数）個のユーザ・リプログラマブル接続
素子と、ユーザ・リプログラマブル接続素子の夫々と協
働しており、デコーダ手段の夫々は第１の入力及び第２
の入力を有しており、入力信号、及び関連するユーザ・
プログラマブル接続素子に接続された出力をデコードす
ると共に、第１及び第２の入力の信号に応答して関連す
るユーザ・リプログラマブル接続素子を駆動するデコー
ダ／ドライバ手段と、夫々がその出力において有効な第
１の非選択状態及び第２の選択状態を有しており、各出
力がデコーダ／ドライバ手段の異なるサブセットの第１
の入力に接続されたＭ1（Ｍ1は整数）個の能動記憶素子
と、夫々がその出力において有効な第１の非選択状態及
び第２の選択状態を有しており、各デコーダ／ドライバ
手段の第１及び第２の入力が第１及び第２の能動記憶素
子の各一つにおける出力に接続されるように各出力がデ
コーダ／ドライバ手段の異なるサブセットの第２の入力
に接続されたＭ2（Ｍ2は整数）個の能動記憶素子とを備
えており、デコーダ／ドライバ手段の夫々は、第１及び
第２の入力の双方に現れる選択された状態出力に応答し
て関連するユーザ・プログラマブル接続素子をオン状態
に切り換え、且つＭ1＋ Ｍ2＜Ｎであるユーザ・リプロ
グラマブル接続アーキテクチャ。 - 【請求項５】能動記憶素子はＳＲＡＭセルを含み、ユー
ザ・リプログラマブル接続素子がＭＯＳトランジスタを
含み、デコーダ／ドライバ手段は、ＡＮＤ回路を含む請
求項５に記載のユーザ・リプログラマブル接続アーキテ
クチャ。 - 【請求項６】一つのグループの接続導体を含む複数の接
続導体と、前記グループの接続導体の複数から選択され
た異なるもの間に接続されており、夫々が制御信号の状
態に応答してオン状態及びオフ状態の間で切り換え可能
なＮ（Ｎは整数）個のユーザ・リプログラマブル接続素
子と、夫々が出力で有効な第１の非選択状態及び第２の
選択状態を有するＭ1（Ｍ1は整数）個の能動記憶素子
と、第１の能動記憶装置の出力に接続されているＭ1個
の入力を有すると共に複数の出力を有しており、前記出
力の夫々は、第１のサブグループにおけるＮ個のユーザ
・リプログラマブル接続素子の一つに制御信号を与え、
各制御信号の状態は第１のデコーダ手段におけるＭ1個
の入力の状態の関数である第１のデコーダ手段と、夫々
が出力で有効な第１の非選択状態及び第２の選択状態を
有するＭ2（Ｍ2は整数）個の能動記憶素子と、前記能動
記憶装置の出力に接続されているＭ2個の入力を有する
と共に複数の出力を有しており、前記出力の夫々は、第
２のサブグループにおけるＮ個のユーザ・リプログラマ
ブル接続素子の一つに制御信号を与える、各制御信号の
状態は第２のデコーダ手段におけるＭ2個の入力の状態
の関数である第２のデコーダ手段とを備え、Ｍ1＋Ｍ2＜
Ｎであるユーザ・リプログラマブル接続アーキテクチ
ャ。 - 【請求項７】第１のデコーダ手段におけるＭ1個の入力
の選択された状態が、夫々第１のデコーダ手段からの各
制御信号にオフ状態を仮定させ、第２のデコーダ手段に
おけるＭ2個の入力の選択された状態が、夫々第２のデ
コーダ手段からの各制御信号にオフ状態を仮定させる請
求項５に記載のＣＭＯＳユーザ・リプログラマブル接続
アーキテクチャ。 - 【請求項８】能動記憶素子がＳＲＡＭセルを含み、ユー
ザ・リプログラマブル接続素子がＭＯＳトランジスタを
含み、第１の及び第２のデコーダ手段が、Ｎ個のデコー
ダ回路の一つを含む請求項７記載のユーザ・リプログラ
マブル接続アーキテクチャ。 - 【請求項９】一つのグループの接続導体を含む複数の接
続導体と、前記グループの接続導体の複数から選択され
た異なるものの間に接続されており、夫々が第１の制御
信号及び第２の制御信号を有すると共に、夫々が内部で
発生した制御信号の状態に応答してオン状態及びオフ状
態の間で切り換え可能なＮ（Ｎは整数）個のユーザ・リ
プログラマブル接続素子と、夫々が第１の非選択状態、
第２の選択状態及び出力を有し、各出力は、記憶素子が
その非選択状態にあるときはオフ出力信号を、記憶素子
がその選択状態にあるときはオン信号を呈するＭ1（Ｍ1
は整数）個の能動記憶素子と、夫々が第１の非選択状
態、第２の選択状態及び出力を有し、各出力が、記憶素
子がその非選択状態にあるときはオフ出力信号を、記憶
素子がその選択状態にあるときはオン信号を提供し、前
記出力に夫々は、ユーザ・リプログラマブル接続素子の
夫々が第１の能動記憶素子の一つ及び第２の能動記憶素
子の一つからの出力に接続されるように、ユーザ・リプ
ログラマブル接続素子の第２のグループにおける第２の
制御入力に接続されるＭ1（Ｍ1は整数）個の能動記憶素
子と、ユーザ・リプログラマブル接続素子の夫々におい
て、それが接続される第１及び第２の能動記憶素子から
の出力信号の存在に応答してそれをオン状態に置く制御
信号を発生する制御信号発生手段とを備えており、Ｍ1
＋Ｍ2＜Ｎであるユーザ・リプログラマブル接続アーキ
テクチャ。 - 【請求項１０】能動記憶素子がＳＲＡＭセルを含み、ユ
ーザ・リプログラマブル接続素子がＭＯＳトランジスタ
を含み、制御信号発生手段の夫々がＡＮＤ回路を含む請
求項９記載のユーザ・リプログラマブル接続アーキテク
チャ。 - 【請求項１１】入出力パッドと、入出力パッドから第１
の方向に伸長している第１の入出力パッドと、前記第１
の方向と実質的に異なる第２の方向に入出力パッドから
伸長している第２の入出力パッドと、第１の入出力パッ
ド導体と絶縁されていると共に交差している複数の第１
の接続導体と、第２の入出力パッド導体と絶縁されてい
ると共に交差しており、第１の接続導体と絶縁されてい
ると共に交差している複数の第２の接続導体と、一つが
第１の接続導体及び前記第１の入出力パッド導体の各々
の間に接続されており、夫々が制御信号の状態に応答し
てオン状態及びオフ状態の間で切り換え可能である複数
の第１のユーザ・リプログラマブル接続素子と、各一つ
が第１の非選択状態及び第２の選択状態を有し、その状
態に応答して複数の第１のユーザ・リプログラマブル接
続素子の異なった一つに制御信号を提供する複数の第１
の能動記憶素子と、一つが第２の接続導体及び第２の入
出力パッド導体の各々の間に接続されており、夫々が制
御信号の状態に応答してオン状態及びオフ状態の間で切
り換え可能である複数の第２のユーザ・リプログラマブ
ル接続素子と、各一つが第１の非選択状態及び第２の選
択状態を有し、その状態に応答して複数の第２のユーザ
・リプログラマブル接続素子の異なった一つに制御信号
を提供する複数の第２の能動記憶素子と、第１及び第２
の接続導体の間の交差の選択された一つに接続されてお
り、夫々が制御信号の状態に応答してオン状態及びオフ
状態の間で切り換え可能なＮ（Ｎは整数）個の第３のユ
ーザ・リプログラマブル接続素子と、夫々が相互接続の
行グループ及び列グループに交差しており、夫々が第１
の非選択状態及び第２の選択状態及び出力を有し、各出
力が、記憶素子がその非選択状態にあるときはオフ出力
信号を、記憶素子がその選択状態にあるときはオン信号
を提供し、各出力が、第３のユーザ・リプログラマブル
接続素子の第１のグループにおける少なくとも一つの第
１の制御入力に接続されたＭ1（Ｍ1は整数）個の第３の
能動記憶素子と、夫々が第１の非選択状態及び第２の選
択状態を有し、各出力が、記憶素子がその非選択状態に
あるときはオフ出力信号を、記憶素子がその選択状態に
あるときはオン信号を提供し、各出力が、第３のユーザ
・リプログラマブル接続素子の第２のグループにおける
少なくとも一つの第２の制御入力に接続されており、第
１のグループ及び第２のグループは、ユーザ・リプログ
ラマブル接続素子の夫々が第３の能動記憶素子の一つ及
び第４の能動記憶素子の一つからの出力に接続されるよ
う選択されているＭ2（Ｍ2は整数）個の第４の能動記憶
素子と、第３のユーザ・リプログラマブル接続素子の夫
々において、それが接続される第３及び第４の能動記憶
素子からの出力信号の存在に応答してそれをオン状態に
置く制御信号を発生する制御信号発生手段とを備えてお
り、Ｍ1＋Ｍ2＜Ｎである、マイクロサーキット基板上に
設けられたユーザ・リプログラマブル接続アーキテクチ
ャ。 - 【請求項１２】能動記憶素子がＳＲＡＭセルを含み、ユ
ーザ・リプログラマブル接続素子がＭＯＳトランジスタ
を含み、制御信号発生手段の各々がＡＮＤ回路を含む請
求項１１のユーザ・リプログラマブル接続アーキテクチ
ャ。 - 【請求項１３】行及び列のマトリックスに配列されてお
り、夫々が、Ｉ／Ｏパッド、入出力パッドから第１の方
向に伸長する第１の入出力パッド、及び第１の方向とは
実質的に異なる第２の方向に入出力パッドから伸長する
第２の入出力パッドを備える複数のＩ／Ｏ構造と、夫々
が、行における各Ｉ／Ｏ構造の第１の入出力パッド導体
と絶縁されていると共に交差している、前記配列におけ
る各行の第１の接続導体に行グループと、夫々が、列に
おける各Ｉ／Ｏ構造の第２の入出力パッド導体と絶縁さ
れていると共に交差しており、各行グループの第１の接
続導体と絶縁されていると共に交差する、前記配列にお
ける各行の第２の接続導体の列グループと、一つが第１
の接続導体及び第１の入出力パッド導体の各々の間の交
差で接続されており、夫々が制御信号の状態に応答して
オン状態及びオフ状態の間で切り換え可能である複数の
第１のユーザ・リプログラマブル接続素子と、各一つが
第１の非選択状態及び第２の選択状態を有し、その状態
に応答して複数の第１のユーザ・リプログラマブル接続
素子の異なった一つに制御信号を提供する複数の第１の
能動記憶素子と、一つが、前記第２の接続導体及び前記
第２の入出力パッド導体の各々の間の交差で接続されて
おり、夫々が制御信号の状態に応答してオン状態及びオ
フ状態の間で切り換え可能である複数の第２のユーザ・
リプログラマブル接続素子と、各一つが第１の非選択状
態及び第２の選択状態を有し、その状態に応答して複数
の第２のユーザ・リプログラマブル接続素子の異なった
一つに制御信号を提供する複数の第２の能動記憶素子
と、各Ｉ／Ｏ構造における接続導体の行グループ及び列
グループの各交差に協働しており、第１及び第２の接続
導体の間の交差の選択された一つに接続されており、夫
々が制御信号の状態に応答してオン状態及びオフ状態の
間で切り換え可能なＮ（Ｎは整数）個の第３のユーザ・
リプログラマブル接続素子と、各Ｉ／Ｏ構造における接
続導体の行グループ及び列グループの各交差に協働して
おり、夫々が出力、第１の非選択状態及び第２の選択状
態を有し、各出力は、記憶素子がその非選択状態にある
ときはオフ出力信号を、記憶素子がその選択状態にある
ときはオン信号を提供し、各出力がＩ／Ｏ構造の第３の
ユーザ・リプログラマブル接続素子の第１のグループに
おける少なくとも一つの第１の制御入力に接続されたＭ
1（Ｍ1は整数）個の第３の能動記憶素子と、各Ｉ／Ｏ構
造における接続導体の行グループ及び列グループの各交
差に協働しており、夫々が出力、第１の非選択状態及び
第２の選択状態を有し、各出力は、記憶素子がその非選
択状態にあるときはオフ出力信号を、記憶素子がその選
択状態にあるときはオン信号を提供し、各出力がＩ／Ｏ
構造における第３のユーザ・リプログラマブル接続素子
の第２のグループの少なくとも一つの第２の制御入力に
接続されており、第１のグループ及び第２のグループ
は、ユーザ・リプログラマブル接続素子の夫々が第３の
能動記憶素子の一つ及び第４の能動記憶素子の一つから
の出力に接続されるように選択されているＭ2（Ｍ2は整
数）個の第４の能動記憶素子と、第３のユーザ・リプロ
グラマブル接続素子の夫々において、それが接続される
第３及び第４の能動記憶素子からの出力信号の存在に応
答してそれをオン状態に置く制御信号を発生する制御信
号発生手段とを備えており、Ｍ1＋Ｍ2＜Ｎである、マイ
クロサーキット基板上に設けられたユーザ・リプログラ
マブル接続アーキテクチャ。 - 【請求項１４】能動記憶素子がＳＲＡＭセルを含み、ユ
ーザ・リプログラマブル接続素子がＭＯＳトランジスタ
を含み、制御信号発生手段の各々が、ＡＮＤ回路を含む
請求項１３に記載のリプログラマブル接続アーキテクチ
ャ。
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Publications (1)
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|---|---|
| JPH06303128A true JPH06303128A (ja) | 1994-10-28 |
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| JP (1) | JPH06303128A (ja) |
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