JP3184045B2 - 不揮発性半導体メモリ - Google Patents
不揮発性半導体メモリInfo
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- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
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- G—PHYSICS
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- G11C16/02—Erasable programmable read-only memories electrically programmable
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、連続したデータを記憶
するＮＡＮＤ型フラッシュＥＥＰＲＯＭに関し、特にメ
モリカードに使用されるものである。
するＮＡＮＤ型フラッシュＥＥＰＲＯＭに関し、特にメ
モリカードに使用されるものである。
【０００２】
【従来の技術】最近、大量のデータを記憶するのに適し
た低コストの不揮発性メモリであるＮＡＮＤ型フラッシ
ュＥＥＰＲＯＭがメモリカードに使用されるようになっ
てきた。このＮＡＮＤ型フラッシュメモリは、１ページ
分のデータを記憶するデータレジスタを内部に備えてお
り、外部から入力された書き込みデータを１ページ分一
度に書き込むことが可能である。このため、ＮＡＮＤ型
フラッシュメモリは、高速書き込みが必要なシステムに
最適である。
た低コストの不揮発性メモリであるＮＡＮＤ型フラッシ
ュＥＥＰＲＯＭがメモリカードに使用されるようになっ
てきた。このＮＡＮＤ型フラッシュメモリは、１ページ
分のデータを記憶するデータレジスタを内部に備えてお
り、外部から入力された書き込みデータを１ページ分一
度に書き込むことが可能である。このため、ＮＡＮＤ型
フラッシュメモリは、高速書き込みが必要なシステムに
最適である。
【０００３】このＮＡＮＤ型フラッシュメモリの読み出
しは、ランダムリードとシリアルリードに分けられる。
ランダムリードは、メモリセルのデータを１ページ分一
括してデータレジスタに読み出した後、選択されたカラ
ムアドレスのデータレジスタの内容を外部に読み出すモ
ードである。ランダムリ−ドの読み出し時間は、１０μ
ｓｅｃ程度と遅い。また、シリアルリードは、データレ
ジスタの内容を単に外部に読み出すモードである。シリ
アルリ−ドの読み出し時間は、１バイト当たり１００ｎ
ｓｅｃ程度と高速である。
しは、ランダムリードとシリアルリードに分けられる。
ランダムリードは、メモリセルのデータを１ページ分一
括してデータレジスタに読み出した後、選択されたカラ
ムアドレスのデータレジスタの内容を外部に読み出すモ
ードである。ランダムリ−ドの読み出し時間は、１０μ
ｓｅｃ程度と遅い。また、シリアルリードは、データレ
ジスタの内容を単に外部に読み出すモードである。シリ
アルリ−ドの読み出し時間は、１バイト当たり１００ｎ
ｓｅｃ程度と高速である。
【０００４】このようなフラッシュメモリを使用してメ
モリカードを達成する場合の、記憶データの管理方法に
ついてはいままで多く提案されている。例えば、特開平
４−３１３８８２には、画像情報を記憶するのに適した
データ管理方法が記載されている。図１０は、このデー
タ管理方法を表した記憶情報マップで、メモリチップの
一部の領域をデータ管理情報記憶領域として使用し、そ
の他の領域をデータ記憶領域として使用する。
モリカードを達成する場合の、記憶データの管理方法に
ついてはいままで多く提案されている。例えば、特開平
４−３１３８８２には、画像情報を記憶するのに適した
データ管理方法が記載されている。図１０は、このデー
タ管理方法を表した記憶情報マップで、メモリチップの
一部の領域をデータ管理情報記憶領域として使用し、そ
の他の領域をデータ記憶領域として使用する。
【０００５】データ管理情報としては、上記特開平４−
３１３８８２の例では、パケットナンバー（画像番
号）、カード番号、データ種別、リザーブ領域、次のク
ラスタ番号などが記憶される。
３１３８８２の例では、パケットナンバー（画像番
号）、カード番号、データ種別、リザーブ領域、次のク
ラスタ番号などが記憶される。
【０００６】データの読み出しは、管理情報記憶領域か
ら管理情報を読み出して、管理情報により指示されるデ
ータ記憶領域のデータが読み出される。また、データの
書き込みは、管理情報を読み出して空きデータ記憶領域
を検索し、見つかった空き領域にデータの書き込みが行
われる。
ら管理情報を読み出して、管理情報により指示されるデ
ータ記憶領域のデータが読み出される。また、データの
書き込みは、管理情報を読み出して空きデータ記憶領域
を検索し、見つかった空き領域にデータの書き込みが行
われる。
【０００７】しかしながら、このようなデータ管理方法
では、データ管理情報記憶領域の書き換え回数がデータ
領域の書き換え回数に較べて非常に多くなり、データ管
理情報記憶領域の書き換え回数でカードの寿命が決定さ
れてしまう。
では、データ管理情報記憶領域の書き換え回数がデータ
領域の書き換え回数に較べて非常に多くなり、データ管
理情報記憶領域の書き換え回数でカードの寿命が決定さ
れてしまう。
【０００８】そこで、例えば特開平４−３１３８８２
は、図１１に示すようなデータ管理方法を提案してい
る。この方法は、区分された各記憶単位がデータ記憶の
基本単位であるクラスタ部分と管理情報が書き込まれる
ヘッダ部分とにより構成される。
は、図１１に示すようなデータ管理方法を提案してい
る。この方法は、区分された各記憶単位がデータ記憶の
基本単位であるクラスタ部分と管理情報が書き込まれる
ヘッダ部分とにより構成される。
【０００９】消去時には、このクラスタ部分とヘッダ部
分が同時に消去される。また、書き込み時には、データ
管理情報がこのヘッダ部分に同時に書き込まれる。この
ように構成すると、所定のデータ管理情報記憶領域に書
き換えが集中することがなくなり、管理領域が速く書き
換え制限回数に達するという不都合がない。
分が同時に消去される。また、書き込み時には、データ
管理情報がこのヘッダ部分に同時に書き込まれる。この
ように構成すると、所定のデータ管理情報記憶領域に書
き換えが集中することがなくなり、管理領域が速く書き
換え制限回数に達するという不都合がない。
【００１０】
【発明が解決しようとする課題】しかしながら、前述の
ＮＡＮＤ型フラッシュＥＥＰＲＯＭを使用したメモリカ
ードにこのようなデータ管理方法を適用しようとする
と、以下に述べるような問題が生じる。
ＮＡＮＤ型フラッシュＥＥＰＲＯＭを使用したメモリカ
ードにこのようなデータ管理方法を適用しようとする
と、以下に述べるような問題が生じる。
【００１１】データ読み出しは、前述したように、デー
タ記憶情報管理領域（ヘッダ部）を検索することにより
データをアクセスするための情報を参照して行われる。
ＮＡＮＤ型フラッシュＥＥＰＲＯＭを採用する場合、１
クラスタ＋ヘッダ情報部を１度に消去できる基本単位の
１ブロックデータに対応させて構成すると１回のブロッ
ク消去で１クラスタとヘッダ部が同時に消去できカード
の書換えの効率が良くなる。
タ記憶情報管理領域（ヘッダ部）を検索することにより
データをアクセスするための情報を参照して行われる。
ＮＡＮＤ型フラッシュＥＥＰＲＯＭを採用する場合、１
クラスタ＋ヘッダ情報部を１度に消去できる基本単位の
１ブロックデータに対応させて構成すると１回のブロッ
ク消去で１クラスタとヘッダ部が同時に消去できカード
の書換えの効率が良くなる。
【００１２】この場合、各ヘッダ部は、それぞれ異なる
ページに配置されるため、前述したようにヘッダ情報を
検索するためには各ヘッダ部を連続して読み出す必要が
あり、毎回１０μｓｅｃの読み出し時間が必要である。
ページに配置されるため、前述したようにヘッダ情報を
検索するためには各ヘッダ部を連続して読み出す必要が
あり、毎回１０μｓｅｃの読み出し時間が必要である。
【００１３】例えば、１ページが２５６バイトで構成さ
れ、１ブロックが１６ページで構成される１６Ｍビット
のＮＡＮＤ型フラッシュＥＥＰＲＯＭを使用し、１クラ
スタを１５ページで、またヘッダ部（１６バイトの情
報）を１ページで構成するような場合のヘッダ部の連続
読み出し時間について考えてみる。
れ、１ブロックが１６ページで構成される１６Ｍビット
のＮＡＮＤ型フラッシュＥＥＰＲＯＭを使用し、１クラ
スタを１５ページで、またヘッダ部（１６バイトの情
報）を１ページで構成するような場合のヘッダ部の連続
読み出し時間について考えてみる。
【００１４】図１１に示したような管理方式を使用し
て、５１２クラスタで構成される１６Ｍビットチップの
ヘッダ部のみ連続アクセスすると、５１２×１０μｓｅ
ｃ＋１００ｎｓｅｃ×１６×５１２＝５９３９．２μｓ
ｅｃの読み出し時間が必要となる。また、図１０に示し
た従来の管理方法を使用して１クラスタを１６ページで
構成すると、ヘッダ部は、１６バイト×５１２クラスタ
＝８Ｋバイト（２ブロック）の領域を確保すればよく、
ヘッダ部の読み出し時間は、３２×１０μｓｅｃ＋１０
０ｎｓｅｃ×２５６×３２＝１１３９．２μｓｅｃとな
る。
て、５１２クラスタで構成される１６Ｍビットチップの
ヘッダ部のみ連続アクセスすると、５１２×１０μｓｅ
ｃ＋１００ｎｓｅｃ×１６×５１２＝５９３９．２μｓ
ｅｃの読み出し時間が必要となる。また、図１０に示し
た従来の管理方法を使用して１クラスタを１６ページで
構成すると、ヘッダ部は、１６バイト×５１２クラスタ
＝８Ｋバイト（２ブロック）の領域を確保すればよく、
ヘッダ部の読み出し時間は、３２×１０μｓｅｃ＋１０
０ｎｓｅｃ×２５６×３２＝１１３９．２μｓｅｃとな
る。
【００１５】このように、データの書き換え回数を保障
するため、図１１のような管理方法を要すると、読み出
しのためのヘッダ部の検索に５ｍｓｅｃ程度必要とな
る。しかしながら、図１０のような管理方法を採用する
と、データ管理情報記憶領域の書き換え回数がデータ記
憶領域の書き換え回数より多くなり、デバイスの寿命が
データ管理情報記憶領域におけるデ−タの書き換え回数
で決定され、チップ寿命が短くなるという不都合があ
る。
するため、図１１のような管理方法を要すると、読み出
しのためのヘッダ部の検索に５ｍｓｅｃ程度必要とな
る。しかしながら、図１０のような管理方法を採用する
と、データ管理情報記憶領域の書き換え回数がデータ記
憶領域の書き換え回数より多くなり、デバイスの寿命が
データ管理情報記憶領域におけるデ−タの書き換え回数
で決定され、チップ寿命が短くなるという不都合があ
る。
【００１６】本発明は、上記問題点を解決すべくなされ
たもので、その目的は、ＮＡＮＤ型フラッシュＥＥＰＲ
ＯＭにおいて、チップの寿命をデータ管理情報記憶領域
における書き換え回数に依存させないことによりチップ
寿命を長くすること、及び、データ管理情報記憶領域の
デ−タを高速に読み出し、短時間のデータ検索を可能に
することにより、デ−タの高速読み出し、書き込み、消
去を可能にすることである。
たもので、その目的は、ＮＡＮＤ型フラッシュＥＥＰＲ
ＯＭにおいて、チップの寿命をデータ管理情報記憶領域
における書き換え回数に依存させないことによりチップ
寿命を長くすること、及び、データ管理情報記憶領域の
デ−タを高速に読み出し、短時間のデータ検索を可能に
することにより、デ−タの高速読み出し、書き込み、消
去を可能にすることである。
【００１７】
【課題を解決するための手段】上記目的を達成するた
め、本発明の不揮発性半導体メモリは、電気的に消去・
書き込みが可能なメモリセルをｉ個直列に接続した第１
ＮＡＮＤ束をマトリックス状に複数個配置した第１アレ
イ領域と、電気的に消去・書き込みが可能なメモリセル
を前記ｉより少ないｊ個直列に接続した第２ＮＡＮＤ束
をマトリックス状に複数個配置した第２アレイ領域と、
前記第１アレイ領域内において第１方向に配置した第１
ＮＡＮＤ束を複数個接続した複数のビット線と、前記第
２アレイ領域内において前記第１方向に配置した第２Ｎ
ＡＮＤ束を複数個接続した複数のビット線と、前記第１
及び第２アレイ領域内において前記第１方向に直交する
第２方向に配置した第１及び２ＮＡＮＤ束を複数個接続
した複数のワ−ド線と、各ビット線に接続された複数の
第１又は第２ＮＡＮＤ束のうちの１つのＮＡＮＤ束内の
１つのメモリセルを選択するデコ−ド手段とを備えてい
る。
め、本発明の不揮発性半導体メモリは、電気的に消去・
書き込みが可能なメモリセルをｉ個直列に接続した第１
ＮＡＮＤ束をマトリックス状に複数個配置した第１アレ
イ領域と、電気的に消去・書き込みが可能なメモリセル
を前記ｉより少ないｊ個直列に接続した第２ＮＡＮＤ束
をマトリックス状に複数個配置した第２アレイ領域と、
前記第１アレイ領域内において第１方向に配置した第１
ＮＡＮＤ束を複数個接続した複数のビット線と、前記第
２アレイ領域内において前記第１方向に配置した第２Ｎ
ＡＮＤ束を複数個接続した複数のビット線と、前記第１
及び第２アレイ領域内において前記第１方向に直交する
第２方向に配置した第１及び２ＮＡＮＤ束を複数個接続
した複数のワ−ド線と、各ビット線に接続された複数の
第１又は第２ＮＡＮＤ束のうちの１つのＮＡＮＤ束内の
１つのメモリセルを選択するデコ−ド手段とを備えてい
る。
【００１８】前記第１及び第２ＮＡＮＤ束は、それぞれ
メモリセルとビット線との間にセレクトゲートトランジ
スタを有し、メモリセルとソ−ス線との間にセレクトゲ
ートトランジスタを有している。前記第１及び第２アレ
イ領域は、互いに隣接している。
メモリセルとビット線との間にセレクトゲートトランジ
スタを有し、メモリセルとソ−ス線との間にセレクトゲ
ートトランジスタを有している。前記第１及び第２アレ
イ領域は、互いに隣接している。
【００１９】前記複数のワ−ド線の一部は、前記第２方
向に配置された各々の第１及び第２ＮＡＮＤ束のメモリ
セルの一つを共通に接続し、前記複数のワ−ド線の他の
一部は、前記第２方向に配置された各々の第１ＮＡＮＤ
束のメモリセルの一つのみを共通に接続している。
向に配置された各々の第１及び第２ＮＡＮＤ束のメモリ
セルの一つを共通に接続し、前記複数のワ−ド線の他の
一部は、前記第２方向に配置された各々の第１ＮＡＮＤ
束のメモリセルの一つのみを共通に接続している。
【００２０】前記第１アレイ領域は、前記デコ−ド手段
と前記第２アレイ領域の間に配置され、前記複数のワ−
ド線の一部は、前記デコ−ド手段から前記第２アレイ領
域まで延在し、前記複数のワ−ド線の他の一部は、前記
デコ−ド手段から前記第１アレイ領域まで延在してい
る。
と前記第２アレイ領域の間に配置され、前記複数のワ−
ド線の一部は、前記デコ−ド手段から前記第２アレイ領
域まで延在し、前記複数のワ−ド線の他の一部は、前記
デコ−ド手段から前記第１アレイ領域まで延在してい
る。
【００２１】前記第２方向に配置された各々の第１及び
第２ＮＡＮＤ束に接続される複数のワ−ド線のうちのｊ
本のワ−ド線は、それぞれ前記第１及び第２ＮＡＮＤ束
のメモリセルの一つを共通に接続し、前記複数のワ−ド
線のうちのｉ−ｊ本のワ−ド線は、それぞれ前記第１Ｎ
ＡＮＤ束のメモリセルの一つのみを共通に接続してい
る。
第２ＮＡＮＤ束に接続される複数のワ−ド線のうちのｊ
本のワ−ド線は、それぞれ前記第１及び第２ＮＡＮＤ束
のメモリセルの一つを共通に接続し、前記複数のワ−ド
線のうちのｉ−ｊ本のワ−ド線は、それぞれ前記第１Ｎ
ＡＮＤ束のメモリセルの一つのみを共通に接続してい
る。
【００２２】本発明の不揮発性半導体メモリは、さら
に、前記デコ−ド手段により選択された第１及び第２ア
レイ領域のメモリセルについて、データの読み出し、書
き込み及び消去を一括して行う手段を備えている。
に、前記デコ−ド手段により選択された第１及び第２ア
レイ領域のメモリセルについて、データの読み出し、書
き込み及び消去を一括して行う手段を備えている。
【００２３】
【作用】上記構成によれば、デ−タ記憶領域の１ＮＡＮ
Ｄ束は、互いに直列に接続されたｉ個のメモリセルで形
成され、データ管理情報記憶領域の１ＮＡＮＤ束は、互
いに直列に接続されたｉより少ないｊ個のメモリセルで
形成されている。また、デ−タの一括消去が可能なデ−
タ記憶領域の１ブロック内にそれぞれデータ管理情報記
憶領域を設けることができる。
Ｄ束は、互いに直列に接続されたｉ個のメモリセルで形
成され、データ管理情報記憶領域の１ＮＡＮＤ束は、互
いに直列に接続されたｉより少ないｊ個のメモリセルで
形成されている。また、デ−タの一括消去が可能なデ−
タ記憶領域の１ブロック内にそれぞれデータ管理情報記
憶領域を設けることができる。
【００２４】従って、チップの寿命がデータ管理情報記
憶領域のデ−タの書き換え回数で決定されることがない
ため、チップの寿命が長くなり、かつ、データ管理領域
のデ−タを高速に読み出すことができるため、短時間で
データ検索が行え、メモリーカードの高速読み出し・書
き込み・消去に貢献できる。
憶領域のデ−タの書き換え回数で決定されることがない
ため、チップの寿命が長くなり、かつ、データ管理領域
のデ−タを高速に読み出すことができるため、短時間で
データ検索が行え、メモリーカードの高速読み出し・書
き込み・消去に貢献できる。
【００２５】
【実施例】以下、図面を参照しながら、本発明の不揮発
性半導体メモリについて詳細に説明する。図１は、本発
明の一実施例におけるＮＡＮＤ型フラッシュＥＥＰＲＯ
Ｍの主要部の構成を示すブロック図である。
性半導体メモリについて詳細に説明する。図１は、本発
明の一実施例におけるＮＡＮＤ型フラッシュＥＥＰＲＯ
Ｍの主要部の構成を示すブロック図である。
【００２６】メモリセル部ＭＣのカラム方向の端部に
は、ロウデコ−ダが配置され、ロウ方向の端部には、セ
ンスアンプが配置される。メモリセル部ＭＣは、カラム
方向に二つの領域に区分され、その一つがデータ記憶領
域となり、他の一つがデータ管理情報記憶領域となって
いる。
は、ロウデコ−ダが配置され、ロウ方向の端部には、セ
ンスアンプが配置される。メモリセル部ＭＣは、カラム
方向に二つの領域に区分され、その一つがデータ記憶領
域となり、他の一つがデータ管理情報記憶領域となって
いる。
【００２７】なお、メモリセル部ＭＣは、カラム方向に
数個の領域に区分し、各領域にデータ記憶領域とデータ
管理情報記憶領域を適当に振り分けてもよい。即ち、デ
ータ管理情報記憶領域は、データ記憶領域のカラム方向
の端部に存在していても、又はデータ記憶領域の中央部
に存在していてもよい。
数個の領域に区分し、各領域にデータ記憶領域とデータ
管理情報記憶領域を適当に振り分けてもよい。即ち、デ
ータ管理情報記憶領域は、データ記憶領域のカラム方向
の端部に存在していても、又はデータ記憶領域の中央部
に存在していてもよい。
【００２８】図２は、図１のＮＡＮＤ型フラッシュＥＥ
ＰＲＯＭの主要部の構成をより詳細に示すものである。
メモリセル部は、カラム方向に二つの領域に区分され、
ロウデコ−ダ１１側の領域がデータ記憶領域１０１とな
り、残りの領域がデータ管理情報記憶領域１０２となっ
ている。
ＰＲＯＭの主要部の構成をより詳細に示すものである。
メモリセル部は、カラム方向に二つの領域に区分され、
ロウデコ−ダ１１側の領域がデータ記憶領域１０１とな
り、残りの領域がデータ管理情報記憶領域１０２となっ
ている。
【００２９】メモリセル部のデータ記憶領域１０１で
は、さらにカラム方向にｎ（例えば２５６）の領域に区
分され、各領域は、例えば８本のビット線を有し、１バ
イトを構成している。また、データ管理情報記憶領域１
０２も、例えば８本のビット線を有し、１バイトを構成
している。
は、さらにカラム方向にｎ（例えば２５６）の領域に区
分され、各領域は、例えば８本のビット線を有し、１バ
イトを構成している。また、データ管理情報記憶領域１
０２も、例えば８本のビット線を有し、１バイトを構成
している。
【００３０】メモリセル部は、ロウ方向にｍ（例えば５
１２）の領域に区分され、各領域は、例えば１６本のワ
−ド線を有し、１つのブロックを構成している。各ブロ
ックは、カラム方向に配置される複数のＮＡＮＤ束１２
を含んでいる。
１２）の領域に区分され、各領域は、例えば１６本のワ
−ド線を有し、１つのブロックを構成している。各ブロ
ックは、カラム方向に配置される複数のＮＡＮＤ束１２
を含んでいる。
【００３１】メモリセル部のデータ記憶領域１０１に
は、例えば、（ｎバイト×８）本のビット線ＢＬ１１〜
ＢＬ１８、〜、ＢＬｎ１〜ＢＬｎ８と、例えば、（ｍブ
ロック×１６）本のワード線ＷＬ１１〜ＷＬ１１６、
〜、ＷＬｍ１〜ＷＬｍ１６の交点に、それぞれフローテ
ィングゲートを有する電気的に書き込み・消去可能なメ
モリセルが配置されている。
は、例えば、（ｎバイト×８）本のビット線ＢＬ１１〜
ＢＬ１８、〜、ＢＬｎ１〜ＢＬｎ８と、例えば、（ｍブ
ロック×１６）本のワード線ＷＬ１１〜ＷＬ１１６、
〜、ＷＬｍ１〜ＷＬｍ１６の交点に、それぞれフローテ
ィングゲートを有する電気的に書き込み・消去可能なメ
モリセルが配置されている。
【００３２】図３は、メモリセル部の１つのブロックの
構成を詳細に示すものである。デ−タ記憶領域１０１に
おいて、１つのＮＡＮＤ束１２は、ｉ個、例えば１６個
のメモリセルＭ１〜Ｍ１６を有している。それぞれのメ
モリセルＭ１〜Ｍ１６のゲ−トは、ワード線ＷＬ１１〜
ＷＬ１６に接続されている。
構成を詳細に示すものである。デ−タ記憶領域１０１に
おいて、１つのＮＡＮＤ束１２は、ｉ個、例えば１６個
のメモリセルＭ１〜Ｍ１６を有している。それぞれのメ
モリセルＭ１〜Ｍ１６のゲ−トは、ワード線ＷＬ１１〜
ＷＬ１６に接続されている。
【００３３】１つのブロック内の例えば１６本のワード
線ＷＬ１１〜ＷＬ１６にゲートが接続された１６個のメ
モリセルＭ１〜Ｍ１６は、それぞれドレイン端子とソー
ス端子が直列に接続されている。
線ＷＬ１１〜ＷＬ１６にゲートが接続された１６個のメ
モリセルＭ１〜Ｍ１６は、それぞれドレイン端子とソー
ス端子が直列に接続されている。
【００３４】直列接続されたメモリセルの一番端のメモ
リセルＭ１のドレインには、セレクトゲートトランジス
タＳＧＤの電流通路の一端が接続されている。なお、セ
レクトゲートトランジスタＳＧＤの電流通路の他端は、
ビット線ＢＬに接続されている。
リセルＭ１のドレインには、セレクトゲートトランジス
タＳＧＤの電流通路の一端が接続されている。なお、セ
レクトゲートトランジスタＳＧＤの電流通路の他端は、
ビット線ＢＬに接続されている。
【００３５】直列接続されたメモリセルの他方の一番端
のメモリセルＭ１６のソースには、セレクトゲートトラ
ンジスタＳＧＳの電流通路の一端が接続されている。な
お、セレクトゲートトランジスタＳＧＳの電流通路の他
端は、ソース線に接続されている。
のメモリセルＭ１６のソースには、セレクトゲートトラ
ンジスタＳＧＳの電流通路の一端が接続されている。な
お、セレクトゲートトランジスタＳＧＳの電流通路の他
端は、ソース線に接続されている。
【００３６】１つのＮＡＮＤ束は、ビット線とソース線
間に接続された２個のセレクトゲートトランジスタと、
１６個のメモリセルトランジスタにより構成される。１
本のビット線には、ブロック数分（本実施例ではｍ＝５
１２）のＮＡＮＤ束が接続されている。
間に接続された２個のセレクトゲートトランジスタと、
１６個のメモリセルトランジスタにより構成される。１
本のビット線には、ブロック数分（本実施例ではｍ＝５
１２）のＮＡＮＤ束が接続されている。
【００３７】また、デ−タ管理情報記憶領域１０２にお
いて、１つのＮＡＮＤ束１２´は、ｉより少ないｊ個、
例えば２個のメモリセルＭＨ１，ＭＨ２を有している。
それぞれのメモリセルＭＨ１，ＭＨ２のゲートは、ワー
ド線ＷＬ１１〜ＷＬ１６に接続されている。
いて、１つのＮＡＮＤ束１２´は、ｉより少ないｊ個、
例えば２個のメモリセルＭＨ１，ＭＨ２を有している。
それぞれのメモリセルＭＨ１，ＭＨ２のゲートは、ワー
ド線ＷＬ１１〜ＷＬ１６に接続されている。
【００３８】１つのブロック内の例えば２本のワード線
ＷＬ１〜ＷＬ２にゲートが接続された２個のメモリセル
ＭＨ１〜ＭＨ２は、それぞれドレイン端子とソース端子
が直列に接続されている。
ＷＬ１〜ＷＬ２にゲートが接続された２個のメモリセル
ＭＨ１〜ＭＨ２は、それぞれドレイン端子とソース端子
が直列に接続されている。
【００３９】メモリセルＭＨ１のドレインには、セレク
トゲートトランジスタＳＧＤの電流通路の一端が接続さ
れている。このセレクトゲートトランジスタＳＧＤの電
流通路の他端は、ビット線ＢＬに接続されている。
トゲートトランジスタＳＧＤの電流通路の一端が接続さ
れている。このセレクトゲートトランジスタＳＧＤの電
流通路の他端は、ビット線ＢＬに接続されている。
【００４０】メモリセルＭＨ２のソースには、セレクト
ゲートトランジスタＳＧＳの電流通路の一端が接続され
ている。このセレクトゲートトランジスタＳＧＳの電流
通路の他端は、ソース線に接続されている。
ゲートトランジスタＳＧＳの電流通路の一端が接続され
ている。このセレクトゲートトランジスタＳＧＳの電流
通路の他端は、ソース線に接続されている。
【００４１】１つのＮＡＮＤ束は、ビット線とソース線
間に接続された２個のセレクトゲートトランジスタと２
個のメモリセルトランジスタにより構成されている。１
本のビット線には、ブロック数分（本実施例ではｍ＝５
１２）のＮＡＮＤ束が接続されている。
間に接続された２個のセレクトゲートトランジスタと２
個のメモリセルトランジスタにより構成されている。１
本のビット線には、ブロック数分（本実施例ではｍ＝５
１２）のＮＡＮＤ束が接続されている。
【００４２】図２のＮＡＮＤ型フラッシュＥＥＰＲＯＭ
の主要部の構成を再び参照する。それぞれのビット線Ｂ
Ｌ１１〜ＢＬ１８、〜、ＢＬｎ１〜ＢＬｎ８は、それぞ
れ対応するセンスアンプ回路ＳＡ１１〜ＳＡ１８、〜、
ＳＡｎ１〜ＳＡｎ８に電気的に接続されている。
の主要部の構成を再び参照する。それぞれのビット線Ｂ
Ｌ１１〜ＢＬ１８、〜、ＢＬｎ１〜ＢＬｎ８は、それぞ
れ対応するセンスアンプ回路ＳＡ１１〜ＳＡ１８、〜、
ＳＡｎ１〜ＳＡｎ８に電気的に接続されている。
【００４３】ページ読み出し時、このセンスアンプ回路
でセンスされたメモリセルの記憶情報は、それぞれのセ
ンスアンプ回路に対応したラッチ回路ＬＡ１１〜ＬＡ１
８、〜、ＬＡｎ１〜ＬＡｎ８にラッチされる。
でセンスされたメモリセルの記憶情報は、それぞれのセ
ンスアンプ回路に対応したラッチ回路ＬＡ１１〜ＬＡ１
８、〜、ＬＡｎ１〜ＬＡｎ８にラッチされる。
【００４４】バイトデータ読み出し時、ラッチ回路にラ
ッチされたデータは、カラムデコ−ダ１３により選択さ
れたカラムゲートトランジスタＣＧ１１〜ＣＧ１８、
〜、ＣＧｎ１〜ＣＧｎ８を介して、Ｉ／Ｏバス線１４上
にバイト単位で出力され、Ｉ／Ｏバッファ回路１５から
メモリチップ外部へ出力される。
ッチされたデータは、カラムデコ−ダ１３により選択さ
れたカラムゲートトランジスタＣＧ１１〜ＣＧ１８、
〜、ＣＧｎ１〜ＣＧｎ８を介して、Ｉ／Ｏバス線１４上
にバイト単位で出力され、Ｉ／Ｏバッファ回路１５から
メモリチップ外部へ出力される。
【００４５】書き込み時においては、２５６バイトデー
タは、１バイトづつ連続してＩ／Ｏバッファ回路１５を
介して外部から入力され、カラムデコ−ダ１３により選
択された所定のカラムゲートトランジスタを介して、所
定のラッチ回路にそれぞれ記憶される。
タは、１バイトづつ連続してＩ／Ｏバッファ回路１５を
介して外部から入力され、カラムデコ−ダ１３により選
択された所定のカラムゲートトランジスタを介して、所
定のラッチ回路にそれぞれ記憶される。
【００４６】ビット線ＢＬ１１〜ＢＬ１８、〜、ＢＬｎ
１〜ＢＬｎ８の電位は、ラッチ回路に記憶されたデータ
に基づいて決定される。即ち、もし、入力データが
“１”データであれば、ビット線の電位は、１／２ＶPP
に設定される。また、もし、入力データが“０”データ
であれば、ビット線の電位は０Ｖに設定される。
１〜ＢＬｎ８の電位は、ラッチ回路に記憶されたデータ
に基づいて決定される。即ち、もし、入力データが
“１”データであれば、ビット線の電位は、１／２ＶPP
に設定される。また、もし、入力データが“０”データ
であれば、ビット線の電位は０Ｖに設定される。
【００４７】書き込み時においては、ロウデコ−ダ１１
により選択された１本のワード線は、ＶPP電位に設定さ
れる。この選択されたワード線を含むＮＡＮＤ束内のセ
レクトゲートトランジスタＳＧＤのゲ−トと残りの選択
されなかった１５本のワード線は、それぞれ約１／２Ｖ
PPに設定される。
により選択された１本のワード線は、ＶPP電位に設定さ
れる。この選択されたワード線を含むＮＡＮＤ束内のセ
レクトゲートトランジスタＳＧＤのゲ−トと残りの選択
されなかった１５本のワード線は、それぞれ約１／２Ｖ
PPに設定される。
【００４８】セレクトゲートトランジスタＳＧＳのゲ−
トは、０Ｖに設定される。この結果、入力データが
“１”データのメモリセルのゲートとチャンネル間に
は、約１／２Ｖppの電界が印加されるため、書き込みは
行われず、メモリセルは消去状態のままとなる。
トは、０Ｖに設定される。この結果、入力データが
“１”データのメモリセルのゲートとチャンネル間に
は、約１／２Ｖppの電界が印加されるため、書き込みは
行われず、メモリセルは消去状態のままとなる。
【００４９】入力データが“０”データのメモリセルの
ゲートとトャンネル間には、ＶPPの電界が印加されるた
めフローティングゲートに電子が注入され、メモリセル
は消去状態から書き込み状態へと変化する。
ゲートとトャンネル間には、ＶPPの電界が印加されるた
めフローティングゲートに電子が注入され、メモリセル
は消去状態から書き込み状態へと変化する。
【００５０】非選択のＮＡＮＤ束のセレクトゲートトラ
ンジスタＳＧＤ，ＳＧＳのゲ−ト電位と１６個のメモリ
セルのゲート電位は、すべて０Ｖに設定され、書き込み
が生じないように設定される。
ンジスタＳＧＤ，ＳＧＳのゲ−ト電位と１６個のメモリ
セルのゲート電位は、すべて０Ｖに設定され、書き込み
が生じないように設定される。
【００５１】次に、消去動作について説明する。消去
時、選択されたブロック内のすべてのワード線は０Ｖに
設定され、非選択ブロック内のすべてのワード線は、Ｖ
PPに設定される。それと同時に、メモリセルの基板電位
がＶPPになるため、選択ブロック内のメモリセルのフロ
ーティングゲートから電子が基板に放出され、選択ブロ
ック内のメモリセルはすべて消去状態となる。また、非
選択ブロック内のすべてのメモリセルのゲートと基板
は、両者ともＶPP電圧になっているため、電位差が生じ
ず、消去動作の前のデータを保存している。
時、選択されたブロック内のすべてのワード線は０Ｖに
設定され、非選択ブロック内のすべてのワード線は、Ｖ
PPに設定される。それと同時に、メモリセルの基板電位
がＶPPになるため、選択ブロック内のメモリセルのフロ
ーティングゲートから電子が基板に放出され、選択ブロ
ック内のメモリセルはすべて消去状態となる。また、非
選択ブロック内のすべてのメモリセルのゲートと基板
は、両者ともＶPP電圧になっているため、電位差が生じ
ず、消去動作の前のデータを保存している。
【００５２】図４は、１つのＮＡＮＤ束内のセレクトゲ
ートトランジスタのゲートとメモリセルのゲートを駆動
するためのロウ・デコーダ回路を示すものである。この
ロウデコ−ダ回路は、１ブロック分を示しており、図２
のロウデコーダ１１は、図４のロウ・デコーダ回路がｍ
（例えば５１２）個集まることにより構成される。即
ち、図２のロウデコ−ダは、デ−タ記憶領域及びデ−タ
管理情報記憶領域の１ブロックのＮＡＮＤ束を選択し、
かつ、そのＮＡＮＤ束内の１つのメモリセルを選択し得
る。
ートトランジスタのゲートとメモリセルのゲートを駆動
するためのロウ・デコーダ回路を示すものである。この
ロウデコ−ダ回路は、１ブロック分を示しており、図２
のロウデコーダ１１は、図４のロウ・デコーダ回路がｍ
（例えば５１２）個集まることにより構成される。即
ち、図２のロウデコ−ダは、デ−タ記憶領域及びデ−タ
管理情報記憶領域の１ブロックのＮＡＮＤ束を選択し、
かつ、そのＮＡＮＤ束内の１つのメモリセルを選択し得
る。
【００５３】ＰチャネルＭＯＳトランジスタＰ１〜Ｐ５
は、読みだし時の基板電位がＶDD、書き込み／消去時の
基板電位がＶPPに変化するトランジスタである。Ｐチャ
ネルＭＯＳトランジスタＰ１，Ｐ２とＮチャネルＭＯＳ
トランジスタＮ１，Ｎ２から構成されるインバータＩＮ
Ｖ１の出力は、ドレイン（ビット線）側のセレクトゲー
ト線ＳＧ１となる。
は、読みだし時の基板電位がＶDD、書き込み／消去時の
基板電位がＶPPに変化するトランジスタである。Ｐチャ
ネルＭＯＳトランジスタＰ１，Ｐ２とＮチャネルＭＯＳ
トランジスタＮ１，Ｎ２から構成されるインバータＩＮ
Ｖ１の出力は、ドレイン（ビット線）側のセレクトゲー
ト線ＳＧ１となる。
【００５４】しきい値が負のディプリッション型ＭＯＳ
トランジスタＤ１の電流通路の一端は、ＶDD系の電源電
圧で動作するインバータ回路ＩＮＶ２の出力に接続さ
れ、他端はソース側セレクトゲート線ＳＧ２となる。
トランジスタＤ１の電流通路の一端は、ＶDD系の電源電
圧で動作するインバータ回路ＩＮＶ２の出力に接続さ
れ、他端はソース側セレクトゲート線ＳＧ２となる。
【００５５】また、ＮチャネルＭＯＳトランジスタＮ１
〜Ｎ８は、基板電位が０Ｖでしきい値が正となる。表１
は、読みだし時、書き込み時、消去時におけるロウ・デ
コーダ回路を駆動する制御信号φ１〜φ４、Ａ，Ｂの電
圧を示している。前述したような電圧が各モードでセレ
クトゲートとワード線に供給される。
〜Ｎ８は、基板電位が０Ｖでしきい値が正となる。表１
は、読みだし時、書き込み時、消去時におけるロウ・デ
コーダ回路を駆動する制御信号φ１〜φ４、Ａ，Ｂの電
圧を示している。前述したような電圧が各モードでセレ
クトゲートとワード線に供給される。
【００５６】
【表１】
【００５７】表２は、ＮＡＮＤ束内のワ−ド線ＷＬ１を
選択する場合の制御信号Ｃ１〜Ｃ１６の電圧を、各モー
ド（読みだし、書き込み、消去）について示している。
なお、内部アドレス信号に応答してこのようなデコード
を行う回路は、従来より公知となっている。
選択する場合の制御信号Ｃ１〜Ｃ１６の電圧を、各モー
ド（読みだし、書き込み、消去）について示している。
なお、内部アドレス信号に応答してこのようなデコード
を行う回路は、従来より公知となっている。
【００５８】
【表２】
【００５９】本実施例のメモリチップは、上述したよう
な構成のデータ記憶領域１０１と、以下に述べるデータ
管理情報記憶領域１０２とから構成される。図１乃至図
３に示した実施例では、１ブロック４Ｋバイトのデータ
記憶領域１０１と４バイトのデータ管理情報記憶領域１
０２により構成された場合について説明した。しかし、
データ記憶領域１０１とデータ管理情報記憶領域１０２
のサイズの相対比は、カラム方向に配置されるメモリセ
ルアレイの構成を換える事により変更可能である。
な構成のデータ記憶領域１０１と、以下に述べるデータ
管理情報記憶領域１０２とから構成される。図１乃至図
３に示した実施例では、１ブロック４Ｋバイトのデータ
記憶領域１０１と４バイトのデータ管理情報記憶領域１
０２により構成された場合について説明した。しかし、
データ記憶領域１０１とデータ管理情報記憶領域１０２
のサイズの相対比は、カラム方向に配置されるメモリセ
ルアレイの構成を換える事により変更可能である。
【００６０】図２及び図３に示すように、データ管理情
報記憶領域１０２には、８本のビット線（１バイト）Ｂ
Ｌ１Ｈ〜ＢＬ８Ｈと、１０２４本（５１２×２）のワー
ド線ＷＬ１１〜ＷＬ１１６、〜、ＷＬｍ１１〜ＷＬｍ１
６の交点には、それぞれフローティングゲートを有する
電気的に書き込み・消去可能なメモリセルが配置されて
いる。
報記憶領域１０２には、８本のビット線（１バイト）Ｂ
Ｌ１Ｈ〜ＢＬ８Ｈと、１０２４本（５１２×２）のワー
ド線ＷＬ１１〜ＷＬ１１６、〜、ＷＬｍ１１〜ＷＬｍ１
６の交点には、それぞれフローティングゲートを有する
電気的に書き込み・消去可能なメモリセルが配置されて
いる。
【００６１】データ管理情報記憶領域１０２内の１つの
ＮＡＮＤ束は、２個のメモリセルＭＨ１，ＭＨ２と、ド
レイン側セレクトゲートトランジスタＳＧＤ及びソース
側セレクトゲートトランジスタＳＧＳがビット線とソー
ス線間に直列に接続されて構成される。
ＮＡＮＤ束は、２個のメモリセルＭＨ１，ＭＨ２と、ド
レイン側セレクトゲートトランジスタＳＧＤ及びソース
側セレクトゲートトランジスタＳＧＳがビット線とソー
ス線間に直列に接続されて構成される。
【００６２】メモリセルＭＨ１のゲート電極は、データ
記憶領域１０１内のメモリセルＭ１のゲート電極と共通
にワード線ＷＬ１に接続され、メモリセルＭＨ２のゲー
ト電極は、データ記憶領域内のメモリセルＭ２と共通に
ワード線ＷＬ２に接続されている。
記憶領域１０１内のメモリセルＭ１のゲート電極と共通
にワード線ＷＬ１に接続され、メモリセルＭＨ２のゲー
ト電極は、データ記憶領域内のメモリセルＭ２と共通に
ワード線ＷＬ２に接続されている。
【００６３】直列接続された２個のメモリセルの一番ソ
ース側のメモリセルＭＨ２のソース電極は、ソース側の
セレクトゲートトランジスタＳＧＳのドレイン電極に接
続されている。
ース側のメモリセルＭＨ２のソース電極は、ソース側の
セレクトゲートトランジスタＳＧＳのドレイン電極に接
続されている。
【００６４】データ管理情報記憶領域１０２のＮＡＮＤ
束内のセレクトゲートトランジスタＳＧＤ，ＳＧＳのゲ
ート電極は、対応するデータ記憶領域のＮＡＮＤ束内の
セレクトゲートトランジスタＳＧＤ，ＳＧＳのゲート電
極と共通にセレクトゲート線ＳＧ１，ＳＧ２に接続され
ている。
束内のセレクトゲートトランジスタＳＧＤ，ＳＧＳのゲ
ート電極は、対応するデータ記憶領域のＮＡＮＤ束内の
セレクトゲートトランジスタＳＧＤ，ＳＧＳのゲート電
極と共通にセレクトゲート線ＳＧ１，ＳＧ２に接続され
ている。
【００６５】図５は、セレクトゲートトランジスタとメ
モリセルをシリコン基板上に形成する場合のパターン図
を示している。図６は、図５のＶＩ−ＶＩ´線に沿う断
面図である。図７は、図５のＶＩＩ−ＶＩＩ´線に沿う
断面図である。
モリセルをシリコン基板上に形成する場合のパターン図
を示している。図６は、図５のＶＩ−ＶＩ´線に沿う断
面図である。図７は、図５のＶＩＩ−ＶＩＩ´線に沿う
断面図である。
【００６６】ｎ型シリコン基板２１の表面領域には、ｐ
型ウェル２２が形成されている。ｐ型ウェル２２内に
は、互いに直列接続された１６個のメモリセルＭ１〜Ｍ
１６が形成されている。また、直列接続されたメモリセ
ルの両端には、それぞれセレクトゲートトランジスタＳ
ＧＤ，ＳＧＳが形成されている。
型ウェル２２が形成されている。ｐ型ウェル２２内に
は、互いに直列接続された１６個のメモリセルＭ１〜Ｍ
１６が形成されている。また、直列接続されたメモリセ
ルの両端には、それぞれセレクトゲートトランジスタＳ
ＧＤ，ＳＧＳが形成されている。
【００６７】１つのブロックにおいて、ロウ・デコーダ
回路から１６本のワード線ＷＬ１〜ＷＬ１６が延在して
いる。ワード線ＷＬ１〜ＷＬ１６は、ポリシリコンから
構成されている。フローティングゲートＦＧ１〜ＦＧ１
６は、ワード線ＷＬ１〜ＷＬ１６とデータ記憶領域内の
ＳＤＧ領域（素子分離フィールド酸化膜が形成されてい
ない領域）との交点（メモリセル形成部）の直下に形成
されている。フローティングゲートＦＧ１〜ＦＧ１６
は、ポリシリコンから構成されている。
回路から１６本のワード線ＷＬ１〜ＷＬ１６が延在して
いる。ワード線ＷＬ１〜ＷＬ１６は、ポリシリコンから
構成されている。フローティングゲートＦＧ１〜ＦＧ１
６は、ワード線ＷＬ１〜ＷＬ１６とデータ記憶領域内の
ＳＤＧ領域（素子分離フィールド酸化膜が形成されてい
ない領域）との交点（メモリセル形成部）の直下に形成
されている。フローティングゲートＦＧ１〜ＦＧ１６
は、ポリシリコンから構成されている。
【００６８】また、１つのブロックにおいて、ロウ・デ
コーダ回路からは、この１６本のワード線の他に、２本
のセレクトゲート線ＳＧ１，ＳＧ２が延在している。こ
のセレクトゲート線ＳＧ１，ＳＧ２は、ポリシリコンか
ら構成される。
コーダ回路からは、この１６本のワード線の他に、２本
のセレクトゲート線ＳＧ１，ＳＧ２が延在している。こ
のセレクトゲート線ＳＧ１，ＳＧ２は、ポリシリコンか
ら構成される。
【００６９】セレクトゲート線ＳＧ１，ＳＧ２とＳＤＧ
領域との交点の直下には、フローティングゲートが存在
しない。よって、セレクトゲートトランジスタＣＧＤ，
ＣＧＳは、通常のＭＯＳトランジスタとなっている。
領域との交点の直下には、フローティングゲートが存在
しない。よって、セレクトゲートトランジスタＣＧＤ，
ＣＧＳは、通常のＭＯＳトランジスタとなっている。
【００７０】２本のワード線ＷＬ１，ＷＬ２は、データ
記憶領域１０１に隣接するデータ管理情報記憶領域１０
２まで延長されている。ワード線ＷＬ１，ＷＬ２とデー
タ管理情報記憶領域内のＳＤＧ領域との各交点の直下に
は、ポリシリコンから構成されたフローティングゲート
ＦＧ１，ＦＧ２が形成される。
記憶領域１０１に隣接するデータ管理情報記憶領域１０
２まで延長されている。ワード線ＷＬ１，ＷＬ２とデー
タ管理情報記憶領域内のＳＤＧ領域との各交点の直下に
は、ポリシリコンから構成されたフローティングゲート
ＦＧ１，ＦＧ２が形成される。
【００７１】また、２本のセレクトゲート線ＳＧ１，Ｓ
Ｇ２も、データ管理情報記憶領域１０２まで延長されて
いる。そして、セレクトゲート線ＳＧ１，ＳＧ２とデー
タ管理情報記憶領域１０２内のＳＤＧ領域との交点の直
下には、フローティングゲートを有しない通常のＭＯＳ
トランジスタであるセレクトゲートトランジスタＳＧ
Ｄ．ＳＧＳが形成される。
Ｇ２も、データ管理情報記憶領域１０２まで延長されて
いる。そして、セレクトゲート線ＳＧ１，ＳＧ２とデー
タ管理情報記憶領域１０２内のＳＤＧ領域との交点の直
下には、フローティングゲートを有しない通常のＭＯＳ
トランジスタであるセレクトゲートトランジスタＳＧ
Ｄ．ＳＧＳが形成される。
【００７２】各ドレイン側セレクトゲートトランジスタ
ＳＧＤのドレイン端子は、Ｎ+ 拡散層２３で形成され、
コンタクトホールを介してアルミニウムで形成されるビ
ット線ＢＬに接続されている。
ＳＧＤのドレイン端子は、Ｎ+ 拡散層２３で形成され、
コンタクトホールを介してアルミニウムで形成されるビ
ット線ＢＬに接続されている。
【００７３】各ソース側セレクトゲートトランジスタＳ
ＧＳのソース端子は、Ｎ+ 拡散層２４で形成され、この
Ｎ+ 拡散層２４は、コンタクトホールを介してアルミニ
ウムで形成されるソース線に接続されている。
ＧＳのソース端子は、Ｎ+ 拡散層２４で形成され、この
Ｎ+ 拡散層２４は、コンタクトホールを介してアルミニ
ウムで形成されるソース線に接続されている。
【００７４】各メモリセルＭＣ１〜ＭＣ１６及びセレク
トゲートトランジスタＳＧＤ，ＳＧＳの間には、各メモ
リセルＭＣ１〜ＭＣ１６のソ−ス及びドレイン、又はセ
レクトゲートトランジスタＳＧＤ，ＳＧＳの電流通路と
なるＮ+ 拡散層２５が形成されている。
トゲートトランジスタＳＧＤ，ＳＧＳの間には、各メモ
リセルＭＣ１〜ＭＣ１６のソ−ス及びドレイン、又はセ
レクトゲートトランジスタＳＧＤ，ＳＧＳの電流通路と
なるＮ+ 拡散層２５が形成されている。
【００７５】１４本のワード線ＷＬ３〜ＷＬ１６は、デ
ータ記憶領域１０１で終端しており、データ管理情報記
憶領域１０２内のワード線ＷＬ２とセレクトゲート線Ｓ
Ｇ２間においては、ワ−ド線及びフロ−ティングゲ−ト
は、共に存在しない。
ータ記憶領域１０１で終端しており、データ管理情報記
憶領域１０２内のワード線ＷＬ２とセレクトゲート線Ｓ
Ｇ２間においては、ワ−ド線及びフロ−ティングゲ−ト
は、共に存在しない。
【００７６】この領域には、リンまたは、砒素等のＮ+
領域を形成する不純物が製造過程で注入されており、こ
のためワード線ＷＬ２により形成されるメモリセルトラ
ンジスタのソース端子は、Ｎ+ 拡散層２６により電気的
にソース側セレクトゲートトランジスタのドレイン端子
に接続されている。
領域を形成する不純物が製造過程で注入されており、こ
のためワード線ＷＬ２により形成されるメモリセルトラ
ンジスタのソース端子は、Ｎ+ 拡散層２６により電気的
にソース側セレクトゲートトランジスタのドレイン端子
に接続されている。
【００７７】図２のＮＡＮＤ型フラッシュＥＥＰＲＯＭ
の主要部の構成を再び参照する。データ管理情報記憶領
域１０２の８本のビット線ＢＬ１Ｈ〜ＢＬ８Ｈは、それ
ぞれ対応するセンスアンプ回路ＳＡ１Ｈ〜ＳＡ８Ｈに電
気的に接続されている。データ管理情報読み出し時に、
このセンスアンプ回路ＳＡ１Ｈ〜ＳＡ８Ｈでセンスされ
たメモリセルの記憶情報は、それぞれのセンスアンプ回
路に対応したラッチ回路ＬＡ１Ｈ〜ＬＡ８Ｈにラッチさ
れる。
の主要部の構成を再び参照する。データ管理情報記憶領
域１０２の８本のビット線ＢＬ１Ｈ〜ＢＬ８Ｈは、それ
ぞれ対応するセンスアンプ回路ＳＡ１Ｈ〜ＳＡ８Ｈに電
気的に接続されている。データ管理情報読み出し時に、
このセンスアンプ回路ＳＡ１Ｈ〜ＳＡ８Ｈでセンスされ
たメモリセルの記憶情報は、それぞれのセンスアンプ回
路に対応したラッチ回路ＬＡ１Ｈ〜ＬＡ８Ｈにラッチさ
れる。
【００７８】データ管理情報記憶領域１０２のデータを
読み出す場合、まず始めに、外部よりブロックアドレス
及びページアドレスが入力される。この指定されたブロ
ックアドレスによってｍ（例えば５１２）に区分された
ブロックのうちの１ブロックが選択される。また、指定
されたページアドレスにより、ワ−ド線ＷＬ１，ＷＬ２
のうちのいずれか１本が選択される。
読み出す場合、まず始めに、外部よりブロックアドレス
及びページアドレスが入力される。この指定されたブロ
ックアドレスによってｍ（例えば５１２）に区分された
ブロックのうちの１ブロックが選択される。また、指定
されたページアドレスにより、ワ−ド線ＷＬ１，ＷＬ２
のうちのいずれか１本が選択される。
【００７９】選択されたワード線は、０Ｖに設定され、
選択されたブロック内の残りの１５本のワード線は、電
源電圧ＶDDに設定される。また、選択されたブロックの
２本のセレクトゲート線も、電源電圧ＶDDに設定され
る。
選択されたブロック内の残りの１５本のワード線は、電
源電圧ＶDDに設定される。また、選択されたブロックの
２本のセレクトゲート線も、電源電圧ＶDDに設定され
る。
【００８０】この動作条件は、データ記憶領域１０１内
のワ−ド線ＷＬ１，ＷＬ２にゲートが接続されたメモリ
セルが選択される場合と同じ状態であり、ロウ・デコー
ダ回路及びロウ・デコーダ回路を駆動する周辺回路は、
データ管理情報記憶領域１０２を持たない従来のメモリ
チップと同じものが使用される。
のワ−ド線ＷＬ１，ＷＬ２にゲートが接続されたメモリ
セルが選択される場合と同じ状態であり、ロウ・デコー
ダ回路及びロウ・デコーダ回路を駆動する周辺回路は、
データ管理情報記憶領域１０２を持たない従来のメモリ
チップと同じものが使用される。
【００８１】選択されたワード線にゲートが接続された
８個のメモリセルのデータに基づき、データ記憶領域１
０１のメモリセルが選択された場合と同様に、それぞれ
のビット線の電位が決定され、カラムゲ−トトランジス
タＣＧ１Ｈ〜ＣＧ８Ｈを介してデータが読み出される。
８個のメモリセルのデータに基づき、データ記憶領域１
０１のメモリセルが選択された場合と同様に、それぞれ
のビット線の電位が決定され、カラムゲ−トトランジス
タＣＧ１Ｈ〜ＣＧ８Ｈを介してデータが読み出される。
【００８２】本実施例は、データ管理情報記憶領域１０
２のＮＡＮＤ束１２´を２個のメモリセルと２個のセレ
クトゲートトランジスタで構成している。このため、消
去状態のメモリセルが選択された場合に、メモリセルに
流れる電流は、データ記憶領域１０１内のメモリセルが
選択された場合より大きくなる。
２のＮＡＮＤ束１２´を２個のメモリセルと２個のセレ
クトゲートトランジスタで構成している。このため、消
去状態のメモリセルが選択された場合に、メモリセルに
流れる電流は、データ記憶領域１０１内のメモリセルが
選択された場合より大きくなる。
【００８３】ＭＯＳトランジスタであるメモリセルに流
れる電流は、基板バイアス効果によりソース電位が高い
ほど少なくなるため、選択されたメモリセルとソースセ
レクトゲート間に接続されるメモリセルの個数が多いほ
ど大きくなる。
れる電流は、基板バイアス効果によりソース電位が高い
ほど少なくなるため、選択されたメモリセルとソースセ
レクトゲート間に接続されるメモリセルの個数が多いほ
ど大きくなる。
【００８４】この結果、例えばメモリセルを２個直列に
接続した場合は、メモリセルを１６個直列に接続した場
合よりも、１０倍程度、セル電流が多く流れる。このた
め、データ管理情報記憶領域１０２のビット線の電位変
化は、データ記憶領域１０１のビット線の電位変化より
１０倍程度速くなる。
接続した場合は、メモリセルを１６個直列に接続した場
合よりも、１０倍程度、セル電流が多く流れる。このた
め、データ管理情報記憶領域１０２のビット線の電位変
化は、データ記憶領域１０１のビット線の電位変化より
１０倍程度速くなる。
【００８５】図８は、１ＮＡＮＤ束内に直列に接続され
るメモリセルの数と、２ｐＦ程度の容量のビット線の電
位が数Ｖ変化する時間との関係を示したものである。こ
の図から、１６個のメモリセルで１ＮＡＮＤ束を構成し
た場合には、ページ読み出し速度は、１０μｓｅｃ以上
必要であるが、２個のメモリセルで１ＮＡＮＤ束を構成
した場合には、読み出し速度は、１μｓｅｃ以下に高速
化することが可能であることがわかる。
るメモリセルの数と、２ｐＦ程度の容量のビット線の電
位が数Ｖ変化する時間との関係を示したものである。こ
の図から、１６個のメモリセルで１ＮＡＮＤ束を構成し
た場合には、ページ読み出し速度は、１０μｓｅｃ以上
必要であるが、２個のメモリセルで１ＮＡＮＤ束を構成
した場合には、読み出し速度は、１μｓｅｃ以下に高速
化することが可能であることがわかる。
【００８６】データ管理情報読み出し時、データ管理情
報記憶領域１０２のメモリセルデータは、１μｓｅｃ以
下のページ読み出し速度でセンスアンプにより読み出さ
れ、その後、データレジスタ（ラッチ回路）ＬＡ２Ｈ〜
ＬＡ８Ｈにラッチされる。
報記憶領域１０２のメモリセルデータは、１μｓｅｃ以
下のページ読み出し速度でセンスアンプにより読み出さ
れ、その後、データレジスタ（ラッチ回路）ＬＡ２Ｈ〜
ＬＡ８Ｈにラッチされる。
【００８７】この後、ラッチデータは、バイトデータ読
み出し動作により、カラムゲートトランジスタＣＧ１Ｈ
〜ＣＧ８Ｈを介して、Ｉ／Ｏバス線１４に出力され、Ｉ
／Ｏバッファ回路１５からメモリチップ外部へ出力され
る。
み出し動作により、カラムゲートトランジスタＣＧ１Ｈ
〜ＣＧ８Ｈを介して、Ｉ／Ｏバス線１４に出力され、Ｉ
／Ｏバッファ回路１５からメモリチップ外部へ出力され
る。
【００８８】データ管理情報を書き込む場合は、まず、
データ管理情報を、所定のラッチ回路にインプットする
必要がある。本実施例の場合、書き込みデータは、Ｉ／
Ｏバッファ回路１５を介して、外部から２５６バイトの
データ記憶情報が入力された後に、連続して１バイト分
のデータ管理情報が入力され、ラッチ回路にラッチされ
る。
データ管理情報を、所定のラッチ回路にインプットする
必要がある。本実施例の場合、書き込みデータは、Ｉ／
Ｏバッファ回路１５を介して、外部から２５６バイトの
データ記憶情報が入力された後に、連続して１バイト分
のデータ管理情報が入力され、ラッチ回路にラッチされ
る。
【００８９】この入力データに基づき、データ管理情報
記憶領域１０２の８本のビット線の電位が決定され、２
５６バイトのデータ記憶情報と同時に、データ管理情報
は、ワード線により選択されたメモリセルへ書き込まれ
る。
記憶領域１０２の８本のビット線の電位が決定され、２
５６バイトのデータ記憶情報と同時に、データ管理情報
は、ワード線により選択されたメモリセルへ書き込まれ
る。
【００９０】さらに、データ管理情報の消去も、本体デ
ータと同時に行われる。データ管理情報記憶領域のメモ
リセルは、図７に示すように、データ記憶領域のメモリ
セルと同じＰ型ウェル領域２２上に形成されるため、消
去時、データ管理情報記憶領域１０２のメモリセルの基
板電位は、データ記憶領域１０１のメモリセルと同様に
ＶPP電圧となる。
ータと同時に行われる。データ管理情報記憶領域のメモ
リセルは、図７に示すように、データ記憶領域のメモリ
セルと同じＰ型ウェル領域２２上に形成されるため、消
去時、データ管理情報記憶領域１０２のメモリセルの基
板電位は、データ記憶領域１０１のメモリセルと同様に
ＶPP電圧となる。
【００９１】選択された消去ブロックのワード線ＷＬ１
〜ＷＬ１６の電位は、０Ｖに設定されるため、選択され
たブロックのＷＬ１〜ＷＬ２にゲートが接続されたデー
タ管理管理情報記憶領域１０２内のメモリセルのデ−タ
は、消去される。
〜ＷＬ１６の電位は、０Ｖに設定されるため、選択され
たブロックのＷＬ１〜ＷＬ２にゲートが接続されたデー
タ管理管理情報記憶領域１０２内のメモリセルのデ−タ
は、消去される。
【００９２】また、非選択ブロックのすべてのワード線
電圧は、ＶPPに設定されるため、非選択のブロックに属
するメモリセルのデータは、消去されず、消去前のデー
タが依然として保存される。
電圧は、ＶPPに設定されるため、非選択のブロックに属
するメモリセルのデータは、消去されず、消去前のデー
タが依然として保存される。
【００９３】上述してきた不揮発性半導体メモリにおい
ては、データ管理情報記憶領域のメモリセルの書き込み
／消去は、データ記憶領域のメモリセルと同時に行われ
る。従って、従来のように、データ管理情報記憶領域の
メモリセルの書換回数が増加し、この領域のメモリセル
によりメモリチップの寿命が決定されるということはな
い。
ては、データ管理情報記憶領域のメモリセルの書き込み
／消去は、データ記憶領域のメモリセルと同時に行われ
る。従って、従来のように、データ管理情報記憶領域の
メモリセルの書換回数が増加し、この領域のメモリセル
によりメモリチップの寿命が決定されるということはな
い。
【００９４】また、データ管理情報を読み出す速度が、
記憶データを読み出す速度より１０倍以上高速に設定で
きる。従って、従来、６ｍｓｅｃ程度必要であったヘッ
ダ部の検索時間を短くすることが可能である。
記憶データを読み出す速度より１０倍以上高速に設定で
きる。従って、従来、６ｍｓｅｃ程度必要であったヘッ
ダ部の検索時間を短くすることが可能である。
【００９５】例えば、図１１の従来例と同じ４Ｋバイト
のデータ記憶領域に１６バイトのデータ管理情報が必要
な場合についてヘッダ部の検索時間を考えてみる。この
場合、データ管理情報記憶領域は、カラム方向に８バイ
ト（６４ビット線）の構成となり、それぞれのビット線
に対応する６４個のセンスアンプ回路とラッチ回路が配
置される。データ管理情報読み出し速度を１μｓｅｃ程
度とすると、ヘッダ部の検索時間は、１μｓｅｃ×４ペ
ージ×５１２ブロック＋１００ｎｓｅｃ×４バイト×４
ページ×５１２ブロック＝２．８６７ｍｓｅｃとなり、
図１１の従来例の５．９３ｍｓｅｃの半分以下とするこ
とができる。
のデータ記憶領域に１６バイトのデータ管理情報が必要
な場合についてヘッダ部の検索時間を考えてみる。この
場合、データ管理情報記憶領域は、カラム方向に８バイ
ト（６４ビット線）の構成となり、それぞれのビット線
に対応する６４個のセンスアンプ回路とラッチ回路が配
置される。データ管理情報読み出し速度を１μｓｅｃ程
度とすると、ヘッダ部の検索時間は、１μｓｅｃ×４ペ
ージ×５１２ブロック＋１００ｎｓｅｃ×４バイト×４
ページ×５１２ブロック＝２．８６７ｍｓｅｃとなり、
図１１の従来例の５．９３ｍｓｅｃの半分以下とするこ
とができる。
【００９６】さらに、高速化するためには、図９の実施
例のように、データ管理情報記憶領域１０２の１ＮＡＮ
Ｄ束１２´を、１つのメモリセルＭ１と、セレクトゲー
トトランジスタＳＧＤ，ＳＧＳにより構成すれば良い。
例のように、データ管理情報記憶領域１０２の１ＮＡＮ
Ｄ束１２´を、１つのメモリセルＭ１と、セレクトゲー
トトランジスタＳＧＤ，ＳＧＳにより構成すれば良い。
【００９７】なお、図８によれば、１ＮＡＮＤ束中のメ
モリセルの個数が１個の場合のページ読み出し速度は、
２００ｎｓｅｃとより高速化できる。４Ｋバイトのデー
タ記憶領域に１６バイトのデータ管理情報が必要な場合
についてヘッダ部の検索時間を同様に考察してみると、
２００ｎｓｅｃ×５１２ブロック＋１００ｎｓｅｃ×１
６バイト×５１２ブロック＝０．９２ｍｓｅｃとなり、
従来例の１５％程度の検索時間となる。
モリセルの個数が１個の場合のページ読み出し速度は、
２００ｎｓｅｃとより高速化できる。４Ｋバイトのデー
タ記憶領域に１６バイトのデータ管理情報が必要な場合
についてヘッダ部の検索時間を同様に考察してみると、
２００ｎｓｅｃ×５１２ブロック＋１００ｎｓｅｃ×１
６バイト×５１２ブロック＝０．９２ｍｓｅｃとなり、
従来例の１５％程度の検索時間となる。
【００９８】
【発明の効果】以上、説明したように、本発明の不揮発
性半導体メモリによれば、次のような効果を奏する。デ
−タ管理情報記憶領域をデ−タ記憶領域に隣接して配置
し、１ブロック内のデ−タ記憶領域のＮＡＮＤ束の１メ
モリセルの選択と同時に、デ−タ管理情報記憶領域のＮ
ＡＮＤ束の１メモリセルの選択を行っている。
性半導体メモリによれば、次のような効果を奏する。デ
−タ管理情報記憶領域をデ−タ記憶領域に隣接して配置
し、１ブロック内のデ−タ記憶領域のＮＡＮＤ束の１メ
モリセルの選択と同時に、デ−タ管理情報記憶領域のＮ
ＡＮＤ束の１メモリセルの選択を行っている。
【００９９】従って、本実施例のＮＡＮＤ型フラッシュ
ＥＥＰＲＯＭを使用して連続したデータを扱う記憶デバ
イスを実現することにより、データ管理情報記憶領域の
メモリセルの書き換え回数を、デ−タ記憶領域のメモリ
セルの書き換え回数と同じにすることができ、チップの
寿命をデータ管理情報記憶領域における書き換え回数に
依存させずにチップ寿命を長くすることができる。
ＥＥＰＲＯＭを使用して連続したデータを扱う記憶デバ
イスを実現することにより、データ管理情報記憶領域の
メモリセルの書き換え回数を、デ−タ記憶領域のメモリ
セルの書き換え回数と同じにすることができ、チップの
寿命をデータ管理情報記憶領域における書き換え回数に
依存させずにチップ寿命を長くすることができる。
【０１００】また、データ管理情報記憶領域の１ＮＡＮ
Ｄ束内のメモリセルの数は、データ記憶領域の１ＮＡＮ
Ｄ束内のメモリセルの数より少なく設定されている。従
って、データ管理情報記憶領域のデ−タを高速に読み出
し、短時間のデータ検索を可能にすることができ、デ−
タの高速読み出し、書き込み、消去を可能にすることが
できる。
Ｄ束内のメモリセルの数は、データ記憶領域の１ＮＡＮ
Ｄ束内のメモリセルの数より少なく設定されている。従
って、データ管理情報記憶領域のデ−タを高速に読み出
し、短時間のデータ検索を可能にすることができ、デ−
タの高速読み出し、書き込み、消去を可能にすることが
できる。
【図１】本発明の不揮発性半導体メモリの主要部の概略
を示す図。
を示す図。
【図２】図１の半導体メモリの主要部を詳細に示す図。
【図３】図２のメモリセル部の１ブロックを詳細に示す
図。
図。
【図４】図２のカラムデコ−ダを詳細に示す図。
【図５】図２のメモリセル部の１ブロックの平面パタ−
ンを示す図。
ンを示す図。
【図６】図５のＶＩ−ＶＩ´線に沿う断面図。
【図７】図５のＶＩＩ−ＶＩＩ´線に沿う断面図。
【図８】１ＮＡＮＤ束内のメモリセル数と読み出し速度
との関係を示す図。
との関係を示す図。
【図９】図２のメモリセル部の１ブロックを詳細に示す
図。
図。
【図１０】従来のメモリのデ−タ管理方法を示す図。
【図１１】従来のメモリのデ−タ管理方法を示す図。
１１ …ロウデコ−ダ、 １２，１２´ …ＮＡＮＤ束、 １３ …カラムデコ−ダ、 １４ …Ｉ／Ｏバス線、 １５ …Ｉ／Ｏバッファ回路、 ２１ …Ｎ型シリコン基板、 ２２ …Ｐ型ウェル領域、 ２３〜２６ …Ｎ+ 拡散層、 １０１ …デ−タ記憶領域、 １０２ …デ−タ管理情報記憶領域、 ＭＣ …メモリセル部、 ＷＬ１１〜ＷＬ１１６，〜，ＷＬｍ１〜ＷＬｍ１６ …
ワ−ド線、 ＢＬ１１〜ＢＬ１８，〜，ＢＬｎ１〜ＢＬｎ８、ＢＬ１
Ｈ〜ＢＬ８Ｈ …ビット線、 ＳＡ１１〜ＳＡ１８，〜，ＳＡｎ１〜ＳＡｎ８、ＳＡ１
Ｈ〜ＳＡ８Ｈ …センスアンプ、 ＬＡ１１〜ＬＡ１８，〜，ＬＡｎ１〜ＬＡｎ８、ＬＡ１
Ｈ〜ＬＡ８Ｈ …ラッチ回路、 ＣＧ１１〜ＣＧ１８，〜，ＣＧｎ１〜ＣＧｎ８、ＣＧ１
Ｈ〜ＣＧ８Ｈ …カラムゲ−トトランジスタ、 Ｍ１〜Ｍ１６ …メモリセル、 ＷＬ１〜ＷＬ１６ …ワ−ド線、 ＳＧＤ，ＳＧＳ …セレクトゲ−トトランジスタ、 ＳＧ１，ＳＧ２ …セレクトゲ−ト線、 Ｐ１〜Ｐ５ …ＰチャネルＭＯＳトランジスタ、 Ｎ１〜Ｎ８ …ＮチャネルＭＯＳトランジスタ、 ＩＮＶ１，ＩＮＶ２ …インバ−タ、 φ１〜φ４、Ａ，Ｂ …制御信号。
ワ−ド線、 ＢＬ１１〜ＢＬ１８，〜，ＢＬｎ１〜ＢＬｎ８、ＢＬ１
Ｈ〜ＢＬ８Ｈ …ビット線、 ＳＡ１１〜ＳＡ１８，〜，ＳＡｎ１〜ＳＡｎ８、ＳＡ１
Ｈ〜ＳＡ８Ｈ …センスアンプ、 ＬＡ１１〜ＬＡ１８，〜，ＬＡｎ１〜ＬＡｎ８、ＬＡ１
Ｈ〜ＬＡ８Ｈ …ラッチ回路、 ＣＧ１１〜ＣＧ１８，〜，ＣＧｎ１〜ＣＧｎ８、ＣＧ１
Ｈ〜ＣＧ８Ｈ …カラムゲ−トトランジスタ、 Ｍ１〜Ｍ１６ …メモリセル、 ＷＬ１〜ＷＬ１６ …ワ−ド線、 ＳＧＤ，ＳＧＳ …セレクトゲ−トトランジスタ、 ＳＧ１，ＳＧ２ …セレクトゲ−ト線、 Ｐ１〜Ｐ５ …ＰチャネルＭＯＳトランジスタ、 Ｎ１〜Ｎ８ …ＮチャネルＭＯＳトランジスタ、 ＩＮＶ１，ＩＮＶ２ …インバ−タ、 φ１〜φ４、Ａ，Ｂ …制御信号。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/792
Claims (9)
- 【請求項１】 電気的に消去・書き込みが可能なｉ個の
メモリセルとセレクトゲートトランジスタとを直列に接
続した第１ＮＡＮＤ束を、マトリックス状に複数個配置
した第１アレイ領域と、 電気的に消去・書き込みが可能な前記ｉ個より少ないｊ
個のメモリセルとセレクトゲートトランジスタとを直列
に接続した第２ＮＡＮＤ束を、マトリックス状に複数個
配置した第２アレイ領域と、 前記第１アレイ領域内において第１方向に配置した前記
第１ＮＡＮＤ束を複数個接続した複数のビット線と、 前記第２アレイ領域内において第１方向に配置した前記
第２ＮＡＮＤ束を複数個接続した複数のビット線と、 前記第１及び第２アレイ領域内において前記第１方向に
直交する第２方向に配置した前記第１及び第２ＮＡＮＤ
束を複数個接続した複数のワード線と、 各ビット線に接続された複数の前記第１又は第２ＮＡＮ
Ｄ束のうちの１つのＮＡＮＤ束内に配置された１つのメ
モリセルを選択するデコード手段とを具備したことを特
徴とする不揮発性半導体メモリ。 - 【請求項２】 前記第１及び第２ＮＡＮＤ束は、それぞ
れメモリセルとビット線との間に前記セレクトゲートト
ランジスタを有していることを特徴とする請求項１に記
載の不揮発性半導体メモリ。 - 【請求項３】 前記第１及び第２ＮＡＮＤ束は、それぞ
れメモリセルとソース線との間に前記セレクトゲートト
ランジスタを有していることを特徴とする請求項１に記
載の不揮発性半導体メモリ。 - 【請求項４】 前記第１及び第２アレイ領域は、互いに
隣接していることを特徴とする請求項１に記載の不揮発
性半導体メモリ。 - 【請求項５】 前記複数のワード線の一部は、前記第２
方向に配置された各々の第１及び第２ＮＡＮＤ束のメモ
リセルの一つを共通に接続し、前記複数のワード線の他
の一部は、前記第２方向に配置された各々の第１ＮＡＮ
Ｄ束のメモリセルの一つのみを共通に接続したことを特
徴とする請求項１に記載の不揮発性半導体メモリ。 - 【請求項６】 前記第１アレイ領域は、前記デコード手
段と前記第２アレイ領域の間に配置され、前記複数のワ
ード線の一部は、前記デコード手段から前記第２アレイ
領域まで延在し、前記複数のワード線の他の一部は、前
記デコード手段から前記第１アレイ領域まで延在してい
ることを特徴とする請求項４に記載の不揮発性半導体メ
モリ。 - 【請求項７】 前記第２方向に配置された各々の第１及
び第２ＮＡＮＤ束に接続される複数のワード線のうちの
ｊ本のワード線は、それぞれ前記第１及び第２ＮＡＮＤ
束のメモリセルの一つを共通に接続し、前記複数のワー
ド線のうちのｉ−ｊ本のワード線は、それぞれ前記第１
ＮＡＮＤ束のメモリセルの一つのみを共通に接続したこ
とを特徴とする請求項１に記載の不揮発性半導体メモ
リ。 - 【請求項８】 前記デコード手段により選択された第１
及び第２アレイ領域のメモリセルについて、データの読
み出し、書き込み及び消去を一括して行う手段を具備し
たことを特徴とする不揮発性半導体メモリ。 - 【請求項９】 電気的に消去・書き込みが可能なメモリ
セルとセレクトゲートトランジスタとを直列に接続した
メモリセル群を行と列のマトリックス状に複数個配置し
たメモリセルアレイと、各列に対してデータを一時的に
格納するデータレジスタとを備え、行アドレスが切り替
わると前記メモリセルアレイ内の選択した行に並ぶペー
ジデータを前記データレジスタに格納するページ読み出
し動作と、前記データレジスタ内のデータを順次外部に
出力するバイトデータ読み出し動作とを行う不揮発性半
導体記憶装置において、 前記ページデータは、データ記憶領域とデータ管理情報
記憶領域に分かれ、 選択された行が切り換わると、前記データ記憶領域の第
１の列から順次前記データレジスタの内容が外部に出力
される第１の読み出しモードと、選択された行が切り換
わると、前記データ管理情報記憶領域の第２の列から順
次前記データレジスタの内容が外部に出力される第２の
読み出しモードとを有し、 前記第１の読み出しモード時より、前記第２の読み出し
モード時の前記ページ読み出し動作にかかる時間が短い
ことを特徴とする不揮発性半導体メモリ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13581494A JP3184045B2 (ja) | 1994-06-17 | 1994-06-17 | 不揮発性半導体メモリ |
| US08/490,167 US5587948A (en) | 1994-06-17 | 1995-06-14 | Nonvolatile semiconductor memory with NAND structure memory arrays |
| KR1019950015837A KR0169785B1 (ko) | 1994-06-17 | 1995-06-15 | 불휘발성 반도체 메모리 |
| TW084106470A TW357355B (en) | 1994-06-17 | 1995-06-23 | Non-volatile semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13581494A JP3184045B2 (ja) | 1994-06-17 | 1994-06-17 | 不揮発性半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH087581A JPH087581A (ja) | 1996-01-12 |
| JP3184045B2 true JP3184045B2 (ja) | 2001-07-09 |
Family
ID=15160439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13581494A Expired - Fee Related JP3184045B2 (ja) | 1994-06-17 | 1994-06-17 | 不揮発性半導体メモリ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5587948A (ja) |
| JP (1) | JP3184045B2 (ja) |
| KR (1) | KR0169785B1 (ja) |
| TW (1) | TW357355B (ja) |
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| KR0157342B1 (ko) * | 1995-06-09 | 1998-12-01 | 김광호 | 불휘발성 반도체 메모리의 전압 센싱 방법 |
| JP3171122B2 (ja) * | 1995-11-27 | 2001-05-28 | ソニー株式会社 | 半導体記憶装置および半導体記憶装置の情報読出方法 |
| KR100210846B1 (ko) * | 1996-06-07 | 1999-07-15 | 구본준 | 낸드셀 어레이 |
| KR100206709B1 (ko) * | 1996-09-21 | 1999-07-01 | 윤종용 | 멀티비트 불휘발성 반도체 메모리의 셀 어레이의 구조 및 그의 구동방법 |
| US5729491A (en) * | 1996-11-12 | 1998-03-17 | Samsung Electronics Co., Ltd. | Nonvolatile integrated circuit memory devices having ground interconnect lattices with reduced lateral dimensions |
| US7023729B2 (en) * | 1997-01-31 | 2006-04-04 | Renesas Technology Corp. | Microcomputer and microprocessor having flash memory operable from single external power supply |
| JP3901883B2 (ja) * | 1999-09-07 | 2007-04-04 | 富士通株式会社 | データバックアップ方法、データバックアップシステム及び記録媒体 |
| JP2001085660A (ja) * | 1999-09-10 | 2001-03-30 | Toshiba Corp | 固体撮像装置及びその制御方法 |
| US6532556B1 (en) | 2000-01-27 | 2003-03-11 | Multi Level Memory Technology | Data management for multi-bit-per-cell memories |
| US6429479B1 (en) * | 2000-03-09 | 2002-08-06 | Advanced Micro Devices, Inc. | Nand flash memory with specified gate oxide thickness |
| DE10038877A1 (de) * | 2000-08-09 | 2002-02-28 | Infineon Technologies Ag | Speicherzelle und Herstellungsverfahren |
| JP3833970B2 (ja) | 2002-06-07 | 2006-10-18 | 株式会社東芝 | 不揮発性半導体メモリ |
| US20040049628A1 (en) * | 2002-09-10 | 2004-03-11 | Fong-Long Lin | Multi-tasking non-volatile memory subsystem |
| JP3984209B2 (ja) | 2003-07-31 | 2007-10-03 | 株式会社東芝 | 半導体記憶装置 |
| US7423304B2 (en) | 2003-12-05 | 2008-09-09 | Sandisck 3D Llc | Optimization of critical dimensions and pitch of patterned features in and above a substrate |
| JP4713873B2 (ja) * | 2004-11-12 | 2011-06-29 | 株式会社東芝 | 半導体記憶装置 |
| KR101094840B1 (ko) * | 2005-07-12 | 2011-12-16 | 삼성전자주식회사 | 낸드형 플래시 메모리 장치 및 그 제조 방법 |
| US7483305B2 (en) * | 2006-08-28 | 2009-01-27 | Micron Technology, Inc. | Method, apparatus and system relating to automatic cell threshold voltage measurement |
| WO2008024688A2 (en) * | 2006-08-25 | 2008-02-28 | Micron Technology, Inc. | Method, apparatus and system relating to automatic cell threshold voltage measurement |
| US9159452B2 (en) | 2008-11-14 | 2015-10-13 | Micron Technology, Inc. | Automatic word line leakage measurement circuitry |
| JP2010165454A (ja) * | 2010-04-16 | 2010-07-29 | Renesas Electronics Corp | 不揮発性半導体記憶装置及びデータ記憶システム |
| US8588007B2 (en) | 2011-02-28 | 2013-11-19 | Micron Technology, Inc. | Leakage measurement systems |
| US8634264B2 (en) | 2011-10-26 | 2014-01-21 | Micron Technology, Inc. | Apparatuses, integrated circuits, and methods for measuring leakage current |
| DE102021107045A1 (de) | 2021-03-10 | 2022-09-15 | Elmos Semiconductor Se | Rechnersystem für eine Motorsteuerung mit einem Programmspeicher und einem Datenspeicher |
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|---|---|---|---|---|
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| JPH03283200A (ja) * | 1990-03-30 | 1991-12-13 | Toshiba Corp | 不揮発性半導体記憶装置及びこれに用いられるメモリセルトランジスタのしきい値電圧の測定方法 |
| JPH04313882A (ja) * | 1991-04-12 | 1992-11-05 | Fuji Photo Film Co Ltd | メモリカードの記録管理方式 |
| US5319261A (en) * | 1992-07-30 | 1994-06-07 | Aptix Corporation | Reprogrammable interconnect architecture using fewer storage cells than switches |
-
1994
- 1994-06-17 JP JP13581494A patent/JP3184045B2/ja not_active Expired - Fee Related
-
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- 1995-06-14 US US08/490,167 patent/US5587948A/en not_active Expired - Lifetime
- 1995-06-15 KR KR1019950015837A patent/KR0169785B1/ko not_active IP Right Cessation
- 1995-06-23 TW TW084106470A patent/TW357355B/zh not_active IP Right Cessation
Also Published As
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