CN114078489A - 半导体存储装置 - Google Patents

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Abstract

实施方式提供一种即使多功能化也能抑制芯片尺寸增大的半导体存储装置。实施方式的半导体存储装置具备：存储单元部，包含由多个存储单元构成的存储单元阵列；周边电路，执行包括对存储单元部进行的写入动作、读出动作及抹除动作的电压传输控制；以及信号线，将周边电路与存储单元部相连，至少一部分穿过存储单元部的将存储单元阵列除外的周边区域中存储单元部与周边电路不对向的非对向区域。

Description

半导体存储装置
[相关申请案]
本申请案享有以日本专利申请案2020-137608号(申请日：2020年8月17日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
本发明涉及一种半导体存储装置。
背景技术
在半导体存储装置中，由多个存储单元构成的存储单元阵列与用来控制存储单元阵列的周边元件隔着指定距离配置。在存储单元阵列与周边元件之间的区域中，配置着包含多个区块解码器的行解码器或页缓冲器，而且与行解码器相连的字线穿过，与页缓冲器相连的位线穿过。
如果半导体存储装置多功能化，行解码器或页缓冲器的数量增加，那么字线或位线的数量也会增加，芯片尺寸将会变大。
发明内容
实施方式提供一种即使多功能化也能抑制芯片尺寸增大的半导体存储装置。
实施方式的半导体存储装置具备：存储单元部，包含多个存储单元阵列；周边电路，执行包括对存储单元部进行的写入动作、读出动作及抹除动作的电压传输控制；以及信号线，连接于周边电路及存储单元部，至少一部分形成于非对向区域，所述非对向区域是存储单元部的形成于存储单元阵列周边的周边区域中存储单元部与周边电路不对向的区域。
根据实施方式，可提供一种即使多功能化也能抑制芯片尺寸增大的半导体存储装置。
附图说明
图1是实施方式的NAND(Not AND，与非)型闪速存储器的框图。
图2是用来对图1所示的存储单元阵列中包含的存储器面的构成加以说明的图。
图3是用来对图2所示的存储单元阵列的1个存储器面加以说明的图。
图4是用来对图3所示的配线区域加以说明的图。
图5是用来对图3所示的配线区域加以说明的图。
图6是用来对配线区域中设置逻辑电路的例子加以说明的图。
图7是用来对复用配线区域的例子加以说明的图。
图8是用来对图7所示的配线区域中设置逻辑电路的例子加以说明的图。
图9是用来对与行解码器重叠地进行配线的例子加以说明的图。
具体实施方式
以下，参照附图对实施方式加以说明。以下所示的若干实施方式是例示用来使本发明的技术思想具体化的装置及方法的，本发明的技术思想并非通过构成零件的形状、构造、配置而确定。各功能区块可以作为硬件及软件中的任一个或两者的组合来实现。不一定要像以下例子那样区分各功能区块。例如，可以由与例示的功能区块不同的功能区块来执行一部分功能。进而，可以将例示的功能区块分割成更细致的功能子区块。此外，在以下说明中，对具有相同功能及构成的要素标注相同符号，仅在必要时重复说明。
参照图1对本实施方式的作为半导体存储装置的NAND型闪速存储器加以说明。图1是实施方式的NAND型闪速存储器2的框图。
NAND型闪速存储器2具备存储单元部3、输入输出电路21、逻辑控制电路22、状态寄存器23A、地址寄存器23B、指令寄存器23C、定序器24、电压产生电路25、行解码器5、列解码器27、感测放大器组件28及数据寄存器29。
存储单元部3具备多个存储器面。图1中，作为一例，示出4个存储器面30、31、32、33。多个存储器面各自具备多个存储单元晶体管。为了对存储单元晶体管施加电压，而在存储单元部3配设多条位线、多条字线及源极线等。下文将对存储器面的具体构成进行叙述。
输入输出电路21及逻辑控制电路22经由NAND总线(未图示)连接于存储器控制器(未图示)。输入输出电路21经由NAND总线在存储器控制器之间收发信号DQ(例如DQ0～DQ7)。
逻辑控制电路22从存储器控制器3经由NAND总线接收外部控制信号(例如芯片使能信号CEn、指令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号WEn、读出使能信号REn及写入保护信号WPn)。信号名上附加的“n”表示低电平有效。另外，逻辑控制电路22经由NAND总线向存储器控制器3发送待命/忙碌信号RBn。
信号CEn实现NAND型闪速存储器2的选择，当选择该NAND型闪速存储器2时生效。信号CLE实现将作为信号DQ发送的指令锁存在指令寄存器中。信号ALE实现将作为信号DQ发送的地址锁存在地址寄存器中。信号WEn实现写入。信号REn实现读出。信号WPn是在禁止写入及抹除时生效。信号RBn表示NAND型闪速存储器2是处于待命状态(可受理来自外部的命令的状态)还是处于忙碌状态(无法受理来自外部的命令的状态)。存储器控制器3通过从NAND型闪速存储器2接收信号RBn，可获知NAND型闪速存储器2的状态。
状态寄存器23A暂时保存NAND型闪速存储器2的动作所需的数据。地址寄存器23B暂时保存地址。指令寄存器23C暂时保存指令。状态寄存器23A、地址寄存器23B、及指令寄存器23C例如包含SRAM(Static Random Access Memory，静态随机存取存储器)。
定序器24从指令寄存器23C接收指令，并按照基于该指令的序列统括地控制NAND型闪速存储器2。
电压产生电路25从NAND型闪速存储器2的外部接收电源电压，使用该电源电压产生写入动作、读出动作及抹除动作所需的多个电压。电压产生电路25将产生的电压供给到存储单元部3、行解码器5及感测放大器组件28等。
行解码器5从地址寄存器23B接收行地址，对该行地址进行解码。行解码器5基于已解码的行地址进行字线等的选择动作。然后，行解码器5向存储单元部3传输写入动作、读出动作及抹除动作所需的多个电压。
列解码器27从地址寄存器23B接收列地址，对该列地址进行解码。列解码器27基于已解码的列地址进行位线的选择动作。
感测放大器组件28在读出动作时，对从存储单元晶体管读出到位线的数据进行感测及放大。另外，感测放大器组件28在写入动作时将写入数据传输到位线。
数据寄存器29在读出动作时，暂时保存由感测放大器组件28传输的数据，并将其串列传输到输入输出电路21。另外，数据寄存器29在写入动作时，暂时保存由输入输出电路21串列传输的数据，并将其并行传输到感测放大器组件28。数据寄存器29包含SRAM等。
将电源电压VCC及接地电压VSS经由对应的端子施加到NAND型闪速存储器2。在本实施方式的说明中，也将输入输出电路21、逻辑控制电路22、状态寄存器23A、地址寄存器23B、指令寄存器23C、定序器24、及电压产生电路25称为周边电路6。另外，也将列解码器27、感测放大器组件28、及数据寄存器29称为页缓冲器4。可以从周边电路6中省略一部分构成要素，也可以组入未图示的其它构成要素。可以从页缓冲器4中省略一部分构成要素，也可以组入未图示的其它构成要素。
继而，参照图2对存储器面30、31、32、33加以说明。存储器面30、31、32、33各自具备多个区块(图2中未明示)。多个区块各自具备多个存储单元(图2中未明示)。图2中，将与存储器面33到存储器面32、31、30并排且沿着图2纸面的方向设定为x轴。将与x轴正交，从下述行解码器50A朝向行解码器50B且沿着图2纸面的方向设定为y轴。将与x轴及y轴正交，且朝向近前侧贯穿图2纸面的方向设定为z轴。图3之后的图中，也适当使用同样设定的x轴、y轴、z轴进行说明。
行解码器5、页缓冲器4设置在每一个存储器面。在存储器面30设置着行解码器50A、50B及页缓冲器40。在存储器面31设置着行解码器51A、51B及页缓冲器41。在存储器面32设置着行解码器52A、52B及页缓冲器42。在存储器面33设置着行解码器53A、53B及页缓冲器43。
信号从周边电路6中所包含的控制部61被输出到行解码器50A、50B、51A、51B、52A、52B、53A、53B、页缓冲器40、41、42、43。控制部61例如包含定序器24。
控制部61与行解码器53A及页缓冲器43通过信号线71相连。控制部61与行解码器52A及页缓冲器42通过信号线72相连。
控制部61与行解码器51A及页缓冲器41通过信号线74相连。控制部61与行解码器50A及页缓冲器40通过信号线73相连。信号线73、74与行解码器50A重叠地进行配线。
控制部61与行解码器50B通过信号线75相连。控制部61与行解码器51B通过信号线76相连。控制部61与行解码器52B通过信号线77相连。控制部61与行解码器53B通过信号线78相连。
从控制部61延伸的信号线75、76、77、78的至少一部分穿过非对向区域，所述非对向区域是存储单元部3的一部分即存储器面30不与周边电路6对向的区域。此外，信号线71、72、73、74、75、76、77、78不限于单一的信号线，也可以是多条信号线的束。
参照图3，对存储器面30周边的配线进一步加以说明。图3是用来对存储器面30附近加以说明的图。存储器面30具备存储单元阵列301、中间区域302及护圈303。在存储单元阵列301中设置着多个存储单元(图3中未明示)。
在存储单元阵列301中，与存储单元对应地呈格子状设置着字线WL与位线BL。字线WL交替与连接配线501A、501B相连。连接配线501A与行解码器50A相连。连接配线501B与行解码器50B相连。位线BL与页缓冲器40相连。
以包围存储器面30、行解码器50A、50B的方式设置着芯片边缘9。在存储单元阵列301与芯片边缘9之间设置着配线区域81、82、83。更具体来说，对应于存储单元阵列301与护圈303之间的中间区域302设置着配线区域81、82、83。
图4是表示图3的IV部分中包含x轴及z轴且从y轴负方向朝正方向观察时的截面的图。在配线区域81设置着信号线75、76、77、78。从衬底SB侧观察时，配线区域81设置在位线BL侧。位线BL以其端部不进入中间区域302的方式设置。配线区域81从位线BL的端部设置到C_Nwell区域。例如，配线区域81与位线BL设置在同一层。因此，配线区域81与位线BL不重叠，所以配线区域81中的信号线75、76、77、78不易受到位线BL带来的噪音影响。
图5是表示图3的V部分中包含y轴及z轴且从x轴正方向朝负方向观察时的截面的图。在配线区域82设置着信号线75、76、77、78。配线区域82是与行解码器50B的一部分重叠地设置。
参照图9对配线区域82与行解码器50B重叠的区域加以说明。图9是用来对行解码器50B内部的配线情况加以说明的图。
如图9所示，行解码器50B与存储器面30及控制部61相连。在行解码器50B中包含多个区块解码器，分别与存储器面30中所包含的区块一对一相连。因此，行解码器50B内的配线随着远离存储器面30而减少。
行解码器50B包含配线密度较高的第1区域50Ba、及配线密度低于第1区域50Ba的第2区域50Bb。在第1区域50Ba中，包含以下两种配线：与第1区域50Ba中所包含的多个区块解码器相连的配线、及穿过第1区域50Ba并与第2区域50Bb中所包含的多个区块解码器相连的配线。另一方面，在第2区域50Bb中，仅包含与第2区域50Bb中所包含的多个区块解码器相连的配线。因此，第1区域50Ba的配线相对于总容积的密度即配线密度高于第2区域50Bb的配线相对于总容积的密度即配线密度。在第2区域50Bb中，仅通过靠近衬底SB的最下层金属连接行解码器50B与字线WL，将距衬底较远的金属层去掉，确保配线区域82。信号线75、76、77、78穿过的配线区域82是与第2区域50Bb重叠地设置。
如图6所示，可以在将配线区域81与配线区域82相连的拐角部即配线区域83中设置作为一种运算电路的缓冲器791。
图7是表示使图3的IV部分多层化时的图，且为表示包含x轴及z轴且从y轴负方向朝正方向观察时的截面的图。如图7所示，可以设置经多层化的配线区域81A。在处于存储单元阵列301与护圈303之间的中间区域302中，可以不配置位线BL，而通过将其它配线尽量设置在衬底SB侧，来确保配线区域81A。在配线区域81A中，例如可包含信号线75a、76a、77a、78a这些上层的配线、及信号线75b、76b、77b、78b这些下层的配线。
在经多层化的配线区域81A中，如图8所示，可以设置作为一种运算电路的逻辑电路792。逻辑电路792是比缓冲器791复杂的电路，但因为配线区域81A的体积大于配线区域81的体积，所以能容纳在其内部。
如以上所说明，作为半导体存储装置的NAND型闪速存储器2具备：存储单元部3(存储器面30、31、32、33)，包含由多个存储单元构成的存储单元阵列301；周边电路6，执行包括对存储单元部3进行的写入动作、读出动作及抹除动作的电压传输控制；以及信号线75、76、77、78，将周边电路6与存储单元部3相连，至少一部分穿过配线区域81，该配线区域81是存储单元部3的将存储单元阵列301除外的周边区域中存储单元部与周边电路6不对向的非对向区域。通过使信号线穿过非对向区域，而不会增大芯片尺寸，也能避免对位线BL的干扰等信号制约。
信号线75、76、77、78穿过俯视下与行解码器50B重叠的区域，所述行解码器50B控制与存储单元阵列301相连的字线WL。所谓俯视，更具体来说，例如在图2中是从穿过存储器面30、31、32、33排列的xy平面的方向观察时的俯视。另外，从另一观点来说，例如在图3中是从穿过行解码器50A、50B及页缓冲器40排列的xy平面的方向观察时的俯视。另外，从另一观点来说，例如在图3中是从穿过行解码器50A、50B及存储单元阵列301排列的xy平面的方向观察时的俯视。
行解码器50B包含配线密度较高的第1区域50Ba、及配线密度低于第1区域50Ba的第2区域50Bb，信号线75、76、77、78穿过与第2区域50Bb重叠的区域。
信号线具备在非对向区域的端部沿着存储单元阵列的外周弯曲的拐角部，在拐角部设置着作为运算电路的缓冲器791或逻辑电路792。
以上，参照具体例对本实施方式进行了说明。但是，本发明不限定于这些具体例。业者对这些具体例适当添加设计变更而得的实施方式只要具备本发明的特征，也包含在本发明的范围内。所述各具体例具备的各要素及其配置、条件、形状等不应限定于例示内容，可适当进行变更。所述各具体例具备的各要素可适当改变组合，只要不产生技术上的矛盾即可。
[符号的说明]
2 NAND型闪速存储器
3 存储单元部
5 行解码器
6 周边电路
71,72,73,74,75,76,77,78 信号线
301 存储单元阵列
81,82,83 配线区域。

Claims (4)

1.一种半导体存储装置，具备：
存储单元部，包含多个存储单元阵列；
周边电路，执行包括对所述存储单元部进行的写入动作、读出动作及抹除动作的电压传输控制；以及
信号线，连接于所述周边电路及所述存储单元部，至少一部分形成于非对向区域，所述非对向区域是所述存储单元部的形成于所述存储单元阵列周边的周边区域中所述存储单元部与所述周边电路不对向的区域。
2.根据权利要求1所述的半导体存储装置，其中
所述信号线穿过俯视下与行解码器重叠的区域，所述行解码器控制连接于所述存储单元阵列的字线。
3.根据权利要求2所述的半导体存储装置，其中
所述行解码器包含配线密度较高的第1区域、及配线密度低于所述第1区域的第2区域，
所述信号线穿过与所述第2区域重叠的区域。
4.根据权利要求1所述的半导体存储装置，其中
所述信号线具备在所述非对向区域的端部沿着所述存储单元阵列的外周弯曲的拐角部，在所述拐角部设置着运算电路。
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