JP2014067942A - 不揮発性半導体記憶装置 - Google Patents

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Abstract

【課題】レイアウト面積の増大を抑制しつつ、３次元セル構造上の上部配線を３次元セル構造下の周辺回路に接続する。
【解決手段】センスアンプ部ＳＡ１、ＳＡ２はメモリセルアレイＭＡ直下に配置され、メモリセルアレイＭＡ外においてメモリセルアレイＭＡより高い位置に上部配線ＨＵ１、ＨＵ２を設け、ＳＡドライバＡＤ１、ＡＤ２は、コンタクトプラグＶＡ１、ＶＡ２をそれぞれ介して上部配線ＨＵ１、ＨＵ２に接続され、上部配線ＨＵ１、ＨＵ２は、コンタクトプラグＶＢ１、ＶＢ２をそれぞれ介して下部配線ＨＤＹ１、ＨＤＹ２に接続され、下部配線ＨＤＹ１、ＨＤＹ２は下部配線ＨＤＸ１、ＨＤＸ２にそれぞれ接続される。
【選択図】 図１

Description

本実施形態は不揮発性半導体記憶装置に関する。
ＮＡＮＤ型フラッシュメモリの高密度集積化を図るため、メモリセルを３次元的に配置された積層型ＮＡＮＤ型フラッシュメモリが提案されている。この積層型ＮＡＮＤ型フラッシュメモリでは、レイアウト面積の縮小を図るため、積層されたメモリセルの直下にセンスアンプ回路やデータラッチ回路などの周辺回路を配置したものもある。
特開２０１０−３４１０９号公報
本実施形態は、レイアウト面積の増大を抑制しつつ、メモリセル領域の上方に配置された上部配線をメモリセル領域の下方に配置された周辺回路に接続することが可能な不揮発性半導体記憶装置を提供する。
実施形態の不揮発性半導体記憶装置によれば、メモリセルアレイと、ビット線と、ワード線と、カラム系回路と、グローバル信号供給部と、上部配線と、下部配線と、コンタクトプラグとが設けられている。メモリセルアレイは、複数のメモリセルが積層されＮＡＮＤストリングを複数個含む。ビット線は、前記ＮＡＮＤストリングに接続される。ワード線は、前記メモリセルのゲートに接続される。カラム系回路は、前記メモリセルアレイ直下に配置される。グローバル信号供給部は、上面視したとき前記メモリセルアレイより外側に配置され、前記カラム系回路にグローバル信号を供給する。上部配線は、上面視したとき前記メモリセルアレイより外側であって、前記ビット線より上方に配置され、前記グローバル信号を伝送する。下部配線は、前記メモリセルアレイより下方に配置され、前記カラム系回路に前記グローバル信号を伝送する。コンタクトプラグは、前記上部配線と前記下部配線とを接続する。
図１は、第１実施形態に係る不揮発性半導体記憶装置の概略構成を示す斜視図である。 図２は、図１の不揮発性半導体記憶装置に対する比較例を示す斜視図である。 図３は、図１の不揮発性半導体記憶装置のブロックの概略構成を示す回路図である。 図４は、図１の不揮発性半導体記憶装置のメモリセルアレイの概略構成を示す斜視図である。 図５は、図４のＮＡＮＤストリングＮＳを拡大して示す断面図である。 図６（ａ）は、図１の不揮発性半導体記憶装置の周辺回路領域の概略構成を示す断面図、図６（ｂ）は、図１の不揮発性半導体記憶装置のワード線引き出し部の概略構成を示す断面図、図６（ｃ）は、図１のメモリセルアレイをワード線方向に切断した概略構成を示す断面図、図６（ｄ）は、図１のメモリセルアレイをビット線方向に切断した概略構成を示す断面図である。 図７は、第２実施形態に係る不揮発性半導体記憶装置の概略構成を示す平面図である。 図８は、図７のメモリセルアレイをビット線方向に切断した概略構成を示す断面図である。 図９は、第３実施形態に係る不揮発性半導体記憶装置の概略構成を示す斜視図である。 図１０は、第４実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。
以下、実施形態に係る不揮発性半導体記憶装置について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。
（第１実施形態）
図１は、第１実施形態に係る不揮発性半導体記憶装置の概略構成を示す斜視図である。
図１において、半導体基板ＣＰ上方に、メモリセルアレイＭＡが形成されている。メモリセルアレイＭＡは、３次元に配置された複数のメモリセルを含む複数のブロックＢ１〜Ｂｎ（ｎは正の整数）を有する。ここで、メモリセルに含まれるセルトランジスタが半導体基板ＣＰに対して法線方向（高さ方向）に直列に接続されることでＮＡＮＤストリングを構成する。
そして、メモリセルアレイＭＡ上には、ソース線ＳＬはロウ方向に延びて配置される。このソース線ＳＬは、ＮＡＮＤストリングにソース電位を供給する機能を有する。ソース線ＳＬ上には、ビット線ＢＬ１〜ＢＬｍ（ｍは正の整数）が設けられている。ここで、複数のビット線ＢＬ１〜ＢＬｍは、ロウ方向に直交するカラム方向に延びて配置される。説明の便宜上、ビット線ＢＬ１〜ＢＬｍを一般的に表現するとき、単にビット線ＢＬと記載する。
半導体基板ＣＰには、カラム系回路としてカラム制御回路ＣＲ１、ＣＲ２、ＳＡドライバＡＤ１、ＡＤ２、センスアンプ部ＳＡ１、ＳＡ２、ロジック回路ＢＲ１、ＢＲ２、データラッチ部ＬＴ１、ＬＴ２およびビット線フックアップ部ＢＨ１、ＢＨ２が形成されている。ここで、センスアンプ部ＳＡ１、ＳＡ２にはセンスアンプ回路ＳＰ１、ＳＰ２が設けられる。このセンスアンプ回路ＳＰ１、ＳＰ２それぞれは、対応するいずれかのビット線ＢＬ１〜ＢＬｍに接続される。また、半導体基板ＣＰには、ロウ系回路としてロウデコーダＲＤ１〜ＲＤｎおよびソース線ドライバＳＤ１〜ＳＤｎがブロックＢ１〜Ｂｎごとに形成されている。
ここで、カラム制御回路ＣＲ１、ＳＡドライバＡＤ１、センスアンプ部ＳＡ１、ロジック回路ＢＲ１、データラッチ部ＬＴ１およびビット線フックアップ部ＢＨ１は、奇数番目のビット線ＢＬに接続される。カラム制御回路ＣＲ２、ＳＡドライバＡＤ２、センスアンプ部ＳＡ２、ロジック回路ＢＲ２、データラッチ部ＬＴ２およびビット線フックアップ部ＢＨ２は、偶数番目のビット線ＢＬに接続される。
ここで、センスアンプ部ＳＡ１、ＳＡ２、ロジック回路ＢＲ１、ＢＲ２、データラッチ部ＬＴ１、ＬＴ２およびビット線フックアップ部ＢＨ１、ＢＨ２は、メモリセルアレイＭＡ直下に配置されている。
なお、カラム制御回路ＣＲ１、ＣＲ２は、カラム系制御を行うことができ、カラムデコーダを含むことができる。ＳＡドライバＡＤ１、ＡＤ２は、センスアンプ部ＳＡ１、ＳＡ２をそれぞれ駆動することができる。センスアンプ部ＳＡ１、ＳＡ２は、メモリセルからのデータ読み出し時に例えばビット線ＢＬ１〜ＢＬｍの電位を検出したり、メモリセルに流れるいわゆるセル電流を検出したりして、データを読み出す。また、センスアンプ部ＳＡ１、ＳＡ２は、メモリセルへのデータ書き込み時にビット線ＢＬ１〜ＢＬｍの電位を制御することができる。ロジック回路ＢＲ１、ＢＲ２は、ビット線ＢＬ１〜ＢＬｍを制御するための演算処理を行うことができる。データラッチ部ＬＴ１、ＬＴ２は、書き込みデータまたは読み出しデータをラッチすることができる。ビット線フックアップ部ＢＨ１、ＢＨ２は、センスアンプ部ＳＡ１、ＳＡ２の出力に基づいてビット線ＢＬ１〜ＢＬｍを駆動することができる。ロウデコーダＲＤ１〜ＲＤｎは、メモリセルをロウ方向に選択することができる。ソース線ドライバＳＤ１〜ＳＤｎは、ソース線ＳＬを駆動することができる。
また、メモリセルアレイＭＡの上方には、上部配線ＨＵ１、ＨＵ２が設けられている。メモリセルアレイＭＡの下方には下部配線ＨＤＹ１、ＨＤＹ２が設けられている。下部配線ＨＤＹ１、ＨＤＹ２よりさらに下方に下部配線ＨＤＸ１、ＨＤＸ２が設けられている。なお、上部配線ＨＵ１、ＨＵ２および下部配線ＨＤＸ１、ＨＤＸ２はロウ方向に沿って配置し、下部配線ＨＤＹ１、ＨＤＹ２はカラム方向に沿って配置することができる。
そして、ＳＡドライバＡＤ１、ＡＤ２は、コンタクトプラグＶＡ１、ＶＡ２をそれぞれ介して上部配線ＨＵ１、ＨＵ２に接続されている。上部配線ＨＵ１、ＨＵ２は、コンタクトプラグＶＢ１、ＶＢ２をそれぞれ介して下部配線ＨＤＹ１、ＨＤＹ２に接続されている。下部配線ＨＤＹ１、ＨＤＹ２は下部配線ＨＤＸ１、ＨＤＸ２にそれぞれ接続されている。
なお、ソース線ＳＬはメモリセルアレイＭＡ上方の第１上部配線にて構成することができる。ビット線ＢＬ１〜ＢＬｍは、ソース線ＳＬ上の第２上部配線にて構成することができる。上部配線ＨＵ１、ＨＵ２はビット線ＢＬ１〜ＢＬｍ上の第３上部配線にて構成することができる。下部配線ＨＤＹ１、ＨＤＹ２は、メモリセルアレイＭＡ下方の第１下部配線にて構成することができる。下部配線ＨＤＸ１、ＨＤＸ２は、下部配線ＨＤＹ１、ＨＤＹ２下の第２下部配線にて構成することができる。
そして、ＳＡドライバＡＤ１、ＡＤ２からの駆動信号は、コンタクトプラグＶＡ１、ＶＡ２をそれぞれ介して上方向に伝送され、さらに上部配線ＨＵ１、ＨＵ２をそれぞれ介してロウ方向に伝送される。さらにコンタクトプラグＶＢ１、ＶＢ２をそれぞれ介して下方向に伝送され、さらに下部配線ＨＤＹ１、ＨＤＹ２および下部配線ＨＤＸ１、ＨＤＸ２をそれぞれ介してセンスアンプ回路ＳＰ１、ＳＰ２に伝送される。
ここで、上部配線ＨＵ１、ＨＵ２は、下部配線ＨＤＸ１、ＨＤＸ２に比べて低抵抗化することができる。例えば、上部配線ＨＵ１、ＨＵ２は、下部配線ＨＤＸ１、ＨＤＸ２に比べて１／２０〜１／１０に抵抗を下げることができる。このため、上部配線ＨＵ１、ＨＵ２を介してＳＡドライバＡＤ１、ＡＤ２からの駆動信号をロウ方向に伝送することにより、下部配線ＨＤＸ１、ＨＤＸ２を介してロウ方向に伝送した場合に比べて伝播遅延を低減することができる。
また、上面視したとき、上部配線ＨＵ１、ＨＵ２をメモリセルアレイＭＡよりも外側に配置することにより、コンタクトプラグＶＢ１、ＶＢ２をメモリセルアレイＭＡ外に配置することができる。このため、コンタクトプラグＶＢ１、ＶＢ２を通すための領域をメモリセルアレイＭＡ内に設ける必要がなくなり、レイアウト面積の増大を抑制することが可能となるとともに、コンタクトプラグＶＢ１、ＶＢ２を密に配置することができ、下部配線ＨＤＸ１、ＨＤＸ２により伝播距離を短くすることが可能となることから、下部配線ＨＤＸ１、ＨＤＸ２による伝播遅延を低減することができる。
図２は、図１の不揮発性半導体記憶装置に対する比較例を示す斜視図である。
図２において、この半導体チップＣＰ´では、図１の上部配線ＨＵ１、ＨＵ２、下部配線ＨＤＹ１、ＨＤＹ２およびコンタクトプラグＶＡ１、ＶＡ２、ＶＢ１、ＶＢ２の代わりに上部配線ＨＵ１´、ＨＵ２´、下部配線ＨＤＹ１´、ＨＤＹ２´およびコンタクトプラグＶＡ１´、ＶＡ２´、ＶＢ１´、ＶＢ２´が設けられている。
ここで、上部配線ＨＵ１´、ＨＵ２´はメモリセルアレイＭＡ上に配置されている。また、下部配線ＨＤＹ１´、ＨＤＹ２はメモリセルアレイＭＡ外においてメモリセルアレイＭＡより低い位置に配置されている。なお、上部配線ＨＵ１´、ＨＵ２´はロウ方向に沿って配置し、下部配線ＨＤＹ１´、ＨＤＹ２´はカラム方向に沿って配置することができる。
そして、ＳＡドライバＡＤ１、ＡＤ２は、下部配線ＨＤＹ１´、ＨＤＹ２´をそれぞれ介して下部配線ＨＤＸ１、ＨＤＸ２にそれぞれ接続されている。また、下部配線ＨＤＹ１´は、コンタクトプラグＶＡ１´、ＶＢ１´を介して上部配線ＨＵ１´に接続され、下部配線ＨＤＹ２´は、コンタクトプラグＶＡ２´、ＶＢ２´を介して上部配線ＨＵ２´に接続されている。
そして、ＳＡドライバＡＤ１、ＡＤ２からの駆動信号は、下部配線ＨＤＹ１´、ＨＤＹ２´をそれぞれ介してカラム方向に伝送され、さらに下部配線ＨＤＸ１´、ＨＤＸ２´をそれぞれ介してセンスアンプ回路ＳＰ１、ＳＰ２に伝送される。
また、下部配線ＨＤＹ１´、ＨＤＹ２´をそれぞれ介して伝送された駆動信号は、コンタクトプラグＶＡ１´、ＶＡ２´をそれぞれ介して上方向に伝送され、さらに上部配線ＨＵ１´、ＨＵ２´をそれぞれ介してロウ方向に伝送される。さらにコンタクトプラグＶＢ１´、ＶＢ２´をそれぞれ介して下方向に伝送され、さらに下部配線ＨＤＸ１´、ＨＤＸ２´をそれぞれ介してロウ方向に伝送される。
ここで、上部配線ＨＵ１´、ＨＵ２´は、下部配線ＨＤＸ１´、ＨＤＸ２´に比べて低抵抗化することができる。例えば、上部配線ＨＵ１´、ＨＵ２´は、下部配線ＨＤＸ１´、ＨＤＸ２´に比べて１／２０〜１／１０に抵抗を下げることができる。このため、上部配線ＨＵ１´、ＨＵ２´を介してＳＡドライバＡＤ１、ＡＤ２からの駆動信号をロウ方向に伝送することにより、下部配線ＨＤＸ１´、ＨＤＸ２´を介してロウ方向に伝送した場合に比べて伝播遅延を低減することができる。
ここで、メモリセルアレイＭＡには、ワード線およびビット線ＢＬ１〜ＢＬｍが密に配置され、コンタクトプラグＶＡ１´、ＶＡ２´、ＶＢ１´、ＶＢ２´をメモリセルアレイＭＡ内に通すスペースを確保するのが難しい。このため、メモリセルアレイＭＡ外にコンタクトプラグＶＡ１´、ＶＡ２´、ＶＢ１´、ＶＢ２´を配置する必要があり、上部配線ＨＵ１´、ＨＵ２´と下部配線ＨＤＸ１´、ＨＤＸ２´との接続間隔が大きくなっている。
図３は、図１の不揮発性半導体記憶装置のブロックの概略構成を示す回路図である。なお、図３の例では、メモリセルがロウ方向、カラム方向および高さ方向に３次元的に配置された３次元的ＮＡＮＤフラッシュメモリについて説明する。また、図３の例では、ワード線ＷＬ１〜ＷＬｈおよび（ドレイン側）セレクトゲート線ＳＧＤ１〜ＳＧＤｎと、ワード線ＷＬｈ＋１〜ＷＬ２ｈおよび（ソース側）セレクトゲート線ＳＧＳ１〜ＳＧＳｎとを互いに反対方向に引き出す方法を示した。
図３において、図１のメモリセルアレイＭＡは、ブロック→ストリングユニット→ＮＡＮＤストリングという階層構造をとっている。
メモリセルアレイＭＡには、ｎ（ｎは２以上の整数）個のブロックＢ１〜Ｂｎがカラム方向に配置されている。各ブロックＢ１〜Ｂｎは、ｈ（ｈは正の整数）層のセルレイヤＭＬ１〜ＭＬｈが層間絶縁膜（図示略）を介して積層されている。また、各ブロックＢ１〜Ｂｎには、ｑ（ｑは正の整数）個のストリングユニットＵ１〜Ｕｑがカラム方向に並列に配置されている。各ストリングユニットＵ１〜Ｕｑには、ＮＡＮＤストリングＮＳ１〜ＮＳｑがｍ（ｍは正の整数）個ずつロウ方向に並列に配置されている。各ＮＡＮＤストリングＮＳ１〜ＮＳｑは、２ｈ（ｈは正の整数）個のセルトランジスタＭＴ１〜ＭＴ２ｈ、２ｈ個のセルトランジスタの両端に配置されたセレクトトランジスタＳＴ，ＤＴ、ｈ個のセルトランジスタＭＴ１〜ＭＴｈとｈ個のセルトランジスタＭＴｈ＋１〜ＭＴ２ｈとの間に設けられたバックゲートトランジスタを有する。
また、各セルトランジスタＭＴ１〜ＭＴ２ｈは、順次直列に接続されている。そして、セルトランジスタＭＴ１〜ＭＴ２ｈは、ビット線ＢＬ側からソース線ＳＣＥ側に向かって、昇降順に配置される。セルトランジスタＭＴｈ、ＭＴｈ＋１間でカラム方向にバックゲートトランジスタを介して折り返される（メモリセルアレイの構成について、詳細は後述する）。
また、各ブロックＢ１〜Ｂｎには、ワード線ＷＬ１〜ＷＬ２ｈ、ドレイン側セレクトゲート線ＳＧＤ１〜ＳＧＤｑおよびソース側セレクトゲート線ＳＧＳ１〜ＳＧＳｑがカラム方向に並列に設けられるとともに、ビット線ＢＬ１〜ＢＬｍがロウ方向に並列に設けられている。
ここで、ワード線ＷＬ１〜ＷＬ２ｈ、ドレイン側セレクトゲート線ＳＧＤ１〜ＳＧＤｑおよびソース側セレクトゲート線ＳＧＳ１〜ＳＧＳｑは、ブロックＢ１〜Ｂｎごとに別個に設けられている。ビット線ＢＬ１〜ＢＬｍはブロックＢ１〜Ｂｎ間で共有されている。
そして、ブロックＢ１〜ＢｎごとにロウデコーダＲＤ１〜ＲＤｎ、ＲＳ１〜ＲＳｎがそれぞれ設けられている。そして、例えば、ブロックＢｎにおいて、ワード線ＷＬ１〜ＷＬｈおよびドレイン側セレクトゲート線ＳＧＤ１〜ＳＧＤｑは、ワード線ＷＬｈ＋１〜ＷＬ２ｈおよびソース側セレクトゲート線ＳＧＳ１〜ＳＧＳｑと反対方向に引き出されている。そして、ワード線ＷＬ１〜ＷＬｈおよびドレイン側セレクトゲート線ＳＧＤ１〜ＳＧＤｑの引き出し方向にはロウデコーダＲＤｎが配置されている。ワード線ＷＬｈ＋１〜ＷＬ２ｈおよびソース側セレクトゲート線ＳＧＳ１〜ＳＧＳｑの引き出し方向にはロウデコーダＲＳｎが配置されている。
また、各ブロックＢ１〜Ｂｎにおいて、ドレイン側セレクトゲート線ＳＧＤ１〜ＳＧＤｑおよびソース側セレクトゲート線ＳＧＳ１〜ＳＧＳｑはストリングユニットＵ１〜Ｕｑごとに個別に設けられている。
ワード線ＷＬ１〜ＷＬｈは、各ブロックＢ１〜Ｂｎにおいて、異なるストリングユニットＵ１〜Ｕｑのうち、対応するセルトランジスタＭＴ１〜ＭＴｈのゲートに共通接続される。すなわち、ワード線ＷＬ１は、例えばブロックＢ１内において、ストリングユニットＵ１〜ＵｑのセルトランジスタＭＴ１全てのゲートに共通接続される。ワード線ＷＬ２は、例えばブロックＢ１内において、ストリングユニットＵ１〜ＵｑのセルトランジスタＭＴ２全てのゲートに共通接続される。ワード線ＷＬ３〜ＷＬｈは、ワード線ＷＬ１、ＷＬ２と同様に対応するセルトランジスタＭＴ３〜ＭＴｈのゲートに共通接続される。
ワード線ＷＬｈ＋１〜ＷＬ２ｈは、各ブロックＢ１〜Ｂｎにおいて、異なるストリングユニットＵ１〜Ｕｑのうち、対応するセルトランジスタＭＴｈ＋１〜ＭＴ２ｈのゲートに共通接続される。
各ブロックＢ１〜Ｂｎにおいて、ストリングユニットＵ１〜Ｕｑごとにワード線ＷＬの引き出しを行う場合（比較例）と比較して、本実施形態では、異なるストリングユニットＵ１〜Ｕｑの対応するセルトランジスタＭＴ１〜ＭＴｈのゲートに共通接続している。したがって、本実施形態は、比較例と比べてワード線ＷＬ１〜ＷＬ２ｈからの引き出し線を１／ｑ本に減らすことができる。その結果、比較例と比べて、本実施形態は、ロウデコーダ７１、７２の大規模化を抑制することができる。
また、ワード線ＷＬ１〜ＷＬ２ｈをブロックＢ１〜Ｂｎごとに分離することにより、同一ブロックＢ１〜Ｂｎ内でワード線ＷＬ１〜ＷＬ２ｈを互いに異なる複数の複数のストリングユニット間で共有した場合においても、ワード線ＷＬ１〜ＷＬ２ｈの駆動時にかかる負荷の増大を抑制することができる。
また、各ストリングユニットＵ１〜Ｕｑにおいて、ストリングユニットＵ１〜Ｕｑを選択するセレクトトランジスタＤＴ１〜ＤＴｑ、ＳＴ１〜ＳＴｑが設けられている。そして、各ＮＡＮＤストリングＮＳ１〜ＮＳｑのセルトランジスタＭＴ１はセレクトトランジスタＤＴ１〜ＤＴｑをそれぞれ介してビット線ＢＬ１〜ＢＬｍに接続されている。また、各ＮＡＮＤストリングＮＳ１〜ＮＳｑのセルトランジスタＭＴ２ｈはセレクトトランジスタＤＴ１〜ＤＴｑをそれぞれ介してソース線ＳＣＥに接続されている。
また、ドレイン側セレクトゲート線ＳＧＤ１〜ＳＧＤｑはセレクトトランジスタＤＴ１〜ＤＴｑのゲートにそれぞれ接続され、ソース側セレクトゲート線ＳＧＳ１〜ＳＧＳｑはセレクトトランジスタＳＴ１〜ＳＴｑのゲートにそれぞれ接続されている。
また、ワード線ＷＬを共有するセルトランジスタのうち、共通のストリングユニットＵ１〜Ｕｑにある複数のセルトランジスタでページが構成される。このページは、メモリセルにデータを書き込む単位、メモリセルからデータを読み出す単位である。
図４は、図１の不揮発性半導体記憶装置のメモリセルアレイの概略構成例を示す斜視図、図５は、図４のＮＡＮＤストリングＮＳを拡大して示す断面図である。
図示するようにメモリセルアレイは、回路領域ＲＡとメモリ領域ＲＢを有する。回路領域ＲＡは、半導体基板ＳＢに形成される。メモリ領域ＲＢは回路領域ＲＡ上に形成される。
そしてメモリセルアレイは、半導体基板ＳＢ上に順次形成された回路層ＣＵ、バックゲートトランジスタ層Ｌ１、メモリセルトランジスタ層Ｌ２、選択トランジスタ層Ｌ３、及び配線層Ｌ４を有する。
バックゲートトランジスタ層Ｌ１は、バックゲートトランジスタとして機能する。メモリセルトランジスタ層Ｌ２は、メモリセルトランジスタＭＴ１〜ＭＴ８として機能する。選択トランジスタ層Ｌ３は、セレクトトランジスタＳＴ、ＤＴとして機能する。配線層Ｌ４は、ソース線ＳＬ及びビット線ＢＬ１〜ＢＬ５として機能する。
バックゲートトランジスタ層Ｌ１は、バックゲート層ＢＧを有する。バックゲート層ＢＧは、半導体基板ＳＢと平行なロウ方向及びカラム方向に２次元的に広がるように形成されている。バックゲート層ＢＧは、ブロックＢ１〜Ｂｎ毎に分断されている。バックゲート層ＢＧは、例えば多結晶シリコンによって形成される。
また、バックゲート層ＢＧは、バックゲートホールを有する。バックゲートホールは、バックゲート層ＢＧを掘り込むように形成されている。バックゲートホールは、上面からみてカラム方向を長手方向とする略矩形状に形成されている。
メモリセルトランジスタ層Ｌ２は、バックゲートトランジスタ層Ｌ１の上層に形成されている。メモリセルトランジスタ層Ｌ２は、ワード線ＷＬ１〜ＷＬ８を有する。ワード線ＷＬ１〜ＷＬ８は、層間絶縁層（図示せず）を挟んで積層されている。ワード線ＷＬ１〜ＷＬ８は、カラム方向に所定ピッチをもってロウ方向に延びるストライプ状に形成されている。ワード線ＷＬ１〜ＷＬ８は、例えば多結晶シリコンで形成される。
また、メモリセルトランジスタ層Ｌ２は、メモリホールＫＡ１、ＫＡ２を有する。メモリホールＫＡ１、ＫＡ２は、ワード線ＷＬ１〜ＷＬ８を貫通するように形成されている。メモリホールＫＡ１、ＫＡ２は、バックゲートホールのカラム方向の端部近傍に整合するように形成されている。
さらに、バックゲートトランジスタ層Ｌ１及びメモリセルトランジスタ層Ｌ２は、図５に示すように、ブロック絶縁層４４、電荷蓄積層４３、トンネル絶縁層４２、及び半導体層４１Ａを有する。半導体層４１Ａは、ＮＡＮＤストリングのボディ（各トランジスタのバックゲート）として機能する。
ブロック絶縁層４４は、図５に示すように、バックゲートホール及びメモリホールＫＡ１、ＫＡ２に面する側壁に、所定の厚みをもって形成されている。電荷蓄積層４３は、ブロック絶縁層４４の側面に、所定の厚みをもって形成されている。トンネル絶縁層４２は、電荷蓄積層４３の側面に、所定の厚みをもって形成されている。半導体層４１Ａは、トンネル絶縁層４２の側面に接するように形成されている。半導体層４１Ａは、バックゲートホール及びメモリホールＫＡ１、ＫＡ２を埋めるように形成されている。
半導体層４１Ａは、カラム方向からみてＵ字状に形成されている。すなわち半導体層４１Ａは、半導体基板ＳＢの表面に対して垂直方向に延びる一対の柱状部ＭＰ１、ＭＰ２と、一対の柱状部ＭＰ１、ＭＰ２の下端を連結する連結部を有する。
ブロック絶縁層４４及びトンネル絶縁層４２は、例えば酸化シリコン（ＳｉＯ２）で形成される。電荷蓄積層４３は、例えば窒化シリコン（ＳｉＮ）で形成される。半導体層４１Ａは、多結晶シリコンで形成される。これらのブロック絶縁層４４、電荷蓄積層４３、トンネル絶縁層４２、及び半導体層４１Ａは、メモリトランジスタＭＴとして機能するＭＯＮＯＳ型トランジスタを形成する。
上記バックゲートトランジスタ層Ｌ１の構成を換言すると、トンネル絶縁層４２は、連結部を取り囲むように形成されている。バックゲート導電層４０は、連結部を取り囲むように形成されている。
また、上記メモリトランジスタ層Ｌ２の構成を換言すると、トンネル絶縁層４２は、柱状部ＭＰ１、ＭＰ２を取り囲むように形成されている。電荷蓄積層４３は、トンネル絶縁層４２を取り囲むように形成されている。ブロック絶縁層４４は、電荷蓄積層４３を取り囲むように形成されている。ワード線ＷＬ１〜ＷＬ８は、ブロック絶縁層４４を取り囲むように形成されている。
選択トランジスタ層Ｌ３は、図４に示すように、セレクトゲート線ＳＧＳ、ＳＧＤを有する。セレクトゲート線ＳＧＳ、ＳＧＤは、カラム方向に所定のピッチを有するように、ロウ方向に延びるストライプ状に形成されている。一対のセレクトゲート線ＳＧＳと、一対のセレクトゲート線ＳＧＤは、カラム方向に交互に配置されている。セレクトゲート線ＳＧＳは一方の柱状部ＭＰ２の上層に形成され、セレクトゲート線ＳＧＤは他方の柱状部ＭＰ１の上層に形成されている。セレクトゲート線ＳＧＳ、ＳＧＤは、多結晶シリコンで形成される。
選択トランジスタ層Ｌ３は、図４に示すように、柱状部ＳＰ１、ＳＰ２を有する。柱状部ＳＰ１、ＳＰ２は、それぞれセレクトゲート線ＳＧＳ、ＳＧＤを貫通する。また、柱状部ＳＰ１、ＳＰ２は、それぞれ柱状部ＭＰ１、ＭＰ２と整合するように積層される。
選択トランジスタ層Ｌ３は、ブロック絶縁層４４および半導体層４１Ｂを備えている。ブロック絶縁層４４は、それぞれメモリホールＫＡ１、ＫＡ２に面する側壁に形成されている。半導体層４１Ｂは、それぞれブロック絶縁層４４に接するように、半導体基板ＳＢの表面に対して垂直方向に延びる柱状に形成されている。
ブロック絶縁層４４は、例えば酸化シリコン（ＳｉＯ２）で形成される。半導体層４１Ｂは、例えば多結晶シリコンで形成される。
配線層Ｌ４は、図４に示すように、選択トランジスタ層Ｌ３の上層に形成されている。配線層Ｌ４は、ソース線ＳＬ、プラグＰＧおよびビット線ＢＬ１〜ＢＬ５を有する。
ソース線ＳＬは、ロウ方向に延びる板状に形成されている。ソース線ＳＬは、カラム方向に隣接する一対のセレクトゲート線ＳＧＳの上面に接するように形成されている。プラグＰＧは、セレクトゲート線ＳＧＤの上面に接し、半導体基板ＳＢの表面に対して垂直方向に延びるように形成されている。ビット線ＢＬ１〜ＢＬ５は、ロウ方向に所定ピッチをもって、カラム方向に延びるストライプ状に形成されている。ビット線ＢＬ１〜ＢＬ５は、プラグＰＧの上面に接するように形成されている。ソース線ＳＬ、プラグＰＧおよびビット線ＢＬ１〜ＢＬ５は、例えばタングステン（Ｗ）等の金属で形成される。
図６（ａ）は、図１の不揮発性半導体記憶装置の周辺回路領域の概略構成を示す断面図、図６（ｂ）は、図１の不揮発性半導体記憶装置のワード線引き出し部の概略構成を示す断面図、図６（ｃ）は、図１のメモリセルアレイをワード線方向に切断した概略構成を示す断面図、図６（ｄ）は、図１のメモリセルアレイをビット線方向に切断した概略構成を示す断面図である。
図６（ａ）〜図６（ｄ）において、メモリ領域ＲＢの周辺には周辺領域ＲＣが設けられている。なお、周辺領域ＲＣには回路領域ＲＡを設けることができる。また、メモリ領域ＲＢには、メモリセル領域ＲＢ１および引き出し領域ＲＢ２が設けられている。
そして、回路領域ＲＡにおいて、半導体基板ＳＢはＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）３１にて素子分離されている。そして、ＳＴＩ３１にて素子分離されたアクティブ領域には拡散層３２が形成され、拡散層３２間のチャネル領域上にゲート電極３３が配置されることでトランジスタが形成されている。また、トランジスタが形成された半導体基板ＳＢ上には層間絶縁膜３４が形成され、層間絶縁膜３４にはプラグ３０および配線３５が埋め込まれている。配線３５上には層間絶縁膜２９が形成され、層間絶縁膜２９上には配線３６が形成されている。配線３６上には層間絶縁膜３７、４０が形成されている。なお、配線３５は、図１の下部配線ＨＤＸ１、ＨＤＸ２として用いることができる。配線３６は、図１の下部配線ＨＤＹ１、ＨＤＹ２として用いることができる。
また、メモリセル領域ＲＢ１において、層間絶縁膜４０上には、バックゲート層ＢＧが形成され、バックゲート層ＢＧには接続層ＣＰが形成されている。そして、ワード線ＷＬ１〜ＷＬ４が層間絶縁膜４５を介して順次積層されるとともに、ワード線ＷＬ５〜ＷＬ８が層間絶縁膜４５を介して順次積層されている。
さらに、ワード線ＷＬ１上には層間絶縁膜４６を介してセレクトゲート線ＳＧＳが形成され、ワード線ＷＬ８上には層間絶縁膜４６を介してセレクトゲート線ＳＧＤが形成されている。また、セレクトゲート線ＳＧＳ、ＳＧＤ間には層間絶縁膜４７が埋め込まれている。
さらに、セレクトゲート線ＳＧＳ上には層間絶縁膜４８を介してソース線ＳＬが形成され、ソース線ＳＬは層間絶縁膜４９にて埋め込まれている。また、セレクトゲート線ＳＧＤおよびソース線ＳＬ上には層間絶縁膜５０を介してビット線ＢＬ１が形成されている。
また、引き出し領域ＲＢ２において、層間絶縁膜４０上には、バックゲート層ＢＧが形成されている。そして、ワード線ＷＬ１〜ＷＬ８から引き出された引き出し線５１が各層ごとに形成されている。ここで、引き出し線５１の端部は各層ごとにずらされて階段状に配置されることで、各層の引き出し線５１の端部が上下に重ならないようにされている。そして、各層の引き出し線５１の端部がプラグ５２を介して配線５３に接続されることで、ワード線ＷＬ１〜ＷＬ８が回路層ＣＵに接続されている。
また、周辺領域ＲＣにおいて、層間絶縁膜４０上には層間絶縁膜６１、６２、６８が形成されている。そして、層間絶縁膜３７、４０、６１、６２、６８には、プラグ６４、６６および配線６５、６７が埋め込まれている。ビット線ＢＬ１および配線６７上には層間絶縁膜７１が形成されている。そして、層間絶縁膜７１には、配線７２が埋め込まれている。なお、配線７２は、図１の上部配線ＨＵ１、ＨＵ２として用いることができる。
（第２実施形態）
図７は、第２実施形態に係る不揮発性半導体記憶装置の概略構成を示す平面図、図８は、図７のメモリセルアレイをビット線方向に切断した概略構成を示す断面図である。
図７において、この不揮発性半導体記憶装置では、図１のメモリセルアレイＭＡがメモリセルアレイＭＡ１、ＭＡ２に分割されている。また、図７に示すように、ブロックＢ１、Ｂ２間にはコンタクトプラグＶＣ１が設けられ、ブロックＢｎ−１、Ｂｎ間にはコンタクトプラグＶＣ２が設けられている。そして、ビット線ＢＬ１はコンタクトプラグＶＣ１を介してセンスアンプ部ＳＡ１に接続され、ビット線ＢＬ２はコンタクトプラグＶＣ２を介してセンスアンプ部ＳＡ２に接続されている。
ここで、メモリセルアレイＭＡ１、ＭＡ２の端部およびメモリセルアレイＭＡ１、ＭＡ２間には、ワード線駆動回路ＷＤ１〜ＷＤ３が設けられている。ワード線駆動回路ＷＤ１〜ＷＤ３は、ロウデコーダＲＤ１〜ＲＤｎによるワード線ＷＬ１〜ＷＬ２ｈの駆動を補助することができる。そして、上部配線ＨＵ１、ＨＵ２はメモリセルアレイＭＡ１、ＭＡ２にて共用されるようにしてメモリセルアレイＭＡ１、ＭＡ２外に配置されている。
ここで、ワード線駆動回路ＷＤ１〜ＷＤ３を設けることにより、ロウデコーダＲＤ１〜ＲＤｎの負荷を軽減することが可能となる。また、上部配線ＨＵ１、ＨＵ２をメモリセルアレイＭＡ１、ＭＡ２外に配置することにより、コンタクトプラグＶＢ１、ＶＢ２を密に配置することができ、下部配線ＨＤＸ１、ＨＤＸ２による伝播遅延を低減することができる。
（第３実施形態）
図９は、第３実施形態に係る不揮発性半導体記憶装置の概略構成を示す斜視図である。 図９において、この不揮発性半導体記憶装置では、図１の不揮発性半導体記憶装置にバッファＢＦ１、ＢＦ２が追加されている。ここで、バッファＢＦ１、ＢＦ２は、下部配線ＨＤＹ１、ＨＤＹ２を介してそれぞれ伝送される駆動信号を増幅することができる。なお、バッファＢＦ１、ＢＦ２は、センスアンプ部ＳＡ１、ＳＡ２とロジック回路ＢＲ１、ＢＲ２との間にそれぞれ配置してもよいし、ロジック回路ＢＲ１、ＢＲ２とデータラッチ部ＬＴ１、ＬＴ２との間にそれぞれ配置してもよいし、ロジック回路ＢＲ１、ＢＲ２内の空き領域にそれぞれ配置してもよいし、データラッチ部ＬＴ１、ＬＴ２内の空き領域にそれぞれ配置してもよい。
ここで、バッファＢＦ１、ＢＦ２を設けることにより、下部配線ＨＤＹ１、ＨＤＹ２を介してそれぞれ伝送される駆動信号を増幅することができ、伝播遅延を低減することができる。また、バッファＢＦ１、ＢＦ２をメモリセルアレイＭＡ下に配置することでレイアウト面積の増大を防止することが可能となるとともに、ＳＡドライバＡＤ１、ＡＤ２の負荷を低減することができ、ＳＡドライバＡＤ１、ＡＤ２のサイズを縮小することができる。
（第４実施形態）
図１０は、第４実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。
図１０において、この不揮発性半導体記憶装置では、図１のメモリセルアレイＭＡがメモリセルアレイＭＡ１１〜ＭＡ１３に分割されている。ここで、各メモリセルアレイＭＡ１１〜ＭＡ１３にはブロックＢ１〜Ｂｎが設けられている。各ブロックＢ１〜ＢｎにはサブブロックＳＢ１〜ＳＢ１２が設けられている。各サブブロックＳＢ１〜ＳＢ１２には、ＮＡＮＤストリングＮＵ１〜ＮＵ１２がそれぞれ設けられている。各ＮＡＮＤストリングＮＵ１〜ＮＵ１２には、セルトランジスタＭＴ１〜ＭＴ８、セレクトトランジスタＤＴ、ＳＴおよびバックゲートトランジスタＢＴが設けられている。
そして、メモリセルアレイＭＡ１１〜ＭＡ１３直下には、センスアンプＳＡ１１〜ＳＡ１３がそれぞれ設けられている。また、メモリセルアレイＭＡ１１〜ＭＡ１３の周辺部には、カラムデコーダＣＤ１１〜ＣＤ１３がメモリセルアレイＭＡ１１〜ＭＡ１３ごとに設けられるとともに、ロウデコーダＲＤ、ソース線ドライバＳＤおよび制御回路ＳＥがメモリセルアレイＭＡ１１〜ＭＡ１３に共通に設けられている。なお、制御回路ＳＥは、センスアンプＳＡ１１〜ＳＡ１３、カラムデコーダＣＤ１１〜ＣＤ１３、ロウデコーダＲＤおよびソース線ドライバＳＤを制御することができる。
ここで、メモリセルアレイＭＡ１１〜ＭＡ１３において、複数のソース線ＳＬ１〜ＳＬ６が分割して設けられている。そして、ソース線ドライバＳＤはソース線ＳＬ１〜ＳＬ６を個別に駆動することで、ＮＡＮＤストリングＮＵ１〜ＮＵ１２にソース電位を供給することができる。例えば、ソース線ＳＬ１はＮＡＮＤストリングＮＵ１、ＮＵ２にソース電位を供給し、ソース線ＳＬ２はＮＡＮＤストリングＮＵ３、ＮＵ４にソース電位を供給し、ソース線ＳＬ６はＮＡＮＤストリングＮＵ１１、ＮＵ１２にソース電位を供給することができる。
ここで、メモリセルアレイＭＡ１１〜ＭＡ１３間には、ブロックＢ１〜Ｂｎ間でソース線ＳＬ１〜ＳＬ６をシャントするシャント領域ＲＨ１〜ＲＨ３が設けられている。ここで、シャント領域ＲＨ１〜ＲＨ３にはシャント線ＳＨ１〜ＳＨ６がソース線ＳＬ１〜ＳＬ６ごとに設けられている。例えば、ソース線ＳＬ１は、シャント線ＳＨ１を介してブロックＢ１〜Ｂｎ間でシャントされている。ソース線ＳＬ２は、シャント線ＳＨ２を介してブロックＢ１〜Ｂｎ間でシャントされている。ソース線ＳＬ６は、シャント線ＳＨ６を介してブロックＢ１〜Ｂｎ間でシャントされている。
ここで、複数のソース線ＳＬ１〜ＳＬ６を分割して設けることにより、ソース線ドライバＳＤの負荷を軽減することが可能となるとともに、ブロックＢ１〜Ｂｎ間でソース線ＳＬ１〜ＳＬ６をシャントすることにより、ソース線ＳＬ１〜ＳＬ６の低抵抗化を図ることができ、ソース電位を均一化することができる。
また、シャント領域ＲＨ１〜ＲＨ３の空き領域に図１の下部配線ＨＤＹ１、ＨＤＹ２を配置することにより、下部配線ＨＤＹ１、ＨＤＹ２の配置領域を別途確保する必要がなくなり、レイアウト面積の増大を防止することができる。
なお、上述した実施形態では、上部配線ＨＵ１、ＨＵ２を介してＳＡドライバＡＤ１、ＡＤ２からの駆動信号を伝送する方法を例にとって説明したが、上部配線ＨＵ１、ＨＵ２を介して伝送される信号はこの駆動信号に限定されることなく、カラム系回路に供給されるグローバル信号ならば何でもよい。例えば、上部配線ＨＵ１、ＨＵ２を介して伝送される信号は、ロジック回路ＢＲ１、ＢＲ２に供給される信号であってもよいし、データラッチ部ＬＴ１、ＬＴ２に供給される信号であってもよいし、ビット線フックアップ部ＢＨ１、ＢＨ２に供給される信号であってもよい。なお、グローバル信号は、カラム系回路の複数のカラムに共通に与えられる信号である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
ＭＡ、ＭＡ１、ＭＡ２ メモリセルアレイ、ＣＰ 半導体チップ、ＣＲ１、ＣＲ２ カラム制御回路、ＲＤ１〜ＲＤｎ ロウデコーダ、ＳＤ１〜ＳＤｎ、ＳＤ ソース線ドライバ、ＡＤ１、ＡＤ２ ＳＡドライバ、Ｂ１〜Ｂｎ ブロック、ＢＨ１、ＢＨ２ ビット線フックアップ部、ＳＡ１、ＳＡ２、ＳＡ１１〜ＳＡ１２ センスアンプ部、ＳＰ１、ＳＰ２ センスアンプ回路、ＢＲ１、ＢＲ２ ロジック回路、ＬＴ１、ＬＴ２ データラッチ部、ＳＬ、ＳＬ１〜ＳＬ６ ソース線、ＢＬ１〜ＢＬｍ ビット線、ＨＵ１、ＨＵ２、５３、６５、６７、７２ 上部配線、ＶＡ１、ＶＡ２、ＶＢ１、ＶＢ２ コンタクトプラグ、ＨＤＸ１、ＨＤＸ２、ＨＤＹ１、ＨＤＹ２、３５、３６ 下部配線、ＤＴ１〜ＤＴｑ、ＳＴ１〜ＳＴｑ セレクトトランジスタ、ＭＴ１〜ＭＴ２ｈ セルトランジスタ、ＷＬ１〜ＷＬ２ｈ ワード線、ＳＧＤ１〜ＳＧＤｑ、ＳＧＳ１〜ＳＧＳｑ セレクトゲート線、ＮＳ、ＮＳ１〜ＮＳｑ ＮＡＮＤストリング、ＳＢ 半導体基板、ＣＵ 回路層、ＢＧ バックゲート層、ＫＡ１、ＫＡ２ 貫通孔、ＭＰ１、ＭＰ２、ＳＰ１、ＳＰ２ 柱状体、ＭＳ メモリストリング、ＭＣ メモリセル、ＣＰ 接続層、ＰＧ、３０ プラグ、４１Ａ、４１Ｂ 柱状半導体、４２ トンネル絶縁膜、４３ チャージトラップ層、４４ ブロック絶縁膜、ＩＬ 絶縁体、３４、３７、４０、４５〜５０、６１、６２ 層間絶縁膜、３１ ＳＴＩ、３２ 拡散層、３３ ゲート電極、５１ 引き出し線、ＷＤ１〜ＷＤ３ ワード線駆動回路、ＢＦ１、ＢＦ２ バッファ、ＣＤ１１〜ＣＤ１３ カラムデコーダ、ＳＥ 制御回路、ＳＢ１〜ＳＢ１２ サブブロック、ＲＨ１〜ＲＨ３ シャント領域、ＳＨ１〜ＳＨ６ シャント線

Claims (5)

  1. 複数のメモリセルが積層されＮＡＮＤストリングを複数個含むメモリセルアレイと、
    前記メモリセルアレイ上方に配置され、前記ＮＡＮＤストリングの一端に接続されるソース線と、
    前記ソース線よりも上方に配置され、前記ＮＡＮＤストリングの他端に接続されるビット線と、
    前記メモリセルのゲートに接続されるワード線と、
    前記メモリセルアレイ直下に配置されるカラム系回路と、
    上面視したとき前記メモリセルアレイより外側に配置され、前記カラム系回路にグローバル信号を供給するグローバル信号供給部と、
    上面視したとき前記メモリセルアレイより外側であって、前記ビット線より上方に配置され、前記グローバル信号を伝送する上部配線と、
    前記メモリセルアレイより下方に配置され、前記カラム系回路に前記グローバル信号を伝送する第１下部配線と、
    前記第１下部配線より下方に配置され、前記カラム系回路に前記グローバル信号を伝送する第２下部配線と、
    前記上部配線と前記第１下部配線とを接続するコンタクトプラグとを備えることを特徴とする不揮発性半導体記憶装置。
  2. 複数のメモリセルが積層されＮＡＮＤストリングを複数個含むメモリセルアレイと、
    前記ＮＡＮＤストリングに接続されるビット線と、
    前記メモリセルのゲートに接続されるワード線と、
    前記メモリセルアレイ直下に配置されるカラム系回路と、
    上面視したとき前記メモリセルアレイより外側に配置され、前記カラム系回路にグローバル信号を供給するグローバル信号供給部と、
    上面視したとき前記メモリセルアレイより外側であって、前記ビット線より上方に配置され、前記グローバル信号を伝送する上部配線と、
    前記メモリセルアレイより下方に配置され、前記カラム系回路に前記グローバル信号を伝送する下部配線と、
    前記上部配線と前記下部配線とを接続するコンタクトプラグとを備えることを特徴とする不揮発性半導体記憶装置。
  3. 複数のメモリセルが積層されＮＡＮＤストリングを複数個含むメモリセルアレイと、
    前記メモリセルアレイ上方に配置され、前記ＮＡＮＤストリングの一端に接続されるソース線と、
    前記ソース線よりも上方に配置され、前記ＮＡＮＤストリングの他端に接続されるビット線と、
    前記メモリセルのゲートに接続されるワード線と、
    前記メモリセルアレイ直下に配置されるカラム系回路と、
    上面視したとき前記メモリセルアレイより外側に配置され、前記カラム系回路にグローバル信号を供給するグローバル信号供給部と、
    前記ソース線と直交するように配置され、前記メモリセルアレイのブロック間で前記ソース線をシャントするシャント線が設けられたシャント領域と、
    上面視したとき前記メモリセルアレイより外側であって、前記ビット線より上方に配置され、前記グローバル信号を伝送する上部配線と、
    前記メモリセルアレイより下方に配置され、前記カラム系回路に前記グローバル信号を伝送する下部配線と、
    前記上部配線と前記下部配線とを接続するコンタクトプラグとを備えることを特徴とする不揮発性半導体記憶装置。
  4. 前記カラム系回路は、前記ビット線の電位を検出するセンスアンプ回路を備え、前記グローバル信号供給部は、前記センスアンプ回路を駆動するＳＡドライバであることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
  5. 前記メモリセルアレイ直下に配置され、前記下部配線を介して伝送される前記グローバル信号を増幅するバッファをさらに備えることを特徴とする請求項２または３に記載の不揮発性半導体記憶装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10504597B2 (en) 2015-11-10 2019-12-10 Toshiba Memory Corporation Semiconductor memory device
US11049868B2 (en) 2015-05-01 2021-06-29 Toshiba Memory Corporation Stacked type semiconductor memory device

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104380382A (zh) 2012-03-26 2015-02-25 英特尔公司 三维存储器控制电路
JP5814867B2 (ja) * 2012-06-27 2015-11-17 株式会社東芝 半導体記憶装置
KR102192539B1 (ko) * 2014-05-21 2020-12-18 삼성전자주식회사 반도체 장치 및 이의 프로그램 방법
KR102268296B1 (ko) * 2014-09-15 2021-06-24 삼성전자주식회사 불휘발성 메모리 장치
KR102259943B1 (ko) * 2014-12-08 2021-06-04 삼성전자주식회사 멀티 플래인을 포함하는 불 휘발성 메모리 장치
US10997334B2 (en) 2015-06-01 2021-05-04 Assurant Design Automation LLC Implementing a logic design
US20160350087A1 (en) * 2015-06-01 2016-12-01 Assurant Design Automation LLC Parsing source code into a linear array
US10747919B2 (en) 2015-06-01 2020-08-18 Assurant Design Automation LLC Generating path execution times
US11610038B2 (en) 2015-06-01 2023-03-21 Assurant Design Automation LLC Risk evaluation
US10402175B2 (en) 2015-06-01 2019-09-03 Assurant Design Automation LLC Parsing source code into a linear array
US10678980B2 (en) 2015-06-01 2020-06-09 Assurant Design Automation LLC Combination map based composite design
US10997335B2 (en) 2015-06-01 2021-05-04 Assurant Design Automation LLC Exceptional logic element management
US9590858B2 (en) 2015-06-01 2017-03-07 Assurant Design Automation LLC Identifying a nearest connection
KR102449571B1 (ko) 2015-08-07 2022-10-04 삼성전자주식회사 반도체 장치
KR102398666B1 (ko) 2015-08-19 2022-05-16 삼성전자주식회사 비휘발성 메모리 장치 및 이를 포함하는 비휘발성 메모리 시스템
JP6469554B2 (ja) * 2015-09-11 2019-02-13 ルネサスエレクトロニクス株式会社 半導体装置
KR102550789B1 (ko) * 2016-03-28 2023-07-05 삼성전자주식회사 반도체 장치
EP3577689A4 (en) * 2017-02-04 2021-06-02 Monolithic 3D Inc. 3D SEMICONDUCTOR COMPONENT AND STRUCTURE
US10622033B2 (en) 2017-03-15 2020-04-14 Toshiba Memory Corporation Semiconductor storage device
KR102366798B1 (ko) 2017-06-13 2022-02-25 삼성전자주식회사 반도체 소자
US10861902B2 (en) * 2017-06-13 2020-12-08 Samsung Electronics Co., Ltd. Semiconductor device having magnetic tunnel junction pattern
JP2019114698A (ja) 2017-12-25 2019-07-11 東芝メモリ株式会社 半導体記憶装置及びその製造方法
JP2021064731A (ja) 2019-10-16 2021-04-22 キオクシア株式会社 半導体記憶装置
KR102650428B1 (ko) 2019-11-06 2024-03-25 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20210092363A (ko) * 2020-01-15 2021-07-26 삼성전자주식회사 3차원 반도체 메모리 소자
US11217523B2 (en) 2020-01-17 2022-01-04 SK Hynix Inc. Semiconductor memory device and manufacturing method thereof
US11672132B2 (en) 2020-07-09 2023-06-06 Samsung Electronics Co., Ltd. Variable resistance memory device
JP7467278B2 (ja) 2020-08-17 2024-04-15 キオクシア株式会社 半導体記憶装置
JP2022144754A (ja) 2021-03-19 2022-10-03 キオクシア株式会社 半導体記憶装置
KR20230075014A (ko) * 2021-11-22 2023-05-31 삼성전자주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 동작 방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008010040A (ja) * 2006-06-27 2008-01-17 Elpida Memory Inc 半導体記憶装置
JP2009094236A (ja) * 2007-10-05 2009-04-30 Toshiba Corp 不揮発性半導体記憶装置
KR101539697B1 (ko) * 2008-06-11 2015-07-27 삼성전자주식회사 수직형 필라를 활성영역으로 사용하는 3차원 메모리 장치,그 제조 방법 및 그 동작 방법
JP2011040706A (ja) * 2009-07-15 2011-02-24 Toshiba Corp 不揮発性半導体記憶装置
US8618614B2 (en) * 2010-12-14 2013-12-31 Sandisk 3D Llc Continuous mesh three dimensional non-volatile storage with vertical select devices
JP2012146350A (ja) * 2011-01-07 2012-08-02 Toshiba Corp 不揮発性半導体記憶装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11049868B2 (en) 2015-05-01 2021-06-29 Toshiba Memory Corporation Stacked type semiconductor memory device
US11943917B2 (en) 2015-05-01 2024-03-26 Kioxia Corporation Stacked-type semiconductor memory device
US10504597B2 (en) 2015-11-10 2019-12-10 Toshiba Memory Corporation Semiconductor memory device
US10629265B2 (en) 2015-11-10 2020-04-21 Toshiba Memory Corporation Semiconductor memory device

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