JP2008077816A - 半導体メモリ装置の内部信号モニタ装置及びモニタ方法 - Google Patents
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Abstract
【解決手段】テストモード信号に応答して、モニタしようとする内部信号を受信してモニタソース信号として出力する内部信号入力手段と、前記テストモード信号に応答して、前記モニタソース信号を予定された任意のパッドに送信する内部信号出力手段とを備える半導体メモリ装置の内部信号モニタ装置を提供し、半導体メモリ装置の内部信号モニタ方法において、テストモード信号に応答して、モニタしようとする1つ又は複数の内部信号を受信するステップと、前記テストモード信号に応答して、前記内部信号を予定された任意のパッドに伝達するステップとを含む半導体メモリ装置の内部信号モニタ方法を提供する。
【選択図】図2A
Description
まず、図5Aを参照すると、内部信号出力部253は、直列接続された2つのバッファINV15、INV16で実現することができる。バッファINV15、INV16は、内部信号入力部の出力信号であるモニタソース信号SOURCESIGをバッファリングして、アドレスパッド、データパッド、コマンドパッド、モニタ専用パッドのような任意のパッド(図示せず)に送信する。
同図を参照すると、半導体メモリ装置は、第1のモニタ装置701と、第2のモニタ装置703と、第nのモニタ装置705と、これらを制御するテストモード決定部707とを備える。
203 内部信号出力部
205 テストモード決定部
207 任意のパッド
Claims (20)
- テストモード信号に応答して、モニタしようとする内部信号を受信してモニタソース信号として出力する内部信号入力手段と、
前記テストモード信号に応答して、前記モニタソース信号を予定された任意のパッドに送信する内部信号出力手段と
を備えることを特徴とする半導体メモリ装置の内部信号モニタ装置。 - 前記内部信号入力手段が、複数の内部信号と複数のテストモード信号とを受信するために複数備えられ、前記内部信号出力手段が、前記内部信号入力手段の数に対応する個数で備えられることを特徴とする請求項1に記載の半導体メモリ装置の内部信号モニタ装置。
- 前記任意のパッドが、アドレス信号の入力されるアドレスパッド、データの入出力されるデータパッド、コマンド信号の入力されるコマンドパッド、及び未使用パッドであることを特徴とする請求項1に記載の半導体メモリ装置の内部信号モニタ装置。
- 前記内部信号入力手段が、
複数の内部信号と複数のテストモード信号とを個別的に受信して複数の入力信号を出力する複数の入力部と、
該複数の入力部の出力信号を結合する結合部と
を備えることを特徴とする請求項2に記載の半導体メモリ装置の内部信号モニタ装置。 - 前記入力部のそれぞれが、
該当の内部信号と該当のテストモード信号とを入力とするNANDゲートと、
該NANDゲートの出力信号をバッファリングして、該当の入力信号として出力するバッファ部と
を備えることを特徴とする請求項4に記載の半導体メモリ装置の内部信号モニタ装置。 - 前記バッファ部が、
複数のインバータを備えることを特徴とする請求項5に記載の半導体メモリ装置の内部信号モニタ装置。 - 前記結合部が、
前記複数の入力信号を入力とするNORゲートと、
該NORゲートの出力信号を反転させてモニタソース信号として出力するインバータと
を備えることを特徴とする請求項4に記載の半導体メモリ装置の内部信号モニタ装置。 - 前記結合部が、
該当のテストモード信号に応答して、該当の入力信号を伝達する複数のトランスミッションゲートと、
該複数のトランスミッションゲートの出力信号をラッチするラッチ回路と、
該ラッチ回路の出力信号を反転させてモニタソース信号として出力するインバータと
を備えることを特徴とする請求項4に記載の半導体メモリ装置の内部信号モニタ装置。 - 前記内部信号出力手段が、
前記モニタソース信号をバッファリングして、予定された任意のパッドに送信するバッファを備えることを特徴とする請求項3に記載の半導体メモリ装置の内部信号モニタ装置。 - 前記バッファが、
複数のインバータを備えることを特徴とする請求項9に記載の半導体メモリ装置の内部信号モニタ装置。 - 前記内部信号出力手段が、
前記テストモード信号を反転させるインバータと、
該インバータの出力信号をゲート入力とする第1のPMOSトランジスタと、
前記テストモード信号をゲート入力とする第1のNMOSトランジスタと、
前記モニタソース信号をゲート入力とし、共通ノードが予定された任意のパッドに接続された第2のPMOSトランジスタ及び第2のNMOSトランジスタと
を備えることを特徴とする請求項3に記載の半導体メモリ装置の内部信号モニタ装置。 - 前記内部信号出力手段が、
前記テストモード信号と前記モニタソース信号とを入力とするNANDゲートと、
該NANDゲートの出力信号をバッファリングする第1のバッファ部と、
第1のバッファ部の出力信号をゲート入力とし、予定された任意のパッドに接続されたPMOSトランジスタと、
前記テストモード信号を反転させるインバータと、
該インバータの出力信号と前記モニタソース信号とを入力とするNORゲートと、
該NORゲートの出力信号をバッファリングする第2のバッファ部と、
該第2のバッファ部の出力信号をゲート入力とし、予定された任意のパッドに接続されたNMOSトランジスタと
を備えることを特徴とする請求項3に記載の半導体メモリ装置の内部信号モニタ装置。 - 前記第1のバッファ部及び第2のバッファ部が、
複数のインバータを備えることを特徴とする請求項12に記載の半導体メモリ装置の内部信号モニタ装置。 - 前記内部信号出力手段が、
データと、前記モニタソース信号の第1の論理レベルとを伝達する第1の伝達部と、
データと、前記モニタソース信号の前記第1の論理レベル以外の第2の論理レベルとを伝達する第2の伝達部と、
第1の制御信号及び第2の制御信号に応答して、前記第1の伝達部及び前記第2の伝達部の出力信号をデータパッドに伝達する出力部と、
前記第1の制御信号及び第2の制御信号を生成して前記出力部を制御する制御部と
を備えることを特徴とする請求項3に記載の半導体メモリ装置の内部信号モニタ装置。 - 前記第1の伝達部及び第2の伝達部のそれぞれが、
前記テストモード信号を反転させるインバータと、
データ伝達用のクロック信号とインバータの出力信号とを入力とするNANDゲートと、
該NANDゲートの出力信号に応答して、データを伝達する第1のトランスミッションゲートと、
前記テストモード信号に応答して、前記モニタソース信号を伝達する第2のトランスミッションゲートと
を備えることを特徴とする請求項14に記載の半導体メモリ装置の内部信号モニタ装置。 - 前記出力部が、
前記第1の制御信号をゲート入力として第1のラインをリセットさせる第1のPMOSトランジスタと、
前記第1のラインに伝達される第1の伝達部の出力信号をラッチする第1のラッチ回路と、
該第1のラッチ回路の出力信号をバッファリングする第1のバッファ部と、
該第1のバッファ部の出力信号をゲート入力とする第2のPMOSトランジスタと、
前記第2の制御信号をゲート入力として第2のラインをリセットさせる第1のNMOSトランジスタと、
前記第2のラインに伝達される第2の伝達部の出力信号をラッチする第2のラッチ回路と、
該第2のラッチ回路の出力信号をバッファリングする第2のバッファ部と、
該第2のバッファ部の出力信号をゲート入力とする第2のNMOSトランジスタとを備えており、
前記第2のPMOSトランジスタ及び第2のNMOSトランジスタの共通ノードがパッドに接続されていることを特徴とする請求項14に記載の半導体メモリ装置の内部信号モニタ装置。 - 前記第1のバッファ部及び第2のバッファ部が、
複数のインバータを備えることを特徴とする請求項16に記載の半導体メモリ装置の内部信号モニタ装置。 - 前記制御部が、
前記テストモード信号とデータの出力を制御するデータ出力信号とを入力とし、第2の制御信号として出力するNORゲートと、
該NORゲートの出力信号を反転させて第1の制御信号として出力するインバータと
を備えることを特徴とする請求項14に記載の半導体メモリ装置の内部信号モニタ装置。 - 半導体メモリ装置の内部信号モニタ方法において、
テストモード信号に応答して、モニタしようとする1つ又は複数の内部信号を受信するステップと、
前記テストモード信号に応答して、前記内部信号を予定された任意のパッドに伝達するステップと
を含むことを特徴とする半導体メモリ装置の内部信号モニタ方法。 - 前記任意のパッドが、アドレス信号の入力されるアドレスパッド、データの入出力されるデータパッド、コマンド信号の入力されるコマンドパッド、及び未使用パッドであることを特徴とする請求項19に記載の半導体メモリ装置の内部信号モニタ方法。
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