CN101149976B - 半导体存储装置中的内部信号监视装置及其监视方法 - Google Patents

Abstract

本发明提供一种于半导体存储装置中内部信号监视装置，该装置包括：内部信号输入单元，其用以接收一待监视的内部信号且具有一输出以响应于一测试模式信号来提供一监视源信号；及内部信号输出单元，其具有一耦接至该内部信号输入单元的该输出的输入，该内部信号输出单元用以响应于该测试模式信号来将该监视源信号传输至该半导体存储装置的一预定衬垫。

Description

半导体存储装置中的内部信号监视装置及其监视方法

技术领域

本发明涉及一种半导体设计技术，特别是涉及关于一种半导体存储装置中的内部信号监视装置及其监视方法。

背景技术

半导体存储装置经由各种内部信号将自存储单元读取的数据传输至输入/输出衬垫(DQ衬垫)。此时，存在由于不同因素而使数据经失真地传输或未经传输的问题。一种因素为内部信号的失真，藉由基于数据是否视需要实际上输出至输入/输出衬垫观测内部信号的操作状态来监视该失真。当未输出所要数据时，执行不同类型的测试以比较所要数据与实际输出数据且设法找到可疑的内部电路。此外，连接至装置(诸如微波探针，或昂贵的内部信号探测装置)的示波器用以读出内部信号，藉此检测内部信号出差错。

然而，与确定数据输出的成功/失效的简单任务相比，使用连接至微波探针或内部信号探测装置的示波器需要精通的技能。

此外，在为实现监视这种内部信号的目的使外部装置(诸如微波探针)与待检验的节点直接接触时，实际用于半导体存储装置中的信号(其为来自建构于半导体芯片中的小驱动器级的输出信号)变得失真。因此，不能精确地监视内部信号及其操作状态。另外，由于半导体芯片中的互连通常以一保护涂层封闭，所以为了监视内部信号要事先处理以去除保护涂层。例如，图1示出了说明于半导体存储装置中现有的内部信号监视装置的方块图。

此外，因为半导体芯片通常被封装并且这种封装的半导体芯片被拆卸以经由微波探针或内部信号探测装置来监视内部信号，所以难以监视封装的半导体芯片中的内部信号。

发明内容

本发明的一实施例是针对一种于半导体存储装置中内部信号监视装置及其能够精确地监视内部信号而不造成失真的监视方法。

本发明能够更容易及更迅速地监视内部信号。

根据本发明的一个方面，提供一种半导体存储装置中的内部信号监视装置，该装置包括：一内部信号输入单元，其用以接收待监视的内部信号且具有一输出以响应于测试模式信号来提供监视源信号；及一内部信号输出单元，其具有耦接至该内部信号输入单元的输出的输入，该内部信号输出单元用以响应于测试模式信号来将监视源信号传输至半导体存储装置的预定衬垫。

此外，根据本发明的另一个方面，提供一种监视半导体存储装置的内部信号的方法，该方法包括：藉由接收待监视的内部信号且响应于一测试模式信号来在半导体存储装置内输出一监视源信号；以及响应于测试模式信号来将监视源信号传输至半导体存储装置的预定衬垫。

附图说明

图1示出了说明在半导体存储装置中的现有的内部信号监视装置的方块图；

图2A及图2B示出了说明根据本发明的一较佳实施例的在半导体存储装置中的内部信号监视装置的方块图；

图3为说明图2B中所示的内部信号输入单元的电路图；

图4为说明图3中所示的组合器的电路图；

图5A至图5D为说明图2B中所示的内部信号输出单元的电路图；

图6为说明多个内部信号监视装置的方块图，其中数据衬垫用作接收监视信号的衬垫；

图7为说明图6中所示的测试模式确定单元的电路图；以及

图8A及图8B为说明使用根据本发明的内部信号监视装置的半导体存储装置的方块图。

附图符号说明

201  内部信号输入单元

203  内部信号输出单元

205  测试模式确定单元

207        衬垫

251        内部信号输入单元

253        内部信号输出单元

255        测试模式确定单元

257        衬垫

301        第一输入区段

302        第二输入区段

303        第三输入区段

304        第四输入区段

305        组合器

401        锁存电路

501        第一转移区段

507        第二转移区段

509        控制器

511        输出级

515        第一锁存电路

517        第二锁存电路

601        单独测试模式信号产生器

603        组合电路

701        第一监视装置

703        第二监视装置

705        第n个监视装置

707        测试模式确定单元

CLK_DO     时钟信号

DATA       数据信号

DOUT_EN    数据输出信号

DOWN_LINE  下部线

ENB        第一重置信号

EN         第二重置信号

INV1       第一反相器

INV2       第二反相器

INV3   第三反相器

INV4   反相器

INV13  第四反相器

INV14  反相器

INV15  缓冲器

INV16  缓冲器

INV17  第一反相器

INV18  第二反相器

INV19  第三反相器

INV20  第四反相器

INV21  第五反相器

INV22  第一反相器

INV23  第三反相器

INV24  第二反相器

INV25  第四反相器

INV26  第五反相器

INV27  第六反相器

INV28  第七反相器

M1     第一个别监视源信号

M2     第二个别监视源信号

M3     第三个别监视源信号

M4     第四个别监视源信号

N1     第一NMOS晶体管

N2     第二NMOS晶体管

N3     NMOS晶体管

N4     第一NMOS晶体管

N5     第二NMOS晶体管

NAND1  第一与非门

NAND5  与非门

NAND6  第一与非门

NAND7  第二与非门

NOR1       第一或非门

NOR2       或非门

NOR3       第一或非门

OUTSIG     监视信号

P1         第一PMOS晶体管

P2         第二PMOS晶体管

P3         PMOS晶体管

P4         第一PMOS晶体管

P5         第二PMOS晶体管

SOURCESIG  监视源信号

TG1        第一传输门

TG2        第二传输门

TG3        第三传输门

TG4        第四传输门

TG5        第一传输门

TG6        第二传输门

TG7        第三传输门

TG8        第四传输门

TM_EN      测试模式信号

TM<0:N>    单独测试模式信号群

TM1        第一测试模式信号/第一单独测试模式信号

TM2        第二测试模式信号/第二单独测试模式信号

TM3        第三测试模式信号/第三单独测试模式信号

TM4        第四测试模式信号/第四单独测试模式信号

TM         测试模式信号

UP_LINE    上部线

具体实施方式

在下文中，将结合附图详细描述根据本发明的例示性实施例的半导体存储装置中的内部信号监视装置。

图2A及图2B示出了说明根据本发明的一较佳实施例的半导体存储装置中的内部信号监视装置的方块图。

在图2A中，半导体存储装置中的内部信号监视装置包括内部信号输入单元201、内部信号输出单元203、测试模式确定单元205及衬垫207。

内部信号输入单元201响应于测试模式信号TM而接收待监视的内部信号。内部信号输出单元203接收自内部信号输入单元201输出的监视源信号SOURCESIG并响应于测试模式信号TM而将监视信号OUTSIG传输至衬垫207。测试模式确定单元205输出测试模式信号TM。

衬垫207可为接收地址信号的地址衬垫、接收/输出数据的数据衬垫、接收指令信号的指令衬垫，及监视专用衬垫，其可为如下面所使用的专用于监视半导体存储装置中的内部信号的备用衬垫。

参考图2B，半导体存储装置中的内部信号监视装置包括内部信号输入单元251、内部信号输出单元253、测试模式确定单元255及衬垫257。

内部信号输入单元251响应于第一至第四测试模式信号TM1至TM4来接收待监视的第一至第四内部信号。内部信号输出单元253接收自内部信号输入单元251输出的监视源信号SOURCESIG并响应于第一至第四测试模式信号TM1至TM4来将监视信号OUTSIG传输至衬垫257。测试模式确定单元255输出第一至第四测试模式信号TM1至TM4。

图2B中所示的内部信号监视装置类似于图2A中所示的内部信号监视装置，但具备接收第一至第四内部信号的内部信号输入单元251，其不同于接收一内部信号的内部信号输入单元201。

结合图3来描述内部信号输入单元251。

在图3中，内部信号输入单元251具有第一输入区段301、第二输入区段302、第三输入区段303、第四输入区段304及组合器305。

同时，图2A中所示的内部信号输入单元201可由单一输入区段(例如，图2B中所示的内部信号输入单元251中的第一输入区段301)组成。

第一输入区段301包括第一与非(NAND)门NAND1及第一至第三反相器INV1、INV2及INV3。第一与非门NAND1接收第一内部信号及第一单独测试模式信号TM1，并且第一至第三反相器INV1至INV3缓冲第一与非门NAND1的输出信号。

第二输入区段302、第三输入区段303及第四输入区段304亦使用与第一输入区段301相同的电路，但接收第二、第三及第四内部信号以及第二、第三及第四单独测试模式信号TM2、TM3及TM4。

组合器305包括第一或非(NOR)门NOR1及第四反相器INV13。第一或非门NOR1接收第一至第四输入区段301至304的输出信号，亦即，第一至第四个别监视源信号M1至M4。第四反相器INV13使第一或非门NOR1的输出信号反相以输出监视源信号SOURCESIG。

另外，如下面所述，组合器305可实施为图4中所示的电路。

参考图4，组合器305包括第一至第四传输门TG 、TG2、TG3及TG4、锁存电路401及反相器INV14。

第一传输门TG1基于第一单独测试模式信号TM1来传递第一个别监视源信号M1。第二传输门TG2基于第二单独测试模式信号TM2来传递第二个别监视源信号M2。第三传输门TG3基于第三单独测试模式信号TM3来传递第三个别监视源信号M3。第四传输门TG4基于第四单独测试模式信号TM4来传递第四个别监视源信号M4。锁存电路401锁存第一至第四传输门TG1至TG4的输出信号中的任一个。反相器INV14使锁存电路401的输出信号反相以输出监视源信号SOURCESIG。在此种状况下，锁存电路401可为反相锁存电路。

现描述在图2A及图2B中所示的内部信号输出单元203及253，其中内部信号输出单元203及253为相同电路，且因此仅结合图5A至图5D来描述内部信号输出单元253。

参考图5A，内部信号输出单元253包括串联连接的两个缓冲器INV15及INV16。缓冲器INV15及INV16缓冲监视源信号SOURCESIG以将其传输至衬垫(图中未示出)，诸如地址衬垫、数据衬垫、指令衬垫及监视专用衬垫。

在图5B中，内部信号输出单元253包括反相器INV4、第一PMOS晶体管P1及第二PMOS晶体管P2，与第一NMOS晶体管N1及第二NMOS晶体管N2。

反相器INV4使测试模式信号TM_EN反相。第一PMOS晶体管P1接收反相器INV4的输出信号作为其栅极输入信号。第一NMOS晶体管N1接收测试模式信号TM_EM作为其栅极输入信号。第二PMOS晶体管P2及第二NMOS晶体管N2接收监视源信号SOURCESIG作为其栅极输入信号，且第二PMOS晶体管P2及第二NMOS晶体管N2的共同输出级耦接至衬垫(图中未示出)。

参考图5C，内部信号输出单元253可由第一至第五反相器INV17至INV21、与非门NAND5、或非门NOR2、PMOS晶体管P3及NMOS晶体管N3实施。

第一反相器INV17使测试模式信号TM_EM反相。与非门NAND5接收测试模式信号TM_EM及监视源信号SOURCESIG。第二反相器INV18及第三反相器INV19缓冲与非门NAND5的输出信号。PMOS晶体管P3接收第三反相器INV19的输出信号作为其栅极输入信号。或非门NOR2接收第一反相器INV17的输出信号及监视源信号SOURCESIG。第四反相器INV20及第五反相器INV21缓冲或非门NOR2的输出信号。NMOS晶体管N3接收第五反相器INV21的输出信号作为其栅极输入信号。PMOS晶体管P3及NMOS晶体管N3的共同输出级耦接至衬垫(图中未示出)。

图5D示出了用于将监视信号OUTSIG耦接至衬垫(图中未示出)(例如，数据衬垫)的内部信号输出单元253。内部信号输出单元253具有第一转移区段501、第二转移区段507、控制器509及输出级511。

应注意，监视信号OUTSIG必须输出至数据衬垫而不与数据及监视源信号SOURCESIG发生冲突。描述用于防止此冲突的内部信号输出单元253。

第一转移区段501包括第一反相器INV22、第一与非门NAND6与第一传输门TG5及第二传输门TG6。第一反相器INV22使测试模式信号TM_EM反相。第一与非门NAND6接收第一反相器INV22的输出信号及输出时钟信号CLK_DO。第一传输门TG5响应于第一与非门NAND6的输出信号来传递数据信号DATA。第二传输门TG6响应于测试模式信号TM_EM来传递监视源信号SOURCESIG。将自第一传输门TG5及第二传输门TG6输出的信号传递至输出级511的上部线UP_LINE。

第二转移区段507包括第二反相器INV24、第二与非门NAND7与第三传输门TG7及第四传输门TG8。第二反相器INV24使测试模式信号TM_EM反相。第二与非门NAND7接收第二反相器INV24的输出信号及输出时钟信号CLK_DO。第三传输门TG7响应于第二与非门NAND7的输出信号来传递数据信号DATA。第四传输门TG8响应于测试模式信号TM_EM来传递监视源信号SOURCESIG。自第三传输门TG7及第四传输门TG8输出的信号传递至输出级511的下部线DOWN_LINE。

控制器509包括第一或非门NOR3及第三反相器INV23。第一或非门NOR3接收数据输出信号DOUT_EN以输出第一重置信号ENB，且第三反相器INV23使第一或非门NOR3的输出信号反相以输出第二重置信号EN，其中数据输出信号DOUT_EN用于控制测试模式信号TM_EM及数据信号DATA的输出，第一重置信号ENB用于重置输出级511的下部线且第二重置信号EN用于重置输出级511的上部线。

输出级511包括第一PMOS晶体管P4及第二PMOS晶体管P5、第一NMOS晶体管N4及第一NMOS晶体管N5、第一锁存电路515及第二锁存电路517，及第四至第七反相器INV25至INV28。

第一PMOS晶体管P4接收第二重置信号EN以重置上部线UP_LINE。第一锁存电路515锁存第一转移区段501的输出信号。第四反相器INV25及第五反相器INV26缓冲第一锁存电路515的输出信号。第二PMOS晶体管P5接收第五反相器INV26的输出信号作为其栅极输入信号。第一NMOS晶体管N4接收第一重置信号ENB以重置下部线DOWN_LINE。第二锁存电路517锁存第二转移区段507的输出信号。第六反相器INV27及第七反相器INV28缓冲第二锁存电路517的输出信号。第二NMOS晶体管N5接收第七反相器INV28的输出信号作为其栅极输入信号。

内部信号输出单元253操作如下：当数据输出信号DOUT_EN及测试模式信号TM_EM处于逻辑电平低电平时，禁用输出级511，且接着当测试模式信号TM_EM在测试模式中变成逻辑电平高电平时，开始启用输出级511。

同时，响应于测试模式信号TM_EM，第一转移区段501中的第一传输门TG5及第二转移区段507中的第三传输门TG7被禁用，而第二传输门TG6及第四传输门TG8被启用。亦即，未将数据信号DATA传递至输出级511且将监视源信号SOURCESIG传递至输出级511。

其后，输出级511接收监视源信号SOURCESIG以产生及传递监视信号OUTSIG至数据衬垫。

可存在将数据衬垫用作监视信号OUTSIG的输出衬垫的多个内部信号监视装置。

图6示出了说明将数据衬垫用作监视信号OUTSIG的输出衬垫的多个内部信号监视装置的方块图。

在图6中，半导体存储装置包括第一监视装置701、第二监视装置703、第n个监视装置705及用于控制这种监视装置的测试模式确定单元707。

因为数据衬垫用于输入/输出数据，所以使用数据衬垫以监视内部信号可能在自存储单元读出数据时必须受约束，该数据必须在正常操作中被输出。然而，对于典型半导体存储装置(例如，DRAM)，诸如X4、X8或X16操作模式之类的位构成(bit organization)整合于单一芯片上。因此，在X4或X8操作模式中，8或12个数据衬垫未被使用且因此可用作备用衬垫，且因此有可能在备用衬垫用于内部信号监视的情况下减少对额外衬垫的需要。此外，尽管数据实际上在测试模式中未输出至数据衬垫，但藉由使用备用衬垫俘获存储装置的状态来监视内部信号为合适的。

上述参考图5D的内部信号输入单元的描述，将数据衬垫用作监视信号OUTSIG的输出衬垫的多个内部信号监视装置中的每一个的操作是本领域的技术人员所熟悉的，因此在此不再描述。

图7示出了说明测试模式确定单元707的电路图。

测试模式确定单元707具有单独测试模式信号产生器601及组合电路603。单独测试模式信号产生器601产生单独测试模式信号群TM<0:n>。组合电路603组合单独测试模式信号群TM<0:n>以输出测试模式信号TM_EN。

组合电路603包括用于接收单独测试模式信号群TM<0:n>的或非门及用于使或非门的输出信号反相以输出测试模式信号TM_EN的反相器。

因此，如图8A及图8B中所示，所设计的内部信号监视装置可整合至半导体存储装置中。

在图8A中，探针装置用以监视传输至衬垫的内部信号，藉此可使用整合的内部信号监视装置来解决关于内部信号失真的现有的问题。

参考图8B，探针卡用以监视传输至衬垫的内部信号(藉由整合的内部信号监视装置)，藉此可解决关于内部信号失真的现有的问题。

如上文所述，当监视半导体存储装置中的内部信号时，现有的监视操作存在内部信号被监视为失真状态的问题，这是因为以使探针与待检验的节点直接接触的方式执行现有的监视操作。根据本发明，在监视操作由测试模式信号控制且指示内部信号的状态的监视信号传输至衬垫的情况下，可克服此问题。

此外，当监视封装的半导体存储装置中的内部信号时，现有的监视操作是在移除封装材料后进行的，而根据本发明的监视操作允许经由外部引脚监视传输至衬垫的内部信号而不必移除封装材料。

本发明不限于所述描述及附图，本领域的技术人员在不脱离本发明的范畴及精神的前提下可对本发明的较佳实施例进行各种修改、改变及变化。

尽管对于在输入及输出信号为逻辑高电平HIGH时这种信号有效的状况示出了用于本发明的较佳实施例中的逻辑电路，但此类型的逻辑电路及其构造可视有效信号的极性而变化。此外，因为不同种类的逻辑电路及其构造过多以致于不可能逐一地提及，且自本文所揭示内容的教示，其变化可由本领域的技术人员所了解，所以将不描述其细节。

此外，内部信号输入单元及内部信号输出单元描述为包括多个逻辑电路，但其仅为实例。

如上可见，本发明可经由接收内部信号的监视版本的衬垫来容易地监视内部信号，且不干扰内部信号。这就防止了将由内部信号失真造成的运算误差。

此外，本发明可经由接合至衬垫的外部引脚来监视封装的半导体存储装置中的内部信号，藉此有助于监视内部信号且减少开发产品所需的时间。

本发明要求申请日为2006年9月21日、申请号为10-2006-91630的韩国专利申请的优先权，在此将其作为参考引入。

Claims (21)

1.一种在半导体存储装置中的内部信号监视装置，其包含：

内部信号输入单元，其用以接收一待监视的内部信号且具有一输出以响应于一测试模式信号来提供一监视源信号；

内部信号输出单元，其具有一耦接至该内部信号输入单元的该输出的输入，该内部信号输出单元用以响应于该测试模式信号来将该监视源信号传输至该半导体存储装置的一预定衬垫；以及

测试模式确定单元，用于输出所述测试模式信号。

2.如权利要求1的内部信号监视装置，其中该衬垫选自以下各组：接收一地址信号的地址衬垫、接收/输出一数据的数据衬垫、接收一指令信号的指令衬垫及一备用衬垫。

3.如权利要求1的内部信号监视装置，其中该内部信号输入单元用以接收待监视的多个内部信号及多个测试模式信号。

4.如权利要求3的内部信号监视装置，其中该内部信号输入单元包括：

多个输入单元，其用于分别接收该多个内部信号及该多个测试模式信号以输出多个输入信号；以及

一组合器，其用于组合自该多个输入单元输出的该多个输入信号。

5.如权利要求4的内部信号监视装置，其中该多个输入单元中的每一个包括：

与非门，其用于接收所述内部信号中的一对应内部信号及所述测试模式信号中的一对应测试模式信号；以及

缓冲单元，其用于缓冲该与非门的一输出信号以输出所述输入信号中的一对应输入信号。

6.如权利要求5的内部信号监视装置，其中该缓冲单元包括多个反相器。

7.如权利要求4的内部信号监视装置，其中该组合器包括：

或非门，其用于接收该多个输入信号；以及

反相器，其用于使该或非门的一输出信号反相以输出该监视源信号。

8.如权利要求4的内部信号监视装置，其中该组合器包括：

多个第一传输门，各用于响应于所述测试模式信号中的一对应测试模式信号来传递所述输入信号中的一对应输入信号；

锁存电路，其用于锁存所述传输门的输出信号；以及

反相器，其用于使该锁存电路的一输出信号反相以输出该监视源信号。

9.如权利要求3的内部信号监视装置，其中该内部信号输出单元包括一第一缓冲器，该第一缓冲器用于缓冲该监视源信号以将其传输至该衬垫。

10.如权利要求9的内部信号监视装置，其中该缓冲器包括多个反相器。

11.如权利要求3的内部信号监视装置，其中该内部信号输出单元包括：

反相器，其用于使该测试模式信号反相；

第一PMOS晶体管，其用于接收该反相器的一输出信号作为一栅极输入信号；

第一NMOS晶体管，其用于接收该测试模式信号作为一栅极输入信号；以及

第二PMOS晶体管及第二NMOS晶体管，其具有一耦接至该衬垫的共同级，并且第二PMOS晶体管和第二NMOS晶体管用于接收该监视源信号作为其栅极输入信号。

12.如权利要求3的内部信号监视装置，其中该内部信号输出单元包括：

与非门，其用于接收该测试模式信号及该监视源信号；

第一缓冲单元，其用于缓冲该与非门的一输出信号；

PMOS晶体管，其耦接至该衬垫，该PMOS晶体管用于接收该第一缓冲单元的一输出信号作为一栅极输入信号；

反相器，其用于使该测试模式信号反相；

或非门，其用于接收该反相器的一输出信号及该监视源信号；

第二缓冲单元，其用于缓冲该或非门的一输出信号；以及

NMOS晶体管，其耦接至该衬垫，该NMOS晶体管用于接收该第二缓冲单元的一输出信号作为一栅极输入信号。

13.如权利要求12的内部信号监视装置，其中该第一缓冲单元及该第二缓冲单元包括多个反相器。

14.如权利要求3的内部信号监视装置，其中该内部信号输出单元包括：

第一转移区段，其用于传输一数据及该监视源信号；

第二转移区段，其用于传输该数据及该监视源信号；

输出级，其用于响应于第一控制信号及第二控制信号来将该第一转移区段及该第二转移区段的输出信号传递至一数据衬垫；及

控制器，其用于产生该第一控制信号及该第二控制信号以控制该输出级。

15.如权利要求14的内部信号监视装置，其中该第一转移区段及该第二转移区段中的每一区段具有：

反相器，其用于使该测试模式信号反相；

与非门，其用于接收一时钟信号及该反相器的一输出信号；

第一传输门，其用于响应于该与非门的一输出信号来传输该数据；以及

第二传输门，其用于响应于该测试模式信号来传递该监视源信号。

16.如权利要求14的内部信号监视装置，其中该输出级具有：

第一PMOS晶体管，其用于自该控制器接收该第一控制信号作为一栅极输入信号以重置一第一线；

第一锁存电路，其用于锁存转移至该第一线的该第一转移区段的一输出信号；

第一缓冲单元，其用于缓冲该第一锁存电路的一输出信号；以及

第二PMOS晶体管，其耦接至该衬垫，该第二PMOS晶体管用于接收该第一缓冲单元的一输出信号作为一栅极输入信号。

17.如权利要求16的内部信号监视装置，其中该输出级进一步包括：

第一NMOS晶体管，其用于自该控制器接收该第二控制信号作为一栅极输入信号以重置一第二线；

第二锁存电路，其用于锁存转移至该第二线的该第二转移区段的一输出信号；

第二缓冲单元，其用于缓冲该第二锁存电路的一输出信号；以及

第二NMOS晶体管，其用于接收该第二缓冲单元的一输出信号作为一栅极输入信号，

其中该第二PMOS晶体管及该第二NMOS晶体管具有一耦接至该衬垫的共同级。

18.如权利要求17的内部信号监视装置，其中该第一缓冲单元及该第二缓冲单元中的每一个包括多个反相器。

19.如权利要求14的内部信号监视装置，其中该控制器具有：

或非门，其用于接收一数据输出信号以输出该第二控制信号，该数据输出信号用于控制该测试模式信号及该数据的输出；以及

反相器，其用于使该或非门的一输出信号反相以输出该第一控制信号。

20.一种监视一半导体存储装置的一内部信号的方法，该方法包含：

藉由接收待监视的该内部信号且响应于一测试模式信号来在该半导体存储装置内输出一监视源信号；以及

响应于该测试模式信号来将该监视源信号传输至该半导体存储装置的一预定衬垫。

21.如权利要求20的方法，其中该衬垫为接收一地址信号的地址衬垫、接收/输出一数据的数据衬垫、接收一指令信号的指令衬垫及备用衬垫中的一个。

Images