JPH03205696A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装直に関し、例えば自動書き込
みと消去機能が付加されたＥＥＰＲＯＭ（エレクトリカ
リ・イレーザブル＆プログラマブル・リード・オンリー
・メモリ）等に利用して有効な技術に関するものである
． 〔従来の技術〕 メモリアレイの一部にマスクＲＯＭ化した不揮発性記憶
素子を配置し、ＥＰＲＯＭ　（イレーザブル＆プログラ
マプル・リード・オンリー・メモリ）の製品識別コード
等を記憶させて、それをセンスアンプ及びデータ出力バ
ッファを介して読み出し可能にしたＥＰＲＯＭがある．
このようなＥＦＲＯＭに関しては、例えば、■日立製作
所発行『日立ＩＣメモリデータブック（ＨＮ２７Ｃ１０
２４ＨＧシリーズ）Ｊがある． 〔発明が解決しようとする課題〕 従来のＥＥＰＲＯＭでは、消去動作をマイクロプロセッ
サにより実行させるものであるため、ＥＥＰＲＯＭをシ
ステムに置いたまま消去動作を実行するのが極めて煩雑
になる．また、消去動作が実行される比較的長い時間に
わたってマイクロプロセッサがＥＥＦＲＯＭの消去動作
に占有されてしまい、事実上システムが停止してしまう
．そこで、本願発明者等は、先にＥＥＰＲＯＭの内部に
自動書き込み又は消去を行うシーケンス制御回路を内蔵
させることを考えた．しかしながら、このような制御回
路を設けると、例えば、制御回路の信号配線上に電気的
接続可能なブロープ針を当てて個々の回路動作状態を観
察するか、もしくは信号配線上にエレクトロンビーム照
射にょる遣電状艙の観察を行って回路動作解析を行う等
のように回ａｍ能試験が極めて煩雑になる．この発明の
目的は、内部回路情報を選択的に出力させるａＰ．を付
加した半導体記憶１９２を提供することにある． この発明の他の目的は、複雑な内部回路のティスティン
グを容易にした半導体記憶装ｌを提供することにある． この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう． 〔課題を解決するための手段〕 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の遣りである．すなわち、記
憶素子がマトリックス配覆されて構威されたメモリアレ
イ内の前記記憶素子の記憶情報を増幅するセンスアンプ
と出力バッファとの間に、出力切り換え機能を付加して
出力バッファを通して所定の内部情報を選択的に出力さ
せるｍ能を設ける． 〔作　用〕 上記した手段にれば、メモリアレイ内の記憶情報や製品
コード等の他、内部回路の任意の信号を選択的に出力で
きるから、内部回路の動作確認等が容易に行える． 〔実施例〕 第１図には、この発明が適用されたＥＥＰＲＯＭの一実
施例であるメモリアレイ部の回路図と周辺回路のブロッ
ク図が示されている．同図の各回路素子は、特に制限さ
れないが、公知のＣＭＯＳ（相補型ＭＯＳ）集積回路の
製造技術によって、１個の単結晶シリコンのような半導
体基板上において形威される．同図において、Ｐチャン
ネルＭＯＳＦＥＴは、そのチャンネル（バックゲート）
部に矢印が付加されることによってＮチャンネルＭＯ　
Ｓ　Ｆ　ＥＴと区別される．このことは他の図面におい
ても同様である． 特に制限されないが、集積回路は、単結晶Ｐ型シリコン
からなる半導体基板に形威される．ＮチャンネルＭＯ　
Ｓ　Ｆ　ＥＴは、かかる半導体基板表面に形威されたソ
ース領域、ドレイン領域及びソース領域とドレイン領域
との間の半導体基板表面に薄い厚さのゲート絶縁膜を介
して形威されたポリシリコンからなるようなゲート電極
から構威される．ＰチャンネルＭＯＳＦＥＴは、上記半
導体基板表面に形威されたＮ型ウェル領域に形威される
．これによって、半導体基板は、その上に形威された複
数のＮチャンネルＭＯ　Ｓ　Ｆ　ＥＴの共通の基板ゲー
トを構威し、回路の接地電位が供給される．Ｎ型ウェル
領域は、その上に形威されたＰチャンネルＭＯ　Ｓ　Ｆ
　ＥＴの基板ゲートを構戒する．ＰチャンネルＭＯＳＦ
ＥＴの基板ゲートすなわちＮ型ウェル領域は、電源電圧
Ｖｃｃに結合される．ただし、高電圧回路であれば、そ
れに対応するＰチャンネルＭＯＳＦＥＴが形威されるＮ
型ウエル領域は、外部から与えられる高電圧ｖｐｐ、内
部発生高電圧等に接続される． あるいは、集積回路は、単結晶Ｎ型シリコンからなる半
導体基板上に形威してもよい．この場合、Ｎチャンネル
ＭＯ　Ｓ　Ｆ　ＥＴと不揮発性記憶素子はＰ型ウェル領
域に形威され、ＰチャンネルＭＯＳＦＥＴはＮ型基板上
に形威される． 特に制限されないが、この実施例のＥＥＦＲＯＭは、外
部端子から供給されるＸ，Ｙアドレス信号ＡＸ．ＡＹを
受けるアドレスバフファＸＡＤＢ．ＹＡＤＢを通して形
威された相補アドレス信号がアドレスデコーダＸＤＣＲ
．ＹＤＣＲに供給される．特に制限されないが、上記ア
ドレスバッファＸＡＤＢ．ＹＡＤＢは内部チップ選択信
号賞により活性化され、外部端子から供給されるアドレ
ス信号ＡＸ，ＡＹを取り込み、外部端子から供給された
アドレス信号と同相の内部アドレス信号と逆相の内部ア
ドレス信号とからなる相補アドレス信号を形成する．ア
ドレスバフファＸＡＤＢ．ＹＡＤＢへ入力される信号Ｂ
Ｓ，ＡＸＩ．ＹＡＩ等は、後述する消去モードで使われ
る信号であり、通常の書き込み／読み出しモードには影
響を与えない． ロウ（Ｘ）アドレスデコーダＸＤＣＲは、アドレスデコ
ーダ活性化信号ＤＥにより活性化され、対応するアドレ
スバフファＸＡＤＢの相補アドレス信号に従ったメモリ
アレイＭ−ＡＲＹのワード線の選択信号を形成する． カラム（Ｙ）アドレスデコーダＹＤＣＲは、アドレスデ
コーダ活性化信号ＤＢにより活性化され、対応するアド
レスバッファＹＡＤＢｏ相補アドレス信号に従ったメモ
リアレイＭ−ＡＲＹのデータ線の選択信号を形威する． 上記メモリアレイＭ−ＡＲＹは、代表として１つが示さ
れている．このメモリアレイＭ−ＡＲＹは、例示的に示
されているコントロールゲートとフローティングゲート
を有するスタックドゲート構造の記憶素子（不揮発性メ
モリ素子・・ＭＯＳＦＢＴＱ１〜Ｑ６）と、ワード線Ｗ
ｌ，Ｗ２・・、及びデータ線Ｄ１〜Ｄｎとにより構威さ
れている．上記記憶素子は、特に制限されないが、ＥＰ
ＲＯＭの記憶素子と類似の構造とされる．ただし、その
消去動作が後述するようにフローテイングゲートとソー
ス線ＣＳに結合されるソース間のトンネル現象を利用し
て電気的に行われる点が、従来の紫外線を用いたＥＦＲ
ＯＭの消去方法と異なる． 上記メモリアレイＭ−ＡＲＹにおいて、同じ行に配置さ
れた記憶素子Ｑｌ−Ｑ３　（Ｑ４〜Ｑ６）のコントロー
ルゲートは、それぞれ対応するワード線Ｗｌ　　（Ｗ２
）に接続され、同じ列に配直された記憶素子Ｑｌ，Ｑ４
〜Ｑ３，Ｑ６のドレインは、それぞれ対応するデータ線
Ｄ１〜Ｄｎに接続されている．上記記憶素子のソースは
、ソース線ＣＳに結合される． この実施例では、ソース線ＣＳには消去回路ＥＲＣによ
りスイッチ制御され、書き込み・読み出しモード時にオ
ン状態になってソース線ＣＳに回路の接地電位を与える
ＮチャンネルＭＯ　Ｓ　Ｆ　ＥＴＱＩＯと、消去モード
の時にオン状態になってソース線ＣＳに消去用の高電圧
Ｖｌ）Ｐを与えるＰチャンネルＭＯＳＦＥＴＱＩ　７が
設けられる．なお、上記メモリアレイＭ−ＡＲＹの部分
的な消去を可能にしたいなら、マトリックス配置される
記憶素子が縦方向にＭブロックに分割されて各ブロック
毎に上記ソース線がそれぞれに設けられる．上記のよう
なソース線ＣＳの分割に応じて上記のような消去回路Ｅ
ＲＣが設けられる．この場合、分割されたブロックのう
ちどのブロックの消去を行うかを決めるために、各消去
回路をアドレス信号により指定することが必要になる．
上記のようにメモリアレイＭ−ＡＲＹの全メモリセルを
一括消去する場合には、ソース線ＣＳは１つとされそれ
に対応して上記消去回路ＥＲＣとＭＯＳＦＥＴＱＩＯと
Ｑ１７が設けられる． 特に制限されないが、８ビット（あるいは１６ビット等
）のような複数ビットの単位での書き込み／読み出しを
行うため、上記メモリアレイＭ一ＡＲＹは、合計で８組
（あるいは１６組等）のように複数組設けられるよう構
威される．同図には、８ビット単位のメモリアクセスを
行うＥＥＰＲＯＭの例が示されている． 上記１つのメモリアレイＭ−ＡＲＹを構成する各データ
線Ｄ１〜Ｄｎは、上記アドレスデコーダＹＤＣＲによっ
て形威された選択信号を受けるカラム（列）選択スイッ
チＭＯＳＦＥＴＱ７〜Ｑ９を介して、共通データ線ＣＤ
に接続される．共道データ線ＣＤには、外部端子Ｉ／Ｏ
から入力される書込み信号を受ける書込み用のデータ入
カバッファＤＩＢの出力端子がスイッチＭＯＳＦＥＴＱ
１８を介して接続される．同様に他の残り７個のメモリ
アレイＭ−ＡＲＹに対しても、上記同様なカラム選択回
路スイッチＭＯ　Ｓ　Ｆ　ＥＴが設けられ、それに対応
したアドレスデコーダにより選択信号が形威される． 上記メモリアレイＭ−ＡＲＹに対応して設けられる共通
データ線ＣＤには、スイッチＭＯＳＦＥＴＱ１６を介し
てセンスアンプＳＡの入力段回路を構成し、次に説明す
る初段増幅回路の入力端子に結合される．便宜上、上記
初段増幅回路を構或するＭＯＳＦＥＴＱＩ　１〜Ｑｌ５
と縦列形態のＣＭＯＳインバータ回路Ｎ１とＮ２とで構
威される回路をセンスアンブＳＡと呼ぶ事とする．セン
スアンブＳＡには、通常読み出し時には比較的低い電源
電圧Ｖｃｃが供給され、消去ベリファイ時には上記電圧
Ｖｃｃより低い電圧となる電源電圧Ｖｃｖが供給される
． 上記例示的に示されている共通データ線ＣＤは、読み出
し制御信号ｒｅによりオン状態にされるＭＯＳＦＥＴＱ
Ｉ　６を通して、そのソースが接続されたＮチャンネル
型の増幅ＭＯＳＦＥＴＱＩ　１のソースに接続される．
この増＠Ｍｏ　Ｓ　Ｆ　ＥＴＱ　１ｌのドレインと電源
電圧端子Ｖｃｃ／Ｖｃｖとの間には、そのゲートに回路
の接地電位の印加されたＰチャンネル型の負ＷＩＭＯＳ
ＦＥＴＱ１２が設けられる．上記負荷ＭＯＳＦＥＴＱＩ
　２は、読み出し動作のために共通データ線ＣＤにプリ
チャージ電流を流すような動作を行う． 上記増幅ＭＯＳＦＥＴＱＩ　１の感度を高くするため、
スイッチＭＯＳＦＥＴＱＩ　６を介した共通データ線Ｃ
Ｄの電圧は、Ｎチャンネル型の駆動ＭＯＳＦＥＴＱ１３
とＰチャンネル型の負荷ＭＯＳＦＥＴＱＩ　４とからな
る反転増幅回路の入力である駆動ＭＯＳＦＥＴＱ１３の
ゲートに供給される．この反転増幅回路の出力電圧は、
上記増幅ＭＯＳＦＥＴＱＩＩのゲートに供給される．さ
らに、センスアンプの非動作期間での無駄な電流消費を
防止するため、上記増幅ＭＯＳＦＥＴＱＩ　１のゲート
と回路の接地電位点との間には、ＮチャンネルＭＯＳＦ
ＥＴＱＩ　５が設けられる．このＭＯＳＦＥＴＱ１５と
上記ＰチャンネルＭＯＳＦＥＴＱＩ４のゲートには、共
通にセンスアンプの動作タイミング信号ＳＣが供給され
る． メモリセルの読み出し時において、センスアンプ動作タ
イミング信号ｓｃはロウレベルにされ、ＭＯＳＦＥＴＱ
Ｉ　４はオン状態に、ＭＯ　Ｓ　Ｆ　ＥＴＱ１５はオフ
状態にされる．メモリセルは、書込みデータに従って、
ワード線の選択レベルに対して高いしきい値電圧か又は
低いしきい値電圧を持つものである． 各アドレスデコーダＸＤＣＲ．ＹＤＣＲによって選択さ
れたメモリセルがワード線が選択レベルにされているに
もかかわらずオフ状態にされている場合、共通データ線
ＣＤは、ＭＯＳＦＥＴＱＩ２とＱｌｌからの電流供給に
よって比較的ハイレベルにされる．一方、選択されたメ
モリセルがワード線選択レベルによってオン状態にされ
ている場合、共通データ′ａｃＤは比較的ロウレベルに
される． この場合、共通データ線ＣＤのハイレベルは、このハイ
レベルの電位を受ける反転増幅回路により形威された比
較的低いレベルの出力電圧がＭＯＳＦＥＴＱＩＩのゲー
トに供給されることによって比較的低い電位に制限され
る．一方、共通データ線ＣＤのロウレベルは、このロウ
レベルの電位を受ける反転増幅回路により形威された比
較的高いレベルの電圧がＭＯＳＦＥＴＱＩ　１のゲート
に供給されることによって比較的高い電位に制限される
．各データ線Ｄ１〜Ｄｎとソース線との間に設けられた
スイッチＭＯＳＦＥＴＱ１９〜Ｑ２１は、ゲートに供給
される制御信号ＤＳが後述するように中間レベルにされ
るため、非選択状態のデータ線の電荷を放電させる． なお、上記増幅用のＭＯＳＦＥＴＱＩ　１は、ゲート接
地型ソース入力の増幅動作を行い、その出力信号をＣＭ
ＯＳインバータ回ＩＷＮＩの入力に伝える．ＣＭＯＳイ
ンバータ回路Ｎ２は、上記ＣＭＯＳインバータ回路Ｎ１
の出力信号を波形整形した信号ＳＯ（Ｓｌ〜Ｓ７＞を形
威して対応したデータ出力バフファＤＯＢの入力に伝え
る．データ出力バフファＤＯＢは、通常動作モードのと
きには上記信号Ｓｏ（Ｓｌ〜Ｓ７）を増幅して外部端子
Ｉ／Ｏへ送出させる． この実施例において、上記データ出力バッファＤＯＢは
、上記のような読み出しデータの出力機能の他、次のよ
うな出力機能が設けられる．外部端子Ｉ／ＯのうちＯな
いし６に対応したデータ出力バッファＤＯＢは、出力制
御信号ＯＣにより入力部に設けられた切り換え回路によ
りセンスアンプから切り離されて、内部回路ＬＯＧＣの
動作シーケンス等のような内部状態を示す信号ｆｌ，ｆ
２等を出力する。

上記外部端子Ｉ／Ｏから供給される書き込み信号は、デ
ータ人カバッファＤＩＢを介して、上記共通データ線Ｃ
Ｄに伝えられる．他のメモリアレイＭ−ＡＲＹに対応し
た共通データ線と外部端子との間においても、上記同様
な入力段回路及びセンスアンプ並びにデータ出力バッフ
ァからなる読み出し回路と、データ入力バッファからな
る書き込み回路とがそれぞれ設けられる。

タイミング制御回路ＣＮＴＲは、特に制限され場合があ
る）及びｖｐｐに供給されるチップイネーブル信号，ア
ウトプットイネーブル信号．ライトイネーブル信号，イ
レーズイネーブル信号及び書込み／消去用高電圧ｖｐｐ
と後述するような自動消去制御動作を行う内部回路ＬＯ
ＧＧから供給される信号ＰＰ，ＥＳ，ＤＣ．ＥＶ，ＡＥ
Ｄ及びＶＥ等に応じて、内部制御信号ｃｅ，ｓｃ等の内
部タイミング信号、及びアドレスデコーダ等に選択的に
供給する読み出し用低電圧Ｖｃｃ／消去ベリファイ用低
電圧Ｖｃｖ／書き込み用高電圧ｖｐｐの電圧切り換えを
行う．上記各信号ＰＰ，ＥＳ，ＤＣ，ＥＶ，ＡＥＤ及び
ＶＥ等は、消去以外のモードではタイミング制御回路Ｃ
ＮＴＲの動作に影響を与えない．すなわち、消去モード
のときのみ、上記各信号ＰＰ．ＥＳ，ＤＣ．ＥＶ．ＡＥ
Ｄ及びＶＥ等が有効とされ、それに対応した消去動作の
ための各種信号が発生される． 上記タイミングＵＳ回路ＣＮＴＲの具体的回路構威につ
いては、詳細に説明しないが、後述する動作説明からそ
の概要が理解されよう．信号ＣＥがハイレベルで、端子
ＶＰＰに高電圧が供給されない状態ではＥＥＰＲＯＭは
非選択状態である。

レベルで端子ｖｐｐに高電圧が供給されない状態（信号
ｖｐがロウレベル）ならば読み出しモードとされ、上記
内部信号ｃｅはロウレベルに、信号ＤＥ．ｓｃ，ｒｅが
ハイレベルにされる．アドレスデコーダＸＤＣＲ，ＹＤ
ＣＲ，データ入力回路ＤＩＢにはその動作電圧として低
電圧Ｖｃｃ（約５■）が供給される。これにより、セン
スアンプＳＡが動作状態になって上記のような読み出し
動作が行われる。このとき、信号ＤＳ中間電圧となり、
上記メモリアレイＭ−ＡＲＹのＭＯＳＦＥＴＱＩ９ない
しＱ２１を制御して、非選択状態のデータ線の！荷を放
電させる． 信号ＣＢがロウレベルで、信号ＯＥがハイレベレベルで
端子ｖｐｐに高電圧が供給された状態ならば書き込みモ
ードとされる．このとき、内部信号ｃｅはロウレベルに
、信号ＤＥ．ＷＰ，ｗｒ，ＰＧはハイレベルにされ、信
号ＤＳ，ｓｃ，ｒｅ，はロウレベルにされる．信号ＤＥ
のハイレベルによりアドレスデコーダＸＤＣＲ，ＹＤＣ
Ｒが活性化され、メモリアレイＭ−ＡＲＹの１つのワー
ド線と、１つのデータ線が選択される．アドレスデコー
ダＸＤＣＲ，ＹＤＣＲ及びデータ入カバッファＤＩＢに
は、その動作電圧として高電圧ｖｐｐが供給される．信
号ｒｅのロウレベルによりＭＯＳＦＥＴＱ１６がオフ状
態に、信号ＤＳのロウレベルによりＭＯＳＦＥＴＱＩ　
９ないしＱ２１がオフ状態にされ、信号ＳＣのロウレベ
ルによりセンスアンプＳＡは非活性化され、データ出力
バッファＤＯＢも同様に非活性化される。

書き込みが行われるワード線は、その電位が上記高電圧
ｖｐｐに従った約１２Ｖのような高電圧になる．フロー
ティングゲートに電子を注入すべきメモリセル（記憶素
子）が接続されたデータ線は信号ｗｒのハイレベルに応
じてオン状態にされたＭＯＳＦＥＴＱＩ　８とデータ入
力バフファＤＩＲを介して高電圧ｖｐｐに従った高電圧
になる．これにより、記憶素子にチャンネル飽和電流が
流れ、データ線に結合されたドレイン近傍のピンチオフ
領域では高電界により加速された電子がイオン化を起こ
し、高エネルギーを持つ電子、いわゆるホットエレクト
ロンが発生する．一方、フローティングゲートは、ワー
ド線が結合されたコントロールゲートの電圧とドレイン
電圧、及び基板とフローティングゲート間の容量とフロ
ーティングゲートとコントロールゲートとの容量とに決
まる電圧となり、ホントエレクトロンを誘引して、フロ
ーティングゲートの電位を負にする．これにより、コン
トロールゲートが結合されたワード線の電位を選択状態
にしても、非導通状態になるようにしきい値電圧を高く
する．上記電子の注入を行わない記憶素子のドレイン（
非選択データ線）は、ドレイン近傍のピンチオフ領域で
ホントエレクトロンが発生しないような低いレベルにさ
れる．なお、上記のような書き込みが行われない記憶素
子は、そのしきい値電圧が比較的低いままとされ、ワー
ド線の選択動作によって電流が流れる．信号ＧＥがロウ
レベルで、信号ＯＥがロウレベルで、信号ＷＥがハイレ
ベルで、信号ＥＥがハイレベルで端子ＶＰｐに高電圧が
供給された状態ならば、書き込みベリファイモードとさ
れ、端子ｖｐｐに高電圧が供給されている以外は前記読
み出しモードと同じ状態になる．アドレスデコーダＸＤ
ＣＲ．ＹＤＣＲ及びデータ入力回路ＤＩＢにはその動作
電圧が上記高電圧ＶＰｐから低電圧Ｖｃｃに切り換えら
れて供給される．書き込み／インヒビフトモードでは各
デコーダは活性化されているが、書き込み／消去用の高
電圧ｖｐｐが各デコーダには供給されない状態である．
信号ＤＳがハイレベルとなり、データ線の放電が行われ
る書き込み／書き込みベリファイ／消去の準備期間であ
る．上記内部回路ＬＯＧＧにより実現される自動消去動
作は、第４図に示したフローチート図を参照して次に説
明する． 同図において、実際の消去動作に先立って同図に点線で
示すような一連のプレライト動作が実行される．すなわ
ち、消去する前のメモリアレイＭ−ＡＲＹにおけるメモ
リセルの記憶情報、言い換えるならば、記憶素子のしき
い値電圧は、前記のような書き込みの有無に従って高低
さまざまである．上記のプレライト動作は、電気的消去
動作に先立って全記憶素子に対して書き込みを行うこと
により、未書き込みのメモリセルであるいわば消去状態
のメモリセルに対して、この実施例による内部自動消去
動作が行われることによって負のしきい値電圧になるメ
モリセルが発生するのを防ぐものである． このプレライト動作は、ステップ（１）において、個々
のメモリセルを選択するためのアドレス信号をアドレス
カウンタ回路で発生させるというアドレス設定が行われ
る． ステップ（２）において、書き込みパルスを発生させて
書き込み（プレライト〉を行う． この書き込みの後にステップ（３）において、上記アド
レスカウンタ回路をインクリメント（＋１）動作させる
という、アドレスインクリメントを行う． ステップ《船において、最終アドレスか否かを判定して
、最終アドレスまで上記のプレライトが行われていない
（Ｎ　Ｏ）の場合は、上記書き込みのステップ（２）に
戻り書き込みを行う．これを最終アドレスまで繰り返し
て行うものである．上記のようにアドレスインクリメン
ト（３）の後に最終アドレスの判定の有無を行うもので
あるため、実際に判定されるアドレスは最終アドレス＋
１となるものである． 上記のようなプレライトが終了すると、以下のような消
去動作が実行される． ステップ（５）においては、消去動作のためのアドレス
の初期設定を行う．この実施例では全メモリセルを一括
消去するため、このアドレスの初期設定は消去動作それ
自体には格別の意味を持たない．このアドレス設定は、
その後に行われる消去ベリファイのために必要とされる
． ステップ（６）では、一括消去のための消去パルスが発
生される．この後、上記アドレス設定に従いステップ（
７）において、ベリファイ動作が行われる．このベリフ
ァイ動作では、後述するように動作電圧が低電圧Ｖｃｃ
より更に低い例えば３．５■のような低い電圧Ｖｃｖｏ
下に前記のような読み出し動作が行われる．この読み出
し動作において、読み出し信号が“Ｏ゛ならば、しきい
値電圧が上記３．５Ｖ以下の消去状態にされたものと認
められるから、ステップ｛８｝においてアドレスインク
リメントを行う。そして、前記のプレライト動作と同様
に最終アドレスか否かの判定を行い、最終アドレスでな
い場合（ＮＯ）にはステンプ（７）に戻り、上記同様な
ベリファイ動作を行う．これを最終アドレスまで繰り返
して行うことにより、消去動作を終了する．この消去動
作では、前記のようにメモリアレイＭ−ＡＲＹを一括消
去するものであるため、全メモリセルのうち書き込み動
作によって最もしきい値電圧が高くされたメモリセルに
より消去回敗が決められる．すなわち、最もしきい値電
圧が高くされたメモリセルが、上記３．５ｖで読み出し
が可能、すなわち低いしきい値電圧を持つまでステンプ
（６）における消去パルスが、ステップ（７）のベリフ
ァイ結果に基づいて行われるものとなる。

第２図には、上記データ出力バッファＤＯＢの一実旌例
の回路図と、それに関連する回路のブロンク図が示され
ている． この実施例では、クロフクドインバー夕回路ＣＮｌない
しＣＮ３をデータ出力バフファＤＯＢの入力切り換え回
路として用いている．すなわち、通常モードのときには
、クロソクドインバー夕回路ＣＮＩを動作状態にし、残
りのクロフクドインバー夕回路ＣＮ２，ＣＮ３を非動作
状態にして出カハイインピーダンス状態にするものであ
る．これにより、データ出力バッファＤＯＢの入力回路
であるインバータ回路Ｎ１には、センスアンプＳＡの出
力信号が伝えられる． 出力回路は、出力ｍｉｉ信号ｄｏｃがロウレベルのとき
ノア（ＮＯＲ）ゲート回路Ｇ２と、上記出力制御信号ｄ
ｏｃの反転信号を受けるナンド（ＮＡＮＤ）ゲート回路
Ｇ１とがゲートを開いて、上記センスアンブＳＡから伝
えられた信号を増幅して外部端子Ｉ／Ｏへ送出させる．
出力回路は、上記出力制御信号ｄｏｃがハイレベルなら
、センスアンプＳＡ等からの入力信号に無関係にナンド
ゲート回路Ｇｌの出力信号がハイレベルに、ノアゲート
回路Ｇ２の出力信号がロウレベルになってＮチャンネル
型の出力ＭＯＳＦＥＴＱ２０とＰチャンネル型の出力Ｍ
ＯＳＦＥＴＱ２　１を共にオフ状態にする．チップ非選
択状態や書き込みモードのときには、上記出力制御信号
ｄｏｃによりデータ出力バッファは、その出力がハイイ
ンピーダンス状態にされる． 前記のような消去モードのときに、適当な制御信号の組
み合わせによりテストモードを指示すると、クロフクド
インバー夕回路ＣＮ２又はＣＮ３を選択的に活性化させ
ることができる．これにより、消去モードのときの内部
シーケンス動作が正常に行われているか否かを示す所定
の信号ｆｌ，ｆ２を外部に取すようにするものである．
例えば、プレライト又は消去ベリファイのときに動作す
るアドレスカウンタの出力信号が出力される．このとき
、入出力端子Ｉ／Ｏが８ビットからなる場合、８ビット
のアドレス信号のモニターを行うことができる． また、前記第４図における各動作シーケンスのキーとな
る信号ＰＰ，ＥＳＳＤＣ，ＥＶ，ＡＤＥ、ＶＥ等の中か
ら適当に選んで出力させるようにするものである． これにより、書き込み／消去及び読み出し等の多数の動
作サイクルの組み合わせから間接的に上記の自動消去モ
ードが確実に実行されているか否かの判定するのでなく
、内部回路の動作シーケンスを直接判定できるから内部
機能試験の短縮化が可能になるものである． 第３図には、上記データ出力バッファＤＯＢの他の一実
施例の回路図と、それに関連する回路のブロック図が示
されている． この実施例では、上記のような内部国路の一作シーケン
スが正常に行われているか否かの判定の他、メモリアレ
イＭ−ＡＲＹに形威される記憶素子のしきい値電圧をモ
ニターすることを可能にした回路が示されている．セン
スアンプＳＡは、前記のような高感度及び高速読み出し
のために記憶素子のしきい値電圧のモニターには適さな
い。そこで、この実施例では、差動増幅回路等からなる
モニターアンプＭＡを設ける．このモニターアンプＭＡ
は、定圧素子によりそのロジックスレンシッルド電圧が
電源電圧Ｖｃｃの変動に無関係に一定に設定されている
．そして、制御信号の組み合わせ等からテストモードを
指示して、信号３ＣによりセンスアンプＳＡを非活性化
するとともに、信号ｍＯによりモニターアンプＭＡを活
性化する．この状態で、適当なメモリセルを選択して読
み出しを行う．このとき、電源電圧Ｖｃｃを変化させて
ワード線の電位を変化させる．このようなワード線の電
位変化により、モニターアンプＭＡの出力反転をデータ
出力バッファＤＯＢを遺して外部に出力させることによ
り、メモリセルのしきい値電圧をモニターすることがで
きる．すなわち、上記モニターアンプＭＡは、電源電圧
Ｖｃｃに無関係に一定のロジンクスレフシッルド電圧ヲ
持つタメ、ワード線のレベル変化に応じたメモリセルの
オン状Ｓ／オフ状態の切り換えに正しく反応した出力信
号を形威するものである．これにより、メモリセルのし
きい値電圧を外部から正確に把握することができる．す
なわち、このような出力回路とモニターアンプを用いる
ことによって、書き込み／消去状態のメモリセルのしき
い値電圧をモニターすることができるものとなる． このようなメモリセルのしきい値電圧をモニターする機
能と、前記内部口路の動作シーケンスを出力させるＩｌ
能とを合わせ持つようにするものであってもよい． 上記の実施例から得られる作用効果は、下記の通りであ
る．すわなち、 （１１記憶素子がマトリックス配置されて構威されたメ
モリアレイ内の前記記憶素子の記憶情報を増幅するセン
スアンプと出力バッファとの間に、出力させる出力切り
換え機能を付加して出力バッファを通して所定の内部情
報を選択的に出力させる機能を付加することにより、メ
モリアレイ内の記憶情報や製品コード等の他に、内部回
路の任意の信号を選択的に出力できるから内部回路の動
作確認等が容易に行えるという効果が得られる．（２）
上記（１）により、センスアンプとは別信号経路による
メモリセルのしきい値電圧をモニターする回路を設ける
ことによって、それを外部に出力させることができると
いう効果が得られる．（３）上記（１）により、ＥＥＰ
ＲＯＭに対して自動消去等の高ＩＩ能化しつつ、機能試
験が簡単に行えるという効果が得られる． 以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない．例えば、前記ＥＥＦＲ
ＯＭにおいて、メモリアレイの消去は、ソース線とワー
ド線とをそれぞれ分割して、その組み合わせにより消去
すべきメモリブロックを指定するものであってもよい．
記憶素子としては、ＥＦＲＯＭに用いられるスタックド
ゲート構造のＭＯＳ｝ランジスタの他、書き込み動作も
トンネル現象を用いるＦＬＯＴＯＸ型の不揮発性記憶素
子を用いるものであってもよい．書き込み／消去用の高
電圧ｖｐｐは、外部から供給される高電圧を用いるもの
に限定されない．すなわち、書き込み／消去時に流れる
電流が小さいならば、ＥＥＰＲＯＭの内部で低電圧Ｖｃ
ｃから公知のチャージポンプ回路等により昇圧したもの
を利用するものであってもよい。また、この内部昇圧電
源と外部高電圧Ｖｐｐとを併用するものとしてもよい． ＥＥＰＲＯＭは、通常の書き込み／読み出し等の制御を
行う回路部分（ＣＮＴＲ）や、消去アルゴリズムを制御
する回路部分（Ｌ　Ｏ　Ｇ　Ｃ）の構或は、上記のよう
な動作シーケンスを行うものであればランダムロジック
によるもの、プログラマブルロジンクアレイ　（ＰＬＡ
）、マイクロコンビュ一夕にソフトウェアを組み込むも
の等のように種々の実施形態を採ることができる． また、前記ＥＥＦＲＯＭの他、ＥＦＲＯＭに対しても自
動書き込みシーケンス回路を内藏させるものであっても
よい．例えば、マイクロプロセッサ等からアドレスと書
き込みデータが人力されると、ＥＰＲＯＭはシステムバ
スから切り離されて内部で自動ベリファイを行いつつ、
高速アルゴリズムによる自動書き込みを実施し、その終
了信号をマイクロプロセッサに対して出力させるように
するものであってもよい．この場合、データ出力バッフ
ァの入力部に前記同様な切り換え回路とモニター回路等
を設けることによって、内部回路が正しく動作するか否
かのモニターや、メモリセルのしきい値電圧のモニター
に利用することができる． この発明は、ＥＰＲＯＭやＥＥＰＲＯＭ等の半導体記憶
装置に広く利用できる． 〔発明の効果〕 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡阜に説嘴すれば、下記の通りである
．すなわち、記憶素子がマトリックス配置されて構威さ
れたメモリアレイ内の前記記憶素子の記憶情報を増幅す
るセンスアンプと出力バッファとの間に、出力させる出
力切り換え橡能を付加して出力バッファを通して所定の
内部情報を選択的に出力させる機能を付加することによ
り、メモリアレイ内の記憶情報や製品コード等の他に、
内部回路の任意の信号を選択的に出力できるから内部回
路の動作確認等が容易に行える．

【図面の簡単な説明】 第１図は、この発明が適用されたＥＥＰＲＯＭの一実施
例を示すメモリアレイ部の回路図と周辺回路のブロンク
図 第２図は、上記データ出力バッファＤＯＢの一実施例の
回路及びそれに関連する回路のブロック図、 第３図は、上記データ出力バッファＤＯＢの他の一実施
例の回路及びそれに関連する回路のブロック図、 第４図は、自動消去動作の一実施例を示すフローチャー
ト図である． ＸＡＤＨ．ＹＡＤＢ−−７ドレスハッファ、ＸＤＣＲ，
ＹＤＣＲ・・アドレスデコーダ、Ｍ−ＡＲＹ・・メモリ
アレイ、ＳＡ・・センスアンプ、ＤＩＢ・・データ人カ
バッファ、ＤＯＢ・・データ出力バフファ、ＣＮＴＲ・
・タイミング制御回路、ＥＲＣ・・消去回路、ＬＯＧＣ
・・消去制御回路（内部回路）、ＣＮＩ〜ＣＮ４・・ク
ロソクドインバー夕回路、Ｎｌ，Ｎ２・・インバータ回
路、Ｇ１・・ナンドゲート回路、Ｇ２・・ノアゲート回
路、ＭＡ・・モニターアンプ 第 ２ 図

Claims (1)

1. 【特許請求の範囲】 １、記憶素子がマトリックス配置されて構成されたメモ
   リアレイ内の前記記憶素子の記憶情報を増幅するセンス
   アンプとデータ出力バッファとを接続する配線経路中に
   、上記データ出力バッファを通して内部回路情報を選択
   的に出力させる出力切り換え回路を設けたことを特徴と
   する半導体記憶装置。 ２、上記記憶素子は、電気的に書き込み又は書き込みと
   消去が可能にされた不揮発性記憶素子であり、内部回路
   により自動書き込み又は消去機能が付加され、上記デー
   タ出力バッファを通して出力される内部回路情報は、上
   記自動書き込み又は消去動作をチェックするためのシー
   ケンス情報であることを特徴とする特許請求の範囲第１
   項記載の半導体記憶装置。 ３、上記内部回路情報は、記憶素子におけるしきい値電
   圧のモニター情報を含むものであることを特徴とする特
   許請求の範囲第１又は第２項記載の半導体記憶装置。