JP2009026051A - システムｌｓｉ - Google Patents

Abstract

【課題】内蔵するＵＳＢ送受信回路の性能を、実使用環境と同様の状態で正確に試験することができる試験回路を組み込んだシステムＬＳＩを提供する。
【解決手段】メモリ１ｂに格納されたプログラムに従って処理及び制御を行うプロセッサ１ａと、ＵＳＢケーブル２を通してＰＣ本体３と直列データの送受信を行うと共に直列データと内部で処理する並列データとの間の変換を行うＵＳＢ送受信回路１ｅと、内部バス１ｃを介してプロセッサ１ａに接続されてＵＳＢ送受信回路１ｅとの間で並列データの転送制御を行うＵＳＢ制御回路１ｄを有するシステムＬＳＩに、ＵＳＢ送受信回路１ｅで並列データに変換された受信データＲＸＤを監視し、この受信データＲＸＤの総数及び予め保持している期待値データと相違する誤りデータの数をカウントする試験回路１ｆを設ける。
【選択図】図１

Description

本発明は、ＵＳＢ(Universal Serial Bus)インタフェースを備えたシステムＬＳＩ(Large Scale Integration)、特にＵＳＢの物理層（送受信回路）の試験機能に関するものである。

ＵＳＢインタフェースは、ＰＣ(Personal Computer)本体とプリンタ、キーボード、マウス等の周辺機器との間を統一した条件で接続するために設けられた規格である。ＵＳＢインタフェースでは、ＰＣ本体と周辺装置との間でのデータ転送を、パケット形式の直列データを差動信号を用いて送受信するようになっている。このため、ＰＣ本体と周辺装置の双方に、それぞれの内部で処理する並列データを直列のパケット信号に変換してＵＳＢケーブルに送信したり、このＵＳＢケーブルから受信した直列のパケット信号を内部の並列データに変換したりするためのインタフェース回路が設けられる。

ＵＳＢインタフェースを備えた周辺装置では、ＵＳＢで送受信するデータの内容が限定されているため、その周辺装置全体を制御するプロセッサ、ＵＳＢ制御回路、及びＵＳＢ送受信回路等を１つに統合したシステムＬＳＩを使用することが一般的である。

このようなシステムＬＳＩにおけるＵＳＢの物理層（ＵＳＢ送受信回路）の性能を試験する場合、一般的には、このシステムＬＳＩとこれに対向するＰＣ本体との間に、プロトコル・アナライザを挿入（実際には、データ線上の信号をモニタ）し、転送されるパケット信号を監視することによって、伝送誤り率等を測定するようにしている。

また、別の試験方法としては、システムＬＳＩにおいて、ＵＳＢ制御回路とＵＳＢ送受信回路との間の内部信号を外部に出力するための測定端子を設け、ＵＳＢインタフェースにＬＳＩテスタを接続して性能を評価するものもある。

特開２００７−２６１９６号公報

なお、上記特許文献１には、ＵＳＢを流れる差動信号を送受信する物理層と、この物理層による通信を行うシリアル・インタフェース・エンジンとの間の信号をモニタして、ＵＳＢを流れるトランザクションを識別し、物理層に依存しない部分の正当性の評価を行うモニタ回路を内蔵したコントローラＡＳＩＣが記載されている。

しかしながら、前記システムＬＳＩにおけるＵＳＢの物理層の性能試験では、ＵＳＢ用のプロトコル・アナライザが必要になると共に、プロトコル・アナライザを挿入することによって転送される差動信号の波形が劣化して実使用環境と異なってしまい、正確な性能評価ができないという課題があった。更に、伝送誤り率の測定は、応答信号のタイムアウトの発生率に基づいて行っているが、ハンドシェイクを実施しない転送モードでは、タイムアウトが発生しないため伝送誤り率を測定できない場合があるという課題が有った。

また、ＵＳＢインタフェースにＬＳＩテスタを接続して行う試験方法では、測定端子に出力される信号が非同期であるため、観測タイミングが一意に決まらず、ＬＳＩテスタ用のテストプログラムの作成及びデバッグに多くの工数を必要とするという課題があった。

本発明は、内蔵するＵＳＢ送受信回路の性能を、実使用環境と同様の状態で正確に試験することができる試験回路を組み込んだシステムＬＳＩを提供することを目的としている。

本発明は、ＵＳＢインタフェースを介してＰＣに接続され、該ＰＣの周辺装置としての処理及び制御を行うシステムＬＳＩを、次のように構成している。

即ち、このシステムＬＳＩは、予め定められたプログラムに従って前記処理及び制御を行うプロセッサと、前記ＵＳＢインタフェースを通して直列データの送受信を行うと共に、該直列データと内部で処理するための並列データとの間の変換を行う送受信回路と、内部バスを介して前記プロセッサに接続され、該プロセッサと前記送受信回路との間での前記並列データの転送制御を行う制御回路と、前記送受信回路によって並列データに変換された前記ＵＳＢインタフェースからの受信データを監視し、該受信データの総数及び予め保持している期待値データと相違する誤りデータ数をカウントする試験回路を備えたことを特徴としている。

本発明では、システムＬＳＩ内に、ＵＳＢインタフェースから受信して送受信回路によって並列データに変換された受信データを監視し、この受信データの総数及び予め保持している期待値データと相違する誤りデータ数をカウントする試験回路を組み込んでいる。これにより、内蔵するＵＳＢインタフェースの送受信回路の性能を、実使用環境と同様の状態で正確に試験することができるという効果がある。

この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。

図１は、本発明の実施例１を示すシステムＬＳＩの概略の構成図である。
このシステムＬＳＩ１は、例えばプリンタ等の周辺装置の制御部として使用されるもので、ＵＳＢケーブル２を介してＰＣ本体３に接続されるようになっている。

システムＬＳＩ１は、ＰＣ本体３から与えられるデータをプリンタ等に出力するための制御を行うＣＰＵ１ａと、このＣＰＵ１ａの処理プログラムを格納したメモリ１ｂを有し、これらのＣＰＵ１ａとメモリ１ｂが、内部バス１ｃを介して接続されている。内部バス１ｃには、更にＵＳＢ制御回路１ｄを介してＵＳＢ送受信回路１ｅが接続されている。

ＵＳＢ送受信回路１ｅは、ＰＣ本体３からＵＳＢケーブル２を通して送られてくるパケット形式の直列データを受信し、例えば８ビット（１バイト）単位の並列データに変換してＵＳＢ制御回路１ｄに出力すると共に、ＵＳＢ制御回路１ｄから与えられる並列の送信データをパケット形式の直列データに変換し、ＵＳＢケーブル２を通してＰＣ本体３に出力するものである。

一方、ＵＳＢ制御回路１ｄは、ＵＳＢ送受信回路１ｅから与えられる並列データを一旦保持した後、内部バス１ｃを介してＣＰＵ１ａに転送すると共に、このＣＰＵ１ａから出力されるＰＣ３向けのデータを一旦保持した後、送信タイミングを調整してＵＳＢ送受信回路１ｅに出力するものである。

更に、このシステムＬＳＩ１は、ＵＳＢ送受信回路１ｅがＰＣ本体３から受信して並列データに変換した信号に基づいて、その伝送誤りを監視するための試験回路１ｆを有している。即ち、試験回路１ｆは、ＵＳＢ送受信回路１ｅから出力される受信データＲＸＤを保持している期待値データと比較し、誤りビット数ＥＢＩＴ、誤りパケット数ＥＰＫＴ、及び受信パケット数ＰＫＴを内部バス１ｃに出力するものである。なお、ＵＳＢ送受信回路１ｅから試験回路１ｆには、受信動作が行われていることを示す受信動作信号ＡＣＴと、受信データＲＸＤが確定していることを示すデータ確定信号ＶＡＬと、この受信データＲＸＤの出力タイミングを示すクロック信号ＣＬＫが、与えられるようになっている。

図２は、図１中の試験回路の一例を示す構成図である。
この試験回路１ｆは、図２に示すように、期待値保持部１０、タイミング生成部２０、読み出し制御部３０、受信パケット計数部４０、比較部５０、エラービット計数部６０、及びエラーパケット計数部７０で構成されている。

期待値保持部１０は、ＣＰＵ１ａから内部バス１ｃを介して与えられる期待値データを保持するＲＡＭ(Random Access Memory)１１を有し、試験動作時に読み出し制御部３０から与えられる読み出しアドレスＲＡＤに従ってこのＲＡＭ１１を読み出すことにより、期待値信号ＥＸＰを出力するものである。ＲＡＭ１１のデータ入力端子ＤＩには、内部バス１ｃから８ビットの書き込みデータＷＤＴが与えられ、読み書き制御端子ＲＷには読み書き制御信号Ｒ／Ｗが与えられ、アドレス端子ＡＤにはセレクタ（ＳＥＬ）１２を介して書き込みアドレスＷＡＤまたは読み出しアドレスＲＡＤが与えられるようになっている。

このＲＡＭ１１は、例えば１４ビットのアドレス空間を有しており、４ビットの上位アドレスＡＤＨによって最大１６種類のパケット種別が指定され、１０ビットの下位アドレスＡＤＬによって各パケット種別に対応する１番目から１０２３番目までの受信データＲＸＤの期待値が指定されるようになっている。

ＲＡＭ１１のデータ出力端子ＤＯ０〜ＤＯ７からは、指定された読み出しアドレスＲＡＤに格納された期待値データが８ビットの期待値信号ＥＸＰとして並列に出力されるようになっている。なお、セレクタ１２は、読み書き制御信号Ｒ／Ｗによって書き込み動作が指定されたときに、内部バス１ｃの書き込みアドレスＷＡＤを選択し、読み出し動作が指定されたときには読み出し制御部３０の読み出しアドレスＲＡＤを選択するものである。

タイミング生成部２０は、受信動作信号ＡＣＴ、データ確定信号ＶＡＬ及びクロック信号ＣＬＫに従って、読み出し制御部３０に対するタイミング信号ＴＭ１、受信パケット計数部４０に対するタイミング信号ＴＭ２、比較部５０に対するタイミング信号ＴＭ３、及びエラービット計数部６０に対するタイミング信号ＴＭ４を生成するものである。

このタイミング生成部２０は、クロック信号ＣＬＫを反転するインバータ２１と、このインバータ２１の出力信号の立ち上がりのタイミングでデータ確定信号ＶＡＬを保持して出力するフリップフロップ（以下、「ＦＦ」という）２２を有している。ＦＦ２２の出力信号は、タイミング信号ＴＭ１として読み出し制御部３０に与えられると共に、次段のＦＦ２３のデータ端子Ｄに与えられている。ＦＦ２３は、クロック信号ＣＬＫの立ち上がりのタイミングでタイミング信号ＴＭ１を保持して、タイミング信号ＴＭ２として出力するものである。なお、ＦＦ２２，２３は、受信動作が行われていない（即ち、受信動作信号ＡＣＴがレベル“Ｌ”）ときには、強制的にリセットされるようになっている。

タイミング信号ＴＭ２は受信パケット計数部４０に与えられると共に、否定的論理積ゲート（以下、「ＮＡＮＤ」という）２４に与えられている。ＮＡＮＤ２４は、タイミング信号ＴＭ２とクロック信号ＣＬＫの論理積を反転することにより、タイミング信号ＴＭ３を生成するもので、このタイミング信号ＴＭ３は比較部５０に与えられると共に、次段のＮＡＮＤ２５に与えられている。ＮＡＮＤ２５は、タイミング信号ＴＭ２，ＴＭ３の論理積を反転することにより、エラービット計数部６０に対するタイミング信号ＴＭ４を生成するものである。

読み出し制御部３０は、タイミング信号ＴＭ１の立ち上がりのタイミングで、８ビットの受信データＲＸＤを保持するＦＦ３１を有している。ここで、タイミング信号ＴＭ１の立ち上がりのタイミングは、後述するように、受信パケットの１バイト目の受信データＲＸＤ（即ち、パケット識別子ＰＩＤ）が与えられているタイミングである。これにより、ＦＦ３１には、受信中のパケットのパケット識別子ＰＩＤが保持されて出力されるようになっている。ＦＦ３１の出力側は符号器３２に接続されると共に、受信パケット計数部４０に接続されている。符号器３２は、ＦＦ３１から出力されるパケット識別子ＰＩＤを、パケット種別を識別するための４ビットの上位アドレスＡＤＨに変換するものである。

更に、この読み出し制御部３０は、タイミング信号ＴＭ１が“Ｈ”のときに、クロック信号ＣＬＫの立ち上がりのタイミングで１ずつカウントアップする１０ビットの２進カウンタ（ＣＮＴ）３３を有している。２進カウンタ３３のカウント値は、１０ビットの下位アドレスＡＤＬとして、符号器３２からの上位アドレスＡＤＨと共に、期待値保持部１０に与えられている。なお、ＦＦ３１と２進カウンタ３３は、受信動作信号ＡＣＴが“Ｌ”のときには、強制的にリセットされるようになっている。

受信パケット計数部４０は、ＦＦ３１から出力されるパケット識別子ＰＩＤを復号して１６種類のパケット種別に対応する信号を出力するデコーダ（ＤＥＣ）４１を有している。デコーダ４１の各出力信号は、それぞれに対応する２進カウンタ４２_０〜４２_１５のイネーブル端子Ｅに与えられている。２進カウンタ４２_０〜４２_１５は、イネーブル端子Ｅに与えられている信号が“Ｈ”のときにクロック端子Ｃの信号が立ち上がれば、そのカウント値が１だけ増加するカウンタである。２進カウンタ４２_０〜４２_１５のクロック端子Ｃには、タイミング生成部２０からタイミング信号ＴＭ２が共通に与えられている。

この受信パケット計数部４０では、読み出し制御部３０にパケット識別子ＰＩＤが保持された後、次のクロック信号ＣＬＫの立ち上がりのタイミングでタイミング生成部２０から出力されるタイミング信号ＴＭ２によって、２進カウンタ４２_０〜４２_１５の内のパケット種別に対応する１つのカウンタのカウント値が１だけ増加するようになっている。２進カウンタ４２_０〜４２_１５のカウント値は、それぞれ受信パケット数ＰＫＴ０〜ＰＫＴ１５として出力される。また、これらの２進カウンタ４２_０〜４２_１５は、ＣＰＵ１ａから受信パケット数ＰＫＴ０〜ＰＫＴ１５を読み取られた後、このＣＰＵ１ａから与えられるリセット信号ＲＳＴによってリセットされるようになっている。

比較部５０は、受信データＲＸＤとして与えられる８ビットの信号と、期待値保持部１０から期待値信号ＥＸＰとして出力される８ビットの期待値データとを、対応するビット毎に比較する８個の排他的論理和ゲート（以下、「ＥＸＯＲ」という）５１_０〜５１_７を有している。各ＥＸＯＲ５１_０〜５１_７は、与えられる２つの信号のレベルが等しいときにはレベル“Ｌ”、異なるときにはレベル“Ｈ”を出力するものである。

ＥＸＯＲ５１_０〜５１_７の出力側は、それぞれＦＦ５２_０〜５２_７の入力端子Ｄに接続されている。ＦＦ５２_０〜５２_７は、タイミング生成部２０から出力されるタイミング信号ＴＭ３の立ち上がりのタイミングで、それぞれ対応するＥＸＯＲ５１_０〜５１_７の出力信号を保持して比較結果信号ＣＭＰを出力するものである。

エラービット計数部６０は、比較部５０から出力される８ビットの比較結果信号ＣＭＰに基づいて、受信データＲＸＤと期待値信号ＥＸＰとの相違するビット数をカウントするもので、８ビットの比較結果信号ＣＭＰがそれぞれイネーブル端子Ｅに与えられる２進カウンタ６１_０〜６１_７を有している。２進カウンタ６１_０〜６１_７は、２進カウンタ３３等と同様に、イネーブル端子Ｅに与えられる信号が“Ｈ”のときに、クロック端子Ｃの信号の立ち上がりのタイミングで１ずつカウントアップするもので、これらのクロック端子Ｃには、タイミング生成部２０から出力されるタイミング信号ＴＭ４が共通に与えられている。

２進カウンタ６１_０〜６１_７のカウント値は加算器６２に与えられ、この加算器６２によって各２進カウンタ６１_０〜６１_７のカウント値の合計が誤りビット数ＥＢＩＴとして出力される。また、これらの２進カウンタ６１_０〜６１_７は、ＣＰＵ１ａから誤りビット数ＥＢＩＴを読み取られた後、このＣＰＵ１ａから与えられるリセット信号ＲＳＴによってリセットされるようになっている。

エラーパケット計数部７０は、比較部５０から出力される８ビットの比較結果信号ＣＭＰに基づいて、１ビットでも誤りを含むパケットの数をカウントするもので、この８ビットの比較結果信号ＣＭＰが入力される８入力の論理和ゲート（以下、「ＯＲ」という）７１を有している。ＯＲ７１の出力側は、２入力の論理積ゲート（以下、「ＡＮＤ」という）７２の一方の入力側に接続され、このＡＮＤ７２の他方の入力側には、データ確定信号ＶＡＬが与えられている。

ＡＮＤ７２の出力側は、セット・リセット型のＦＦ７３のセット端子Ｓに接続され、このＦＦ７３のリセット端子Ｒには、受信動作信号ＡＣＴがインバータ７４で反転されて与えられている。ＦＦ７３は、リセット端子Ｒに“Ｈ”の信号が与えられたときにリセットされ、セット端子Ｓに“Ｈ”の信号が与えられたときにセットされるものである。ＦＦ７３の出力側は、２進カウンタ７５のクロック端子Ｃに接続されている。２進カウンタ７５は、クロック端子Ｃの信号が立ち上がる毎に、そのカウント値を１ずつ増加するもので、この２進カウンタ７５のカウント値が誤りパケット数ＥＰＫＴとして出力される。また、２進カウンタ７５は、ＣＰＵ１ａから誤りパケット数ＥＰＫＴを読み取られた後、このＣＰＵ１ａから与えられるリセット信号ＲＳＴによってリセットされるようになっている。

図３は、図２の動作を示す信号波形図である。以下、この図３を参照しつつ、図２の動作を説明する。

試験動作の開始の先立ち、ＣＰＵ１ａから内部バス１ｃを介して試験回路１ｆの期待値保持部１０のＲＡＭ１１に対する期待値データの書き込みを行う。この場合、読み書き制御信号Ｒ／Ｗによって書き込み動作を設定し、書き込みアドレスＷＡＤと書き込みデータＷＤＴを出力する。これにより、最大１６種類のパケット種別毎に、期待値データを設定する。更に、ＣＰＵ１ａからリセット信号ＲＳＴを用いて、受信パケット計数部４０の２進カウンタ４２_０〜４２_１５と、エラービット計数部６０の２進カウンタ６１_０〜６１_７と、エラーパケット計数部７０の２進カウンタ７５をリセットする。その後、読み書き制御信号Ｒ／Ｗによって読み出し動作を設定し、試験動作に移行する。

図３の時刻ｔ０で受信動作が行われていないとき、受信動作信号ＡＣＴとデータ確定信号ＶＡＬは共に“Ｌ”である。これにより、タイミング生成部２０のＦＦ２２，２３はリセットされ、タイミング信号ＴＭ１，ＴＭ２は“Ｌ”となり、タイミング信号ＴＭ３，ＴＭ４は“Ｈ”となる。また、読み出し制御部３０のＦＦ３１とカウンタ３３、及びエラーパケット計数部７０のＦＦ７３もリセットされる。

時刻ｔ１でクロック信号ＣＬＫの立ち上がりと共に受信動作信号ＡＣＴが“Ｈ”になると、ＦＦ２２，２３，３１，７３とカウンタ３３のリセット状態は解除されるが、それらの出力信号の変化は生じない。

時刻ｔ２でクロック信号ＣＬＫが一旦立ち下がった後、時刻ｔ３でクロック信号ＣＬＫの立ち上がりと共にデータ確定信号ＶＡＬが“Ｈ”になり、受信データＲＸＤとしてパケット識別子ＰＩＤが与えられる。

時刻ｔ４でクロック信号ＣＬＫが立ち下がると、タイミング信号ＴＭ１が立ち上がる。これにより、読み出し制御部３０のＦＦ３１にパケット識別子ＰＩＤが保持され、このパケット識別子ＰＩＤが符号器３２に与えられて、読み出しアドレスＲＡＤの上位アドレスＡＤＨが生成される。更に、パケット識別子ＰＩＤは、受信パケット計数部４０のデコーダ４１に与えられて、パケット種別が解読される。

時刻ｔ５でクロック信号ＣＬＫが立ち上がり、受信データＲＸＤとして１バイト目の受信データＲＤ１が出力されると、タイミング信号ＴＭ２が立ち上がると共に、タイミング信号ＴＭ３が立ち下がる。タイミング信号ＴＭ２の立ち上がりにより、受信パケット計数部４０の該当する２進カウンタ４２のカウント値が１だけ増加する。

また、クロック信号ＣＬＫの立ち上がりにより、読み出し制御部３０の２進カウンタ３３のカウント値は１となり、読み出しアドレスＲＡＤの下位アドレスＡＤＬとして１が出力される。これにより、期待値保持部１０のＲＡＭ１１から受信データＲＤ１に対応する期待値データＥＸ１が出力され、比較部５０のＥＸＯＲ５１_０〜５１_７によってビット毎の比較が行われる。

時刻ｔ６でクロック信号ＣＬＫが立ち下がると、タイミング信号ＴＭ３が立ち上がると共に、タイミング信号ＴＭ４が立ち下がる。タイミング信号ＴＭ３の立ち上がりにより、ＥＸＯＲ５１_０〜５１_７によるビット毎の比較結果が対応するＦＦ５２_０〜５２_７に保持され、１バイト目の受信データＲＤ１に対する比較結果信号ＣＰ１が出力される。

ＦＦ５２_０〜５２_７から出力される比較結果信号ＣＰ１の内で、１ビットでも“Ｈ”のものが有れば、エラーパケット計数部７０のＯＲ７１の出力信号は“Ｈ”となり、ＦＦ７３がセットされる。これにより、２進カウンタ７５のカウント値は１となる。その後、ＯＲ７１の出力信号が“Ｌ”になったとしても、ＦＦ７３はセットされた状態を維持するので、１パケットの内で２ビット以上のエラーが生じても、２進カウンタ７５のカウント値が増加することはない。なお、すべての比較結果信号ＣＭＰが“Ｌ”であれば、ＦＦ７３はリセット状態に維持され、２進カウンタ７５のカウント値は変化しない。

時刻ｔ７でクロック信号ＣＬＫが立ち上がり、受信データＲＸＤとして２バイト目の受信データＲＤ２が出力されると、タイミング信号ＴＭ３が立ち下がると共に、タイミング信号ＴＭ４が立ち上がる。タイミング信号ＴＭ４の立ち上がりにより、エラービット計数部６０の２進カウンタ６１_０〜６１_７の内で、イネーブル端子Ｅに与えられる信号が“Ｈ”であるもののカウント値が１だけ増加する。更に、２進カウンタ６１_０〜６１_７の各カウント値は加算器６２で加算され、加算結果の値ＥＢ１が誤りビット数ＥＢＩＴとして出力される。また、この時刻ｔ７におけるクロック信号ＣＬＫが立ち上がりにより、２進カウンタ３３が増加し、読み出しアドレスＲＡＤによって２バイト目の受信データＲＤ２に対応する期待値データＥＸ２がＲＡＭ１１から読み出される。

このような動作の繰り返しにより、クロック信号ＣＬＫの立ち上がりによって受信データＲＸＤとそれに対応する期待値信号ＥＸＰが比較部５０に与えられ、クロック信号ＣＬＫの立ち下がりによって比較結果信号ＣＭＰが出力される。出力された比較結果信号ＣＭＰはエラービット計数部６０に与えられ、クロック信号ＣＬＫの立ち上がりによってエラービットの累積加算値が誤りビット数ＥＢＩＴとして出力される。

時刻ｔ１０で１パケットの受信動作が終了すると、受信動作信号ＡＣＴとデータ確定信号ＶＡＬは共に“Ｌ”に戻り、時刻ｔ０のときと同様に、ＦＦ２２，２３，３１，７３と２進カウンタ３３はリセットされる。一方、２進カウンタ４２_０〜４２_１５，６１_０〜６１_７，７５のカウント値は、そのまま維持される。

パケット種別を変えながら、このような受信動作を複数回繰り返すことにより、パケット種別毎の受信パケット数ＰＫＴ０〜ＰＫＴ１５と、全受信パケットにおける合計の誤りビット数ＥＢＩＴと、誤りパケット数ＥＰＫＴが得られる。

ＣＰＵ１ａは、内部バス１ｃを介して試験回路１ｆからこれらの受信パケット数ＰＫＴ０〜ＰＫＴ１５、誤りビット数ＥＢＩＴ、及び誤りパケット数ＥＰＫＴを読み出すことにより、次の計算式でパケット誤り率ＰＥＲとビット誤り率ＢＥＲを算出する。
ＰＥＲ＝ＥＰＫＴ／ΣＰＫＴｉ ・・（１）
ＢＥＲ＝ＥＢＩＴ
／Σ｛ＰＫＴｉ×（パケット種別ｉのデータのビット数）｝ ・・（２）
但し、Σはｉ＝０〜１５についての合計を表す。

以上のように、この実施例１のシステムＬＳＩは、ＵＳＢ送受信回路１ｅでＵＳＢケーブル２を介してＰＣ３から受信して並列に変換された受信データＲＸＤを、期待値データと比較して受信パケット数ＰＫＴ０〜ＰＫＴ１５、誤りビット数ＥＢＩＴ、及び誤りパケット数ＥＰＫＴをカウントする試験回路１ｆを有している。これにより、ＵＳＢケーブル２で伝送される差動信号の波形の劣化を生じさせることがなく、内蔵するＵＳＢ送受信回路の性能を、実使用環境と同様の状態で正確に試験することができるという利点がある。

図４は、本発明の実施例２を示すシステムＬＳＩの概略の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。

このシステムＬＳＩ１Ａは、図１のシステムＬＳＩ１と同様に、例えばプリンタ等の周辺装置の制御部として使用されるもので、ＵＳＢケーブル２を介してＰＣ本体３に接続されるようになっている。但し、この図４では、試験環境として、ＰＣ本体３の代わりにＬＳＩテスタ４を接続した状態を示している。

このシステムＬＳＩ１Ａは、図１のシステムＬＳＩ１に判定回路１ｇを追加すると共に、この判定回路１ｇの判定結果の信号を外部端子から出力できるようにしたものである。更に、このシステムＬＳＩ１Ａでは、内部バス１ｃを外部に接続するための外部端子を設け、ＬＳＩテスタ４から内部バス１ｃを介して、判定回路１ｇに判定基準等の値を設定できるようにしている。判定回路１ｇは、試験回路１ｆでカウントされた受信パケット数ＰＫＴ０〜ＰＫＴ１５、誤りビット数ＥＢＩＴ、及び誤りパケット数ＥＰＫＴを読み出し、ＬＳＩテスタ４等から設定された判定基準等の値に従って所定の性能を満たしているか否かを判定し、判定結果の信号を外部端子に出力するものである。

図５は、図４中の判定回路の一例を示す構成図である。
この判定回路１ｇは、ＰＥＲ判定基準格納レジスタ８１ｐ、ＢＥＲ判定基準格納レジスタ８１ｂ、パケットサイズ格納レジスタ８２_０〜８２_１５、ＰＥＲ判定タイミング設定レジスタ８３ｐ、ＢＥＲ判定タイミング設定レジスタ８３ｂ、ＰＥＲ計算部８４ｐ、ＢＥＲ計算部８４ｂ、ＰＥＲ判定部８５ｐ、及びＢＥＲ判定部８５ｂで構成されている。

ＰＥＲ判定基準格納レジスタ８１ｐは、ＬＳＩテスタ４等から内部バス１ｃを介してパケット誤り率の判定基準が格納されるもので、例えば、判定基準として、１０^−９，１０^−８，１０^−７，１０^−６，１０^−５，１０^−４，１０^−３，１０^−２の８種類の設定が可能である。また、ＢＥＲ判定基準格納レジスタ８１ｂは、ＬＳＩテスタ４等から内部バス１ｃを介してビット誤り率の判定基準が格納されるもので、例えば、判定基準として、１０^−１３，１０^−１２，１０^−１１，１０^−１０，１０^−９，１０^−８，１０^−７，１０^−６の８種類の設定が可能である。

パケットサイズ格納レジスタ８２_０〜８２_１５は、ＬＳＩテスタ４等から内部バス１ｃを介して、それぞれパケット種別０〜１５のビット数が格納されるものである。

ＰＥＲ判定タイミング設定レジスタ８３ｐは、パケット誤り率を判定するために使用する受信パケットの割合が格納されるもので、１倍または１０倍が設定されるようになっている。１倍の場合は、判定基準の逆数（例えば、判定基準が１０^−８であれば、１０^８）のパケットを受信した時点で、パケット誤り率が判定される。１０倍の場合は、判定基準の逆数の１０倍（例えば、判定基準が１０^−８であれば、１０^９）のパケットを受信した時点で、パケット誤り率が判定される。

ＢＥＲ判定タイミング設定レジスタ８３ｂは、ビット誤り率を判定するために使用する受信ビットの割合が格納されるもので、ＰＥＲ判定タイミング設定レジスタ８３ｐと同様に、１倍または１０倍が設定されるようになっている。

ＰＥＲ計算部８４ｐは、ＰＥＲ判定基準格納レジスタ８１ｐに格納された判定基準値とＰＥＲ判定タイミング設定レジスタ８３ｐに設定された倍率に従い、受信パケット数ＰＫＴ０〜ＰＫＴ１５の合計が判定可能な数に達した時点で、前記（１）式に基づいてパケット誤り率ＰＥＲを算出するものである。算出されたパケット誤り率ＰＥＲは、終了信号ＥＮＤＰと共に、ＰＥＲ判定部８５ｐに与えられている。

ＰＥＲ判定部８５ｐは、ＰＥＲ計算部８４ｐから終了信号ＥＮＤＰが与えられた時に、パケット誤り率ＰＥＲとＰＥＲ判定基準格納レジスタ８１ｐに格納されている判定基準を比較し、基準を満たしているか否かの判定結果信号ＲＥＳＰを出力するものである。即ち、パケット誤り率ＰＥＲが判定基準以下であれば、合格として例えば“Ｈ”の判定結果信号ＲＥＳＰが出力され、パケット誤り率ＰＥＲが判定基準を越えていれば、不合格として“Ｌ”の判定結果信号ＲＥＳＰが出力される。

ＢＥＲ計算部８４ｂは、ＢＥＲ判定基準格納レジスタ８１ｂに格納された判定基準値と、パケットサイズ格納レジスタ８２_０〜８２_１５に格納されたパケット種別０〜１５毎のビット数と、ＢＥＲ判定タイミング設定レジスタ８３ｂに設定された倍率に従い、受信ビット数が判定可能な数に達した時点で、前記（２）式に基づいてビット誤り率ＢＥＲを算出するものである。算出されたビット誤り率ＢＥＲは、終了信号ＥＮＤＢと共に、ＢＥＲ判定部８５ｂに与えられている。

ＢＥＲ判定部８５ｂは、ＢＥＲ計算部８４ｂから終了信号ＥＮＤＢが与えられた時に、ビット誤り率ＢＥＲとＢＥＲ判定基準格納レジスタ８１ｂに格納されている判定基準を比較し、基準を満たしているか否かの判定結果信号ＲＥＳＢを出力するものである。

次に動作を説明する。
このシステムＬＳＩ１Ａでは、試験動作の開始の先立ち、ＣＰＵ１ａから内部バス１ｃを介して試験回路１ｆの期待値保持部１０のＲＡＭ１１に対する期待値データの書き込みを行うと共に、ＬＳＩテスタ４から内部バス１ｃを介して判定回路１ｇのＰＥＲ判定基準格納レジスタ８１ｐ、ＢＥＲ判定基準格納レジスタ８１ｂ、パケットサイズ格納レジスタ８２_０〜８２_１５、ＰＥＲ判定タイミング設定レジスタ８３ｐ、ＢＥＲ判定タイミング設定レジスタ８３ｂに所定の基準値等を設定する。

その後、ＬＳＩテスタ４からＵＳＢケーブル２を通してパケット形式の直列データを順次送信する。これにより、システムＬＳＩ１Ａの試験回路１ｆでは、実施例１で説明したとおりの動作が行われ、受信パケット数ＰＫＴ０〜ＰＫＴ１５、誤りビット数ＥＢＩＴ、及び誤りパケット数ＥＰＫＴがカウントされる。

判定回路１ｇでは、ＰＥＲ計算部８４ｐとＢＥＲ計算部８４ｂが、試験回路１ｆでカウントされた受信パケット数ＰＫＴ０〜ＰＫＴ１５、誤りビット数ＥＢＩＴ、及び誤りパケット数ＥＰＫＴを逐次読み出し、それぞれ受信パケット数と受信ビット数が判定可能な数に達したかどうかをチェックする。

受信パケット数が判定可能な数に達すると、ＰＥＲ計算部８４ｐによって式（１）によるパケット誤り率ＰＥＲが算出され、終了信号ＥＮＤＰと共にＰＥＲ判定部８５ｐに与えられる。ＰＥＲ判定部８５ｐでは、与えられたパケット誤り率ＰＥＲがＰＥＲ判定基準格納レジスタ８１ｐに格納されている判定基準を満たしているか否かを判定し、判定結果信号ＲＥＳＰを出力する。

また、受信ビット数が判定可能な数に達すると、ＢＥＲ計算部８４ｂによって式（２）によるビット誤り率ＢＥＲが算出され、終了信号ＥＮＤＢと共にＢＥＲ判定部８５ｂに与えられる。ＢＥＲ判定部８５ｂでは、与えられたビット誤り率ＢＥＲがＢＥＲ判定基準格納レジスタ８１ｂに格納されている判定基準を満たしているか否かを判定し、判定結果信号ＲＥＳＢを出力する。

ＬＳＩテスタ４では、終了信号ＥＮＤＰ，ＥＮＤＢが出力された時点で、システムＬＳＩ１Ａに対するデータの送信を停止する。そして、判定結果信号ＲＥＳＰ，ＲＥＳＢを確認し、両方とも判定基準を満たしている場合に、そのシステムＬＳＩ１Ａは合格となる。判定基準を満たしていなければ、そのシステムＬＳＩ１Ａは不合格となる。

以上のように、この実施例２のシステムＬＳＩは、実施例１と同様の試験回路１ｆに加えて、この試験回路１ｆでカウントされた誤りビット数ＥＢＩＴや誤りパケット数ＥＰＫＴ等に基づいてＵＳＢ送受信回路１ｅの合否の判定を行う判定回路１ｇを有している。これにより、実施例１と同様の利点に加えて、ＣＰＵ１ａで誤り率を計算して合否の判定を行う時間が不要となるので、量産テストでの時間短縮が可能になるという利点がある。

なお、本発明は、上記実施例に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（ａ） 図１のシステムＬＳＩ１でも、図４のように内部バスに外部から接続するための端子を設け、外部のＬＳＩテスタ等からＲＡＭ１１に期待値データを書き込むようにしても良い。また、図４においても、ＬＳＩテスタ４等からＲＡＭ１１に期待値データを書き込むようにしても良い。
（ｂ） 並列に変換された受信データＲＸＤは８ビットに限らず、１６ビットでも良い。
（ｃ） 誤りパケット数ＥＰＫＴや誤りビット数ＥＢＩＴを、パケット種類毎にカウントするようにしても良い。
（ｄ） ＲＡＭ１１を使用せずに、期待値データを固定にすることもできる。
（ｅ） パケット種類による期待値データの区別を廃止することができる。これにより、期待値保持部１０、読み出し制御部３０、及び受信パケット計数部４０等の簡素化が可能になる。

本発明の実施例１を示すシステムＬＳＩの概略の構成図である。 図１中の試験回路の一例を示す構成図である。 図２の動作を示す信号波形図である。 本発明の実施例２を示すシステムＬＳＩの概略の構成図である。 図４中の判定回路の一例を示す構成図である。

符号の説明

１，１Ａ システムＬＳＩ
１ａ ＣＰＵ
１ｂ メモリ
１ｃ 内部バス
１ｄ ＵＳＢ制御回路
１ｅ ＵＳＢ送受信回路
１ｆ 試験回路
１ｇ 判定回路
２ ＵＳＢケーブル
３ ＰＣ本体
４ ＬＳＩテスタ
１０ 期待値保持部
２０ タイミング生成部
３０ 読み出し制御部
４０ 受信パケット計数部
５０ 比較部
６０ エラービット計数部
７０ エラーパケット計数部

Claims (5)

1. ＵＳＢインタフェースを介してパーソナルコンピュータに接続され、該パーソナルコンピュータの周辺装置としての処理及び制御を行うシステムＬＳＩであって、
   予め定められたプログラムに従って前記処理及び制御を行うプロセッサと、
   前記ＵＳＢインタフェースを通して直列データの送受信を行うと共に、該直列データと内部で処理するための並列データとの間の変換を行う送受信回路と、
   内部バスを介して前記プロセッサに接続され、該プロセッサと前記送受信回路との間での前記並列データの転送制御を行う制御回路と、
   前記送受信回路によって並列データに変換された前記ＵＳＢインタフェースからの受信データを監視し、該受信データの総数及び予め保持している期待値データと相違する誤りデータ数をカウントする試験回路とを、
   備えたことを特徴とするシステムＬＳＩ。
2. 前記試験回路は、前記プロセッサからの要求に応じて前記受信データの総数及びデータ誤り数のカウント結果を、前記内部バスに出力するように構成したことを特徴とする請求項１記載のシステムＬＳＩ。
3. 前記試験回路による前記受信データの総数及びデータ誤り数のカウント結果を予め設定された基準に従って判定し、前記送受信回路の合否の判定結果を出力する判定回路を設けたことを特徴とする請求項１記載のシステムＬＳＩ。
4. 前記試験回路は、パケット形式で受信した受信データのパケット種別毎の受信パケット数、誤りビットを含む受信パケットの数、及び前記期待値データと相違する誤りビットの総数をカウントすることを特徴とする請求項１〜３のいずれか１項に記載のシステムＬＳＩ。
5. 前記試験回路は、
   前記プロセッサから前記内部バスを介して与えられる前記期待値データを保持するメモリを備え、前記ＵＳＢインタフェースからのデータ受信時に読み出しアドレスに従って該メモリを読み出して期待値信号を出力する期待値保持部と、
   前記ＵＳＢインタフェースからのデータ受信時に、前記送受信回路から出力される受信動作信号、データ確定信号及びクロック信号に従って複数のタイミング信号を生成するタイミング生成部と、
   前記タイミング生成部から１番目の受信データのタイミングで出力されるタイミング信号に基づいて、前記送受信回路から出力される１番目の受信データであるパケット種別を保持すると共に、該パケット種別を上位アドレスとし、前記クロック信号でカウントアップされるカウント値を下位アドレスとする前記読み出しアドレスを出力する読み出し制御部と、
   前記読み出し制御部に保持されたパケット種別を解読して、そのパケット種別毎の受信回数をカウントする受信パケット計数部と、
   前記送受信回路から前記クロック信号に同期して出力される受信データと、前記読み出しアドレスに従って前記期待値保持部から出力される期待値信号を対応するビット毎に比較する比較部と、
   前記比較部のビット毎の比較結果に基づいて、前記受信データと前記期待値信号との相違するビットの累積数をカウントするエラービット計数部と、
   前記比較部のビット毎の比較結果に基づいて誤りを含む受信パケットの数をカウントするエラーパケット計数部とを、
   有することを特徴とする請求項４記載のシステムＬＳＩ。

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