CN1702771A - 半导体存储器件及其操作方法 - Google Patents

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Abstract

一种适合于突发传输的半导体存储器件，其用于改善数据写操作的灵活性。该半导体存储器件包括：存储器阵列(11)；一组写寄存器(22)；输入缓冲器(21)，其用于在突发周期期间顺序地接收一系列写数据，并且将所述写数据写入到所述写寄存器(22)的有关的写寄存器中；写释放寄存器(25)，其包含分别与所述写寄存器(22)有关的一组写释放标志；写释放寄存器控制器(3、24)，其响应被写入到所述写寄存器(22)的所述有关的写寄存器中的所述写数据来置位所述写释放标志中的有关的写释放标志；以及写放大器(23)，其用于当响应控制信号中断所述突发周期时，有选择地并行写入所述写数据，该写数据包含在与所述写释放标志中的被置位的写释放标志有关的所述写寄存器(22)中。

Description

半导体存储器件及其操作方法
技术领域
本发明涉及半导体存储器件及其操作方法，特别涉及适合于突发传输(burst transmission)的半导体存储器件。
背景技术
静态随机存取存储器(SRAM)是一种作为用于数据处理的工作存储器使用的典型的半导体存储器件。由于提高的操作速度，因此使用SRAM作为工作存储器有效地实现了高速数据处理。
然而，由于缺乏集成能力，SRAM经常不能满足近来电子设备的需求。最近的高端电子设备需要具有增加的容量的工作存储器，而SRAM作为工作存储器不能满足要求的规格。这要求适合作为工作存储器的具有增加的容量的可替代半导体存储器件。
虚拟(pseudo)SRAM是满足这样的需求的半导体存储器件。虚拟SRAM是指一种具有与SRAM兼容的外部接口的动态随机存取存储器(DRAM)。虚拟SRAM由适于高集成度的DRAM存储单元组成，能被用作具有增加的容量的工作存储器，并具有与SRAM的兼容性。
一个缺点在于与SRAM相比，虚拟SRAM存在对存储器阵列的降低的访问速度。这是由于虚拟SRAM内部的DRAM单元的访问速度没有SRAM单元那么高。因此，使用虚拟SRAM作为工作存储器的最重要的问题之一就是改善访问速度。
突发传输是用于改善虚拟SRAM的访问速度的一种公知技术。突发传输是指通过连续传送与一系列地址有关的读/写数据来提高传输速度的技术。近来提出的用来定义虚拟SRAM接口的功能的COSMORAM(移动RAM通用规范)标准支持突发传输。在下文中，基于突发传输的写操作可以被称为突发写操作，并且基于突发传输的读操作可以被称为突发读操作。
为了改善突发写和读操作的速度，适于突发传输的虚拟SRAM经常包括用于暂时存储写和读数据的一组寄存器；用于存储写数据的寄存器可以被称为写寄存器，用于存储读数据的寄存器可以被称为读寄存器。如此设计的虚拟SRAM的写操作包括将与一个突发周期有关的写数据顺序地存储到写寄存器中，并且将来自写寄存器的整组写数据并行地传输到存储器阵列中。另一方面，读操作包括将来自存储器阵列的整组所要求的读数据并行地传输到读寄存器中，并且从读寄存器顺序地输出读数据。存储器阵列和寄存器之间的并行数据传输有效地减少了访问存储器阵列的次数，并因此改善了虚拟SRAM的访问速度。
将存储在写寄存器中的写数据部分地传输到存储器阵列被认为是改善突发写操作的灵活性的优选需求。假定突发写操作序列的突发长度为八，其包括在一个突发周期期间通过每个输入/输出引脚顺序地传输的八个数据位。在该突发写操作序列中，例如如果第一到第六数据位能够被有选择地从写寄存器传输到存储器阵列，那么这将有利于改善存储器阵列的数据访问灵活性。
然而，现有虚拟SRAM不适合于从写寄存器到存储单元的写数据的有选择的数据传输；虚拟SRAM通常用于并行地传输整组写数据。需要满足此需求的特殊结构。
如日本未决公开专利申请No.P2003-7060A中所公开的，支持突发传输的同步DRAM用于通过使用数据掩码信号(DQM信号)来实现向存储器阵列的有选择的数据写入。
然而，由于标准SRAM接口不适合于数据掩码信号，因此基于数据掩码信号的有选择数据写入技术不适于虚拟SRAM。
发明内容
在本发明的一个方面中，半导体存储器件包括：存储器阵列、一组写寄存器、输入缓冲器、写释放寄存器、写释放寄存器控制器和写放大器。输入缓冲器用于在突发周期期间顺序地接收一系列写数据，并且将所述写数据写入到所述写寄存器的有关写寄存器中。写释放寄存器包含分别与所述写寄存器有关的一组写释放标志。写释放寄存器控制器用于响应被写入到所述写寄存器的所述有关写寄存器中的所述写数据来置位(assert)所述写释放标志中的有关写释放标志。当响应控制信号中断(abort)所述突发周期时，写放大器用于有选择地并行写入包含在与所述写释放标志中的被置位的写释放标志有关的所述写寄存器中的所述写数据。
如此构造的半导体存储器件允许在突发周期中间中断写操作。响应所请求的写操作的中断，写放大器有选择地向存储器阵列写入存储在相关写寄存器中的写数据。如此描述的写操作允许半导体存储器件有选择地写入存储在写寄存器中的所希望的写数据，而无需数据掩码信号。这有效地改善了突发写操作的灵活性。
在本发明的另一方面中，半导体存储器件由以下构成：存储器阵列；一组写寄存器；输入缓冲器，用于在突发周期期间顺序地接收一系列写数据，并且将该写数据写入到写寄存器的有关写寄存器中；高位写释放寄存器，其包含分别与写寄存器有关的一组高位写释放标志；低位写释放寄存器，其包含分别与写寄存器有关的一组低位写释放标志；写释放寄存器控制器，其用于响应被写入到写寄存器的有关写寄存器中的写数据的高位字节来置位高位写释放标志中的有关写释放标志，并且响应被写入到写寄存器的有关写寄存器中的写数据的低位字节来置位低位写释放标志中的有关写释放标志；以及写放大器，其用于当响应控制信号中断突发周期时，有选择地并行写入包含在与高位写释放标志中的被置位的写释放标志有关的写寄存器中的写数据的高位字节和包含在与低位写释放标志中的被置位的写释放标志有关的写寄存器中的写数据的低位字节。
在本发明的又另一方面中，提供一种用于操作半导体存储器件的方法，该半导体存储器件包括一组写寄存器和写释放寄存器，该写释放寄存器包括分别与写寄存器有关的一组写释放标志。该方法包括：
在突发周期期间将写数据写入到写寄存器的有关写寄存器中；
置位与写寄存器有关的写释放标志，其中写数据被写入到该写寄存器中；
输入控制信号以中断突发周期；以及
响应控制信号将写数据并行地和有选择地写入到存储器阵列中，其中写数据包含在与写释放标志中的被置位的写释放标志有关的写寄存器中。
根据本发明的再又一方面，提供一种操作半导体存储器件的方法，该半导体存储器件包括一组写寄存器、包括分别与写寄存器有关的一组高位写释放标志的高位写释放寄存器、包括分别与写寄存器有关的一组低位写释放标志的低位写释放寄存器，该方法包括：
使能写数据的高位和低位字节的所选字节；
在突发周期期间将写数据中的所选字节写入到写寄存器的有关写寄存器中；
置位与写寄存器有关的高位写释放标志，其中写数据的高位字节写入到该写寄存器中；
置位与写寄存器有关的低位写释放标志，其中写数据的低位字节写入到该写寄存器中；
输入控制信号以中断突发周期；以及
响应控制信号并行地和有选择地将写数据中的所选字节写入到存储器阵列中，其中写数据的所选字节包含在与高位和低位写释放标志中的被置位的写释放标志有关的写寄存器中。
附图说明
从结合附图的下面的说明中，本发明的上述及其他优点和特征将更加明显，其中：
图1是示出了在本发明第一实施例中的半导体存储器件的结构的框图；
图2是局部地示出了集成在图1所示半导体存储器件内的写电路的结构的框图；
图3是示出了集成在图1所示半导体存储器件内的写寄存器的结构的电路图；
图4是示出了集成在图1所示的半导体存储器件内的写释放寄存器的结构的电路图；
图5是局部地示出了集成在图1所示半导体存储器件内的读电路的结构的框图；
图6是示出了集成在图1所示半导体存储器件内的控制电路的结构的框图；
图7是示出了图1所示虚拟SRAM的示例性写操作的时序图；
图8是示出了图1所示虚拟SRAM的示例性写操作的另一时序图；
图9是示出了图1所示虚拟SRAM的示例性读操作的时序图；
图10是示出了本发明第二实施例中的半导体存储器件的结构的框图；
图11是示出了集成在图10所示的半导体存储器件内的控制电路的结构的框图；
图12是局部地示出了集成在图10所示的半导体存储器件内的写电路的结构的框图；
图13是示出了集成在图10所示的半导体存储器件内的写释放寄存器的结构的电路图；以及
图14是示出了图10所示虚拟SRAM的示例性写操作的时序图。
具体实施方式
现在将参考说明性实施例在此描述本发明。本领域技术人员将认识到利用本发明的讲述可以完成许多可供选实施例，并且本发明不局限于用于说明性目的的实施例。
注意，附图中相同的参考标号表示相同的或者类似的元件。如果必要的话，可以在参考标号上附着下标，用于区分由相同参考标号所表示的元件。
第一实施例
(器件结构)
在第一实施例中，虚拟SRAM 10具有存储电路1、数据接口电路2和控制电路3。
存储电路1由存储器阵列11、列译码器12、行译码器13和读出放大器电路14组成。存储器阵列11包括以行和列排列的DRAM单元(未示出)。列译码器12、行译码器13和读出放大器电路14用于提供对所选存储单元的访问。具体地说，列译码器12选择与所选存储单元有关的列，行译码器13选择与所选存储单元有关的行。读出放大器电路14用于识别存储在所选存储单元中的数据，并且用于将希望的数据写入所选存储单元中。
数据接口电路2基于突发传输提供对存储电路1的访问。数据接口电路2连接到一组16个数据引脚DQ0-DQ15(表示出了一个)，提供数据引脚DQ0-DQ15和存储器阵列11之间的访问。在该实施例中，数据接口电路2适用于具有数据宽度为16位的突发传输，并且最大突发长度(burst length)为16个周期。
控制电路3响应外部输入的控制信号，以产生用于控制存储电路1和数据接口电路2的一组内部控制信号。外部控制信号包括外部时钟信号CLK、一组外部地址信号ADDi、芯片使能信号/CE和命令信号CMD。内部控制信号包括内部时钟信号ICLK、芯片使能信号/CE、写使能信号WE、读使能信号RE、一组突发地址信号BAi、寄存器初始化信号/RINT、写放大器使能信号WAE、数据放大器使能信号DAE、读出放大器使能信号SE和一组内部地址信号IAi。
注意，附加于表示信号的标号的符号“/”表示相关的信号为低电平有效(low-active)。例如，使芯片使能信号/CE被激活的事实是指芯片使能信号/CE被下拉到“低”电平。相应地，没有附加符号“/”的信号为高电平有效。例如，写使能信号WE被激活的事实是指写使能信号WE被上拉到“高”电平。
数据接口电路2由写电路2a和读电路2b组成。写电路2a用于将输入到数据引脚DQ0-DQ15上的数据写入到存储器阵列11，并且读电路2b用于将通过数据引脚DQ从存储器阵列11读取的数据向外部输出。在下文中将详细说明写电路2a和读电路2b。
(写电路结构)
写电路2a由数据输入缓冲器21、一组16个写寄存器22、写放大器23、写开关信号发生器24和写释放寄存器25组成。注意，为了简化，写寄存器22在图1中示为模块。写寄存器22的数目和最大突发长度相同。
数据输入缓冲器21在内部时钟信号ICLK的同步下通过数据引脚DQ接收外部输入的写数据，并且转送(forward)接收的写数据到写寄存器22。此后，与数据引脚DQj有关的写数据由标号DIj表示。响应从控制电路3接收的芯片使能信号/CE，数据输入缓冲器21被使能或者被禁止。
参考图2，写寄存器220-2215暂时存储从数据输入缓冲器21接收的写数据DI0-DI15，并且将接收的写数据DI0-DI15转送到写放大器23。每个写寄存器22具有16位的容量，该容量足以存储来自数据引脚DI0-DI15的写数据。因此，写寄存器22作为一个整体提供足以存储16×16位数据的容量，其是对于每个突发所输入的最大数据量。每个写寄存器22用于并行地输出存储在其中的16位写数据。这意味着写寄存器22作为一个整体提供在其中存储的256个数据位的并行数据写入。这有效地减少了对存储器阵列11的写访问时间。从写寄存器22k输出的16位写数据是由符号WB0(k)-WB15(k)表示的，其中数据位WBj(k)与数据引脚DQj有关。
返回来参考图1，写放大23将从写寄存22接收的256位写数据转送到读出放大器14，以将写数据写入到存储器阵列11中。响应写放大器使能信号WAE，写放大器23被使能或者被禁止。
写开关信号发生器24产生一组控制信号，用于响应从控制电路3接收的写使能信号WE和突发地址信号BAi来控制写寄存器2。参考图2，由写开关信号发生器24产生的控制信号包括一组写开关地址信号WSWA0-WSWA15和写开关信号WSWB。写开关地址信号WSWA0-WSWA15用于选择要访问的写寄存器22；写寄存器22k能够响应有关的写开关地址信号WSWAk的激活而锁存写数据DI0-DI15另一方面，写开关信号WSWB指示写寄存器22将存储在其中的写数据转送到写放大器23。响应写开关信号WSW的激活，写寄存器22将存储在其中的写数据并行地转送到写放大器23。
写开关地址信号WSWA0-WSWA15的激活(也就是写寄存器22的选择)取决于突发地址信号BAi所表示的突发地址。当突发地址表示为<k>时，写寄存器22k被选择。这意味着写寄存器22k被用于存储与突发地址<k>有关的写数据。
写释放寄存器25是存储一组写释放标志WR0-WR15的16位寄存器，该写释放标志WR0-WR15表示在相关突发(burst)期间存储写数据的写寄存器22。响应写开关地址信号WSWAk的激活而置位写释放标志WRk。这导致响应向有关的写寄存器22的数据写入而置位写释放标志WR0-WR15。换句话说，当写数据被写入有关的写寄存器22k的时候，写开关信号发生器24置位写释放标志WRk。注意，写释放标志WR0-WR15的数目和最大突发长度相同。
写释放寄存器25响应从控制电路3接收的寄存器初始化信号/RINT以初始化写释放寄存器25；响应寄存器初始化信号/RINT的激活使所有的写释放标志WR0-WR15被复位(negate)。
图3是示出了写寄存器22k的详细结构的电路图。每个写寄存器22k由分别接收写数据DI0-DI15的一组输入端410-4115和分别连接到输入端410-4115的一组锁存电路420-4215组成。每个锁存电路42包括NMOS晶体管43、主锁存器44、NMOS晶体管45和从锁存器46。每个主锁存器44包括一对反相器44a和44b，每个反相器的输入连接到另一个反相器的输出。相应地，每个从锁存器46包括一对反相器46a和46b，每个反相器的输入连接到另一个反相器的输出。从锁存器46的输出连接到输出端470-4715，通过该输出端470-4715来输出写数据WB0(k)-WB15(k)。
每个写寄存器22k操作如下。首先当写开关地址信号WSWAk和写开关信号WSWB被去激活时，主锁存器44从写寄存器22k的输入断开，并且从锁存器46从主锁存器44断开。响应写开关地址信号WSWAk的激活，写数据DI0-DI15分别被锁存到锁存电路420-4215内的主锁存器46。然后当写开关信号WSWB被激活时，存储在主锁存器44内的数据位被转送到相关的从锁存器46。这导致写寄存器22k的输出被固定为写数据DI0-DI15，并且存储在写寄存器22k中的写数据DI0-DI15作为写数据WB0(k)-WB15(k)被转送到写放大器23。
图4是示出了写释放寄存器25的结构的电路图。写释放寄存器25包括接地端51、用于分别存储写释放标志WR0-WR15的一组16个锁存电路520-5215。每个锁存电路52包括NMOS晶体管53、主锁存器54、NMOS晶体管55、从锁存器56和PMOS晶体管57。每个主锁存器54包括一对反相器54a、54b，每个反相器的输入连接到另一个反相器的输出。相应地，每个从锁存器56包括一对反相器56a、56b，每个反相器的输入连接到另一个反相器的输出。从锁存器56的输出分别连接到输出端580-5815，通过该输出端580-5815输出写释放标志WR0-WR15。
写释放寄存器25操作如下。首先当在写开关地址信号WSWAk和写开关信号WSWB被去激活情况下所有的锁存电路52被复位时，从锁存器56从主锁存器54断开。
响应写开关地址信号WSWA0的激活，锁存电路520内的NMOS晶体管53导通以提供接地端51和相关主锁存器54之间的连接。这导致了锁存电路520内的主锁存器54，即，写释放标志WR0，被置位。对于其它写开关地址信号也是同样的。响应写开关地址信号WSWAk的激活，锁存电路52k内的主锁存器54，即，写释放标志WRk被置位。
然后当写开关信号WSWB被激活时，主锁存器54与锁存电路52内的从锁存器56相连。这导致了锁存电路52开始从从锁存器56输出写释放标志WR0-WR15。写释放标志WR0-WR15被提供给写放大器23，以实现写数据WBj(k)的有选择的数据写入。
(读电路结构)
返回参考图1，读电路2b由数据放大器26、一组读寄存器27、读开关信号发生器28和数据输出缓冲器29组成。
数据放大器26用于对于每个突发周期从存储器阵列11并行地获得256位读数据，并且转送所获得的读数据到读寄存器27。在下文中，与数据引脚DQj和突发地址<k>有关的所获得的读数据的数据位由标号RBj(k)表示。
读寄存器27用于暂时存储从数据放大器26并行地接收的读数据，并且顺序地转送接收的读数据到数据输出缓冲器29。如图5所示，读寄存器27的数目为16，该数目和最大突发长度一致。读寄存器27k是用于从数据放大器26接收读数据位RB0(k)-RB15(k)的16位寄存器。在下文中，从读寄存器27传输到数据输出缓冲器29的读数据由符号DO0-DO15表示。
响应从控制电路3接收的读使能信号RE和突发地址信号BAi，读开关信号发生器28控制读寄存器27。参考图5，由读开关信号发生器28产生的控制信号包括一组读开关地址信号RSWA0-RSWA15和读信号RSWB。读开关地址信号RSWA0-RSWA15用于选择要访问的读寄存器27；响应相关的读开关地址信号RSWAk的激活，读寄存器27k被使能。另一方面，读开关信号RSWB指示读寄存器27将存储在其中的读数据转送给数据输出缓冲器29。响应读开关信号RSWB的激活，由读开关地址信号RSWAk使能的读寄存器27输出存储在其中的读数据DO0-DO15。
数据输出缓冲器29接收读数据DO0-DO15，并且与内部时钟信号ICLK同步地将接收到的读数据DO0-DO15输出到数据引脚DQ0-DQ15上。响应芯片使能信号/CE和外部提供的输出使能信号/OE，数据输入缓冲器21被使能或者被禁止。
(控制电路结构)
图6是示出了控制电路3的结构的框图。控制电路3由内部时钟发生器31、地址输入缓冲器32、芯片使能信号缓冲器33、读/写命令信号发生器34、突发计数电路35、突发地址发生器36、存储器阵列/放大器控制电路37和写释放寄存器控制信号发生器38组成。示意地，除了控制电路3包括写释放寄存器控制信号发生器38之外，控制电路3的结构和功能类似于广泛使用的虚拟SRAM内的控制电路的结构和功能。
内部时钟发生器31从外部时钟信号CLK产生内部时钟信号ICLK。
地址输入缓冲器32与内部时钟信号ICLK同步地接收外部地址信号ADD0-ADD17以产生内部地址信号IA0-IA17。
芯片使能信号缓冲器接收外部输入的芯片使能信号/CE，以为虚拟SRAM 10内的希望的电路提供芯片使能信号/CE。
响应命令信号CMD和芯片使能信号/CE，读/写命令信号发生器34产生写使能信号WE和读使能信号RE。当命令信号CMD指示写命令的发布时，读/写命令信号发生器34激活写使能信号WE。另一方面，当命令信号CMD指示读命令的发布时，读/写命令信号发生器34激活读使能信号RE。
读/写命令信号发生器34用于附加产生写使能信号WE2和读使能信号RE2。写使能信号WE2用于允许将存储在写寄存器22中的写数据写入到存储器阵列11中的数据写操作。另一方面，读使能信号RE2用于允许从存储器阵列11到读寄存器27的数据传输。
突发计数电路35响应内部时钟信号ICLK，以产生表示每个时钟周期是否与突发传输有关的突发信号BURST。更具体地说，突发计数电路35在写周期或者读周期开始之后在相应于预定等待时间(1atency)的时钟周期上计数内部时钟信号ICLK。在相应于预定等待时间的时钟周期逝去之后，突发计数电路35激活突发信号BUSRT。
响应芯片使能信号/CE、内部地址信号IA0-IA2突发信号BUSRT和内部时钟信号ICLK，突发地址发生器36产生突发地址信号BAi以识别突发地址。具体地说，响应被激活的芯片使能信号/CE，突发地址发生器36从内部地址信号IA0-IA2获得初始突发地址。然后，突发地址发生器36与内部时钟信号ICLK同步地增加突发地址。突发地址发生器36利用突发地址信号BAi为写开关信号发生器24和读开关信号发生器28提供如此识别的突发地址。
响应写使能信号WE2和读使能信号RE2，存储器阵列/放大器控制电路37产生写放大器使能信号WAE、数据放大器使能信号DAE和读出放大器使能信号SE。返回参考图1，写放大器使能信号WAE和数据放大器使能信号DAE分别用于使能写放大器23和数据放大器26，而读出放大器使能信号SE被用于使能读出放大器14。
响应写使能信号WE2，写释放寄存器控制信号发生器38产生寄存器初始化信号/RINIT，在此实施例中，写释放寄存器控制信号发生器38对于虚拟SRAM 10是特定的。如在前所描述的，寄存器初始化信号/RINIT表示写释放寄存器25的初始化。
(突发写操作)
为了实现写数据的有选择的数据写入，虚拟SRAM 10用于允许在突发周期中间的突发写操作的中断。当突发写操作被中断时，虚拟SRAM 10在写操作的中断之前，进行操作以将传送的写数据写入到写寄存器22。这允许虚拟SRAM 10在有关的突发周期期间有选择地写入所传输的一系列写数据的希望部分。在该实施例中，在突发周期中间响应芯片使能信号/CE的去激活，突发周期中的写操作被中断。
存储在写释放寄存器25中的写释放标志WR0-WR15用于实现这样的操作。写放大器23从写释放标志WR0-WR15来识别写数据在突发周期的中断之前被写入到其中的写寄存器22，并且有选择地将存储在相关写寄存器22中的写数据写入到存储器阵列11中。该过程有效地实现了写数据的有选择的数据写入。在下文中，将详细说明虚拟SRAM10的写操作。
图7是示出了该实施例中的虚拟SRAM 10的示例性写操作的时序图。
首先，写释放寄存器25被初始化以复位所有的写释放标志WR0-WR15。
响应写命令的发布，开始写周期。具体地说，当在芯片使能信号/CE被使能的情况下命令信号CMD请求写操作时，读/写命令信号发生器23发布写命令。响应写命令的发布，写使能信号WE被激活。
对应于写周期开始后已经逝去的预定等待时间的预定数目的时钟周期之后开始突发周期。在该实施例中等待时间为三个时钟周期。突发周期的开始后写数据Dj(0)、Dj(1)...顺序地输入到数据引脚DQj。注意，写数据Dj(k)指的是在突发周期中的第k个时钟周期输入数据引脚DQj的写数据。
一旦突发周期开始，与写数据Dj(0)、Dj(1)...的输入同步地顺序产生一系列突发地址<0>、<1>...。响应突发地址<0>、<1>...的产生，写开关地址信号WSWA0、WSWA1...分别被顺序地激活。这实现了分别将写数据Dj(0)、Dj(1)...写入到写寄存器220、221...中。响应写开关地址信号WSWA0、WSWA1...的激活，顺序地置位写释放标志WR0、WR1...。
响应芯片使能信号/CE的去激活，突发周期被中断。在图7所示的操作中，写数据Dj(4)被写入写寄存器224之后，突发周期被中断。突发周期被中断之前，写数据Dj(0)到Dj(4)被写入写寄存器220到224，并且置位与写寄存器220到224有关的写释放标志WR0到WR4。这导致了写释放标志WR5到WR15保持为复位。
突发周期被中断之后，已经写入有关写寄存器22的写数据(即，存储在写寄存器220到224中的写数据)被有选择地写入存储器阵列11；包含在写寄存器225到2215的数据没有被写入存储器阵列11。通过以下过程实现如此描述的有选择的数据写操作：响应芯片使能信号/CE的去激活，读/写命令信号发生器34去激活写使能信号WE，并且激活写使能信号WE2。响应写使能信号WE2的激活，存储器阵列/放大器控制电路37激活读出放大器使能信号SE，并且写开关信号发生器24激活写开关信号WSWB。响应写开关信号WSWB的激活，存储在所有的写寄存器220-2215中的数据WBj(0)-WBj(15)被输出到写放大器23。同时，写释放标志WR0-WR15被输出到写放大器23。随后，响应写使能信号WE2激活写放大器使能信号WAE。响应写使能信号WAE，写放大器23有选择地将存储在与激活的写释放标志有关的写寄存器中的数据写入存储器阵列11中。
在图7所示的操作中，响应被置位的写释放标志WR0到WR4，存储在写寄存器220-224的写数据被有选择地写入存储器阵列11中。有关的写数据被并行地写入存储器阵列11；在单个时钟周期内执行对存储器阵列11的访问。这对于减少写访问时间是重要的。
在写周期的最后，写使能信号WE2被去激活。响应写使能信号WE2的去激活，寄存器初始化信号/RINIT被激活以复位写释放标志WR0-WR15。这实现了写释放寄存器25的初始化，以为下一个写周期做好准备。
如这些描述，在该实施例中的虚拟SRAM 10适用于突发周期的中断，并且实现在相关突发内有选择地写入所希望的数据，而不需要数据掩码信号DQM。
注意，要求在突发周期开始时就复位写释放标志WR0-WR15。在可选实施例中，在写周期开始时而不是在写周期结束时复位写释放标志WR0-WR15。
图8是示出了在突发周期没有被中断的情况下虚拟SRAM 10的示例性写操作的时序图。在这种情况下，写数据Dj(0)-Dj(15)被完全写入到写寄存器220-2215中之后，写开关信号WSWB被激活。注意，该操作伴随着置位所有的写释放标志WR0-WR15。响应写开关信号WSWB的激活，存储在所有写寄存器22中的数据WBj(0)被输出到写放大器23，并且写释放标志WR0-WR15被转送到写放大器23。响应被置位的所有写释放标志WR0-WR15，写放大器23操作，以将存储在所有写寄存器220-2215中的数据，即写数据Dj(0)-Dj(15)，写入存储器阵列11中。
(突发读操作)
图9是示出了该实施例中的虚拟SRAM 10的示例性读操作的时序图。
响应读命令的发布，开始读周期。具体地说，当在芯片使能信号/CE和输出使能信号/OE被使能的情况下由命令信号CMD要求读操作时，读/写命令信号发生器23发布读命令。响应该读命令的发布，读使能信号RE和RE2被激活。
读使能信号RE2的激活之后，存储器阵列/放大器控制电路37激活数据放大器使能信号DAE，并且从而并行地从存储器阵列11获取有关突发读操作的读数据到读寄存器27中。
对应于读周期开始之后逝去的预定等待时间的预定数目的时钟周期之后，开始突发周期。确定该等待时间使得在从存储器阵列11向读寄存器27的数据传输完成以后开始突发周期。
一旦突发周期开始，当读开关地址信号RSWA0、RSWA1...被顺序地激活时，顺序地产生一系列突发地址<0>、<1>...。这导致了顺序地选择读寄存器270、271...，并且读数据DOj(0)、DOj(1)...通过数据输出缓冲器29被顺序地输出到数据引脚DQj。
虚拟SRAM 10用于允许突发周期在读操作中通过去激活芯片使能信号/CE被中断。在该实施例中，读数据DOj(4)被外部输出之后突发周期被中断。响应芯片使能信号/CE的去激活，读使能信号RE被去激活以完成读周期。
总之，在该实施例中虚拟SRAM 10用于允许写操作在突发周期的中间被中断。响应所请求的写操作的中断，写放大器23识别在突发周期中断前将写数据写入其中的写寄存器22，并且有选择地将存储在相关写寄存器22中的写数据写入存储器阵列11。如此描述的写操作允许虚拟SRAM 10无需数据掩码信号就可有选择地写入存储在写寄存器22中的希望的写数据。
第二实施例
(器件结构)
图10是示出了第二实施例中的虚拟SRAM 20的结构的框图。第二实施例中的虚拟SRAM 20的结构几乎类似于图1所示的虚拟SRAM10的结构；其区别在于虚拟SRAM 20用于为存储器阵列11提供高位和低位字节的单独的数据访问；高位字节表示与数据引脚DQ8-DQ15有关的字节，而低位字节表示与数据引脚DQ0-DQ7有关的字节。为了实现高位和低位字节的单独数据访问，为虚拟SRAM 20外部地提供一组字节选择信号/UB和/LB。高位字节选择信号/UB用于使能高位字节的访问，而低位字节选择信号/LB用于使能低位字节的访问。更具体地说，如下文中所述，虚拟SRAM 20的结构不同于图1所示的虚拟SRAM 10的结构。
如图11所示，在该实施例中的虚拟SRAM 20内的控制电路3另外包括LB/UB信号缓冲器39，用于接收字节选择信号/UB和/LB。通过LB/UB信号缓冲器39，字节选择信号/UB和/LB被传递给虚拟SRAM20内的所希望的电路。
另外，如图10所示，虚拟SRAM 20具有一对写释放寄存器25U和25L。写释放寄存器25U与高位字节有关，而写释放寄存器25L与低位字节有关。参考图12，写释放寄存器25U用于存储表示是否在写寄存器22的高位字节上执行数据写入的写释放标志WRU 0-WRU 15；写释放标志WRU k被置位的事实表示写数据被写入写寄存器22k的高位字节。相应地，写释放寄存器25L用于存储表示是否在写寄存器22的低位字节上执行数据写入的写释放标志WRL 0-WRL 15。写释放寄存器25U响应高位字节选择信号/UB，并且写释放寄存器25L响应低位字节选择信号/LB。
图13是示出了写释放寄存器25U和25L的结构的电路图。除了接地端51被替换为接收高位字节选择信号/UB的输入端51U之外，写释放寄存器25U的结构和图4所示的写释放寄存器25的结构几乎一致。相应地，除了接地端51被替换为接收低位字节选择信号/LB的输入端51L之外，写释放寄存器25L的结构和图4所示的写释放寄存器25的结构几乎一致。
只有当高位字节选择信号/UB被激活(也就是说，高位字节选择信号/UB设置在“低”电平)时，响应写开关地址信号WSWAk的激活，写释放寄存器25U内的锁存电路52k被置位；只有当高位字节选择信号/UB被激活时，才允许置位写释放标志WRU 0-WRU 15。
相应地，只有当低位字节选择信号/LB被激活时，响应写开关地址信号WSWAk的激活，写释放寄存器25L内的锁存电路52k被置位；只有当低位字节选择信号/LB被激活时，才允许置位写释放标志WRL 0-WRL 15。
返回参考图10，该实施例中的虚拟SRAM 20内的数据输入缓冲器21和数据输出缓冲器29响应字节选择信号/UB和/LB进行操作。响应高位字节选择信号/UB的激活，数据输入缓冲器21使能高位字节数据引脚DQ8-DQ15，而响应低位字节选择信号/LB的激活，数据输入缓冲器21使能低位字节数据引脚DQ0-DQ7。这对于数据输出缓冲器29也是同样的。
(突发写操作)
图14是示出了该实施例所示的虚拟SRAM 20的示例性写操作的时序图。
首先，写释放寄存器25U和25L被初始化；所有的写释放标志WRU 0-WRU 15和WRL 0-WRL 15被初始地复位。
响应写命令的发布启动写周期。具体地说，当在芯片使能信号/CE被使能的情况下由命令信号CMD请求写操作时，读/写命令信号发生器23发布写命令。响应该写命令的发布，写使能信号WE被激活。
同时，字节选择信号/UB和/LB中所希望的信号被激活。当高位字节选择信号/UB被激活时，高位字节数据引脚DQ8-DQ15被使能。相应地，当低位字节选择信号/LB被激活时，低位字节数据引脚DQ0-DQ7被使能。
在相应于写周期开始后逝去预定等待时间的预定数目的时钟周期之后，开始突发周期。突发周期开始之后跟随着顺序地将写数据Dj(0)、Dj(1)...输入到数据引脚DQj中。注意，写数据Dj(k)指的是在突发周期内的第k个时钟周期输入到数据引脚DQj的写数据。
数据输入缓冲器21锁存写数据Dj(0)、Dj(1)...的高位和低位字节中的所选字节。具体地说，当高位字节选择信号/UB被使能时，数据输入缓冲器21锁存写数据Dj(0)、Dj(1)...的高位字节。相应地，当低位字节选择信号/LB被使能时，数据输入缓冲器21锁存写数据Dj(0)、Dj(1)...的低位字节。注意，当字节选择信号/UB和/LB都被使能时，数据输入缓冲器21锁存高位和低位字节。
一旦开始突发周期，就与写数据Dj(0)、Dj(1)...的输入同步地顺序产生一系列突发地址<0>、<1>...。响应突发地址<0>、<1>...的产生，写开关地址信号WSWA0、WSWA1...分别被顺序地激活。这实现了分别将写数据Dj(0)、Dj(1)...写入到写寄存器220、221...中。响应写开关地址信号WSWA0、WSWA1...的激活，写释放标志WR0、WR1...被顺序地置位。
将写数据Dj(0)、Dj(1)...写入到写寄存器220、221...中的数据写操作伴随着置位相关写释放标志。当高位字节选择信号/UB被激活以使能高位字节时，响应有关的写开关地址信号WSWA0、WSWA1...的激活，写释放标志WRU 0、WRU 1...被顺序地置位。相应地，当低位字节选择信号/LB被激活以使能低位字节时，响应有关的写开关地址信号WSWA0、WSWA1...的激活，写释放标志WRL 0、WRL 1...被顺序地置位。注意，响应被激活的高位和低位字节选择信号/UB和/LB，可以置位写释放标志WRU 0、WRU 1...和WRL 0、WRL 1...。
响应芯片使能信号/CE的去激活，突发周期被中断。在图14所示的操作中，写数据Dj(4)被写入到写寄存器224中之后，突发周期被中断。突发周期的中断之前，写数据Dj(0)到Dj(4)被写入写寄存器220到224，并且与写寄存器220到224有关的写释放标志WRU 0到WRU 4和/或WRL 0到WRL 4被置位。这导致了剩余的写释放标志保持为复位。
突发周期被中断之后，已经写入到有关的写寄存器22中的数据字节(即，存储在写寄存器220到224中的数据字节)被有选择地写入到存储器阵列11中；包含在写寄存器225到2215中的数据字节没有被写入到存储器阵列11中。
如此所述的有选择的数据写操作通过以下过程实现：响应芯片使能信号/CE的去激活，读/写命令信号发生器34去激活写使能信号WE，并且激活写使能信号WE2。响应写使能信号WE2的激活，存储器阵列/放大器控制电路37激活读出放大器使能信号SE，并且写开关信号发生器24激活写开关信号WSWB。响应写开关信号WSWB的激活，存储在所有的写寄存器220-2215中的数据WBj(0)-WBj(15)被输出到写放大器23。同时，写释放标志WRU 0-WRU 15和WRL 0-WRL 15被输出到写放大器23。随后响应写使能信号WE2而激活写放大器使能信号WAE。响应写使能信号WAE，写放大器23将存储在与激活的写释放标志有关的写寄存器中的数据字节有选择地写入存储器阵列11中。
更具体地说，当高位字节被使能时，写释放标志WRU 0到WRU 4被使能，而释放标志WRU 5到WRU 15保持为复位。响应被使能的写释放标志WRU 0到WRU 4，包含在写寄存器220到224中的写数据的高位字节被写入存储器阵列11中。
相应地，当低位字节被使能时，写释放标志WRL 0到WRL 4被使能，而释放标志WRL 5到WRL 15保持为复位。响应被使能的写释放标志WRL 0到WRL 4，包含在写寄存器220到224中的写数据的低位字节被写入存储器阵列11中。
写数据的有关数据字节被并行地写入存储器阵列11中；在单个时钟周期中执行对存储器阵列11的访问。这对于减少写访问时间是重要的。
在写周期的最后，写使能信号WE2被去激活。响应写使能信号WE2的去激活，寄存器初始化信号/RINIT被激活以复位写释放标志WRU 0-WRU 15和WRL 0-WRL 15。这实现了写释放寄存器25的初始化以为下一个写周期做好准备。
如这些所述，在该实施例中的虚拟SRAM 20适用于突发周期的中断，和实现在相关突发内有选择地写入所希望的数据，而无需数据掩码信号DQM。
另外，在该实施例中的虚拟SRAM 20包括与高位和低位字节有关的一对写释放寄存器，虚拟SRAM 20提供了高位和低位字节到存储器阵列11的单独的写访问。
显然，本发明不局限于上述实施例，在不脱离本发明的范围的情况下，这些实施例可以被修改和变化。
尤其应该注意，虽然上述实施例针对于将本发明用于虚拟SRAM，但是本领域技术人员将领会到本发明也适用于其他的半导体存储器件；本发明有利地应用于存储器阵列的访问速度低的半导体存储器件。

Claims (8)

1.一种半导体存储器件，包括：
存储器阵列；
一组写寄存器；
输入缓冲器，用于在突发周期期间顺序地接收一系列写数据，并且将所述写数据写入到所述写寄存器的有关写寄存器中；
写释放寄存器，其包含分别与所述写寄存器有关的一组写释放标志；
写释放寄存器控制器，其响应被写入到所述写寄存器的所述有关的写寄存器中的所述写数据来置位所述写释放标志中的有关的写释放标志；以及
写放大器，其用于当响应控制信号中断所述突发周期时，有选择地并行写入所述写数据，该写数据包含在与所述写释放标志中的被置位的写释放标志有关的所述写寄存器中。
2.根据权利要求1所述的半导体存储器件，其中当所述突发周期没被中断时，所述写放大器用于写入包含在所有的所述写寄存器中的整组的所述写数据。
3.根据权利要求2所述的半导体存储器件，其中当所述突发周期开始时，所述写释放标志组被复位。
4.根据权利要求3所述的半导体存储器件，进一步包括寄存器初始化信号发生器，用于为所述写释放寄存器提供寄存器初始化信号，
其中在所述突发周期开始之前激活所述寄存器初始化信号，以及
其中响应被激活的所述寄存器初始化信号，所述写释放寄存器复位所有的所述写释放标志。
5.根据权利要求1所述的半导体存储器件，进一步包括用于产生突发地址的突发地址发生器，
其中所述写释放寄存器控制器响应所述突发地址，其用于选择要写入所述写数据的所述写寄存器，并且用于产生一组写开关地址信号以使能所述写寄存器中的所选写寄存器；
其中响应所述写开关地址信号组，所述写释放寄存器置位与所述写寄存器中的所述所选写寄存器有关的所述写释放标志中的写释放标志。
6.根据权利要求1所述的半导体存储器件，其中所述控制信号是用于使能所述半导体存储器件的芯片使能信号。
7.一种半导体存储器件，包括：
存储器阵列；
一组写寄存器；
输入缓冲器，其用于在突发周期期间顺序地接收一系列写数据，并且将所述写数据写入到所述写寄存器的有关写寄存器中；
高位写释放寄存器，其包含分别与所述写寄存器有关的一组高位写释放标志；
低位写释放寄存器，其包含分别与所述写寄存器有关的一组低位写释放标志；
写释放寄存器控制器，其用于响应被写入到所述写寄存器的所述有关的写寄存器中的所述写数据的高位字节来置位所述高位写释放标志中的有关的写释放标志，并且响应被写入到所述写寄存器的所述有关的写寄存器中的所述写数据的低位字节来置位所述低位写释放标志中的有关的写释放标志；以及
写放大器，其用于当响应控制信号中断所述突发周期时，有选择地并行写入所述写数据的所述高位字节和所述写数据的所述低位字节，其中所述高位字节包含在与所述高位写释放标志中的被置位的写释放标志有关的所述写寄存器中，所述低位字节包含在与所述低位写释放标志中的被置位的写释放标志有关的所述写寄存器中。
8.一种半导体存储器件的操作方法，该半导体存储器件包括一组写寄存器和包含分别与所述写寄存器有关的一组写释放标志的写释放寄存器，所述方法包括：
在突发周期期间将写数据写入到所述写寄存器的有关写寄存器中；
置位所述写释放标志，该写释放标志与将所述写数据写入其中的所述写寄存器有关；
输入控制信号以中断所述突发周期；以及
响应所述控制信号将包含在与所述写释放标志中的被置位的写释放标志有关的所述写寄存器中的所述写数据并行地并且有选择地写入到存储器阵列中。
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