CN1716453A - 在主机和非易失性存储设备间进行缓冲的多端口存储设备 - Google Patents

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Abstract

一种多端口易失性存储装置包括被配置为将数据传送到外部主机系统和设备或从其传送数据的第一端口。易失性主存储磁心，被配置为存储在其处接收的数据并从其中读取所请求的存储数据。易失性子存储磁心，被配置为存储在其处接收的数据并从其中读取所请求的存储数据。连接到第一端口的主接口电路被配置为在主模式中将数据提供给易失性主存储磁心和第一端口或从其中提供数据，以及在从模式中将数据提供给易失性子存储磁心和第一端口或从其中提供数据。第二端口，被配置为将数据传送到非易失性存储设备和所述设备或从其传送数据。连接到第二端口的子接口电路，被配置为在从模式中提供数据给易失性子存储磁心和第一端口或从其提供数据。

Description

在主机和非易失性存储设备间进行缓冲的多端口存储设备
技术领域
本发明涉及存储设备，更具体地，涉及非易失性存储设备。
背景技术
有时需要具有大容量的存储器来存储由配备有数码相机模块或能够访问因特网的移动系统所产生的图像数据。通常，移动电话使用“或非(NOR)”型闪存作为高速随机存取存储器来存储用于处理数据的指令代码。但是，“或非”型闪存在用于需要更大容量的应用(例如用来存储图像数据)中时可能是相对昂贵的。因此，“或非”型闪存无法广泛使用在这种应用中。
“与非(NAND)”型闪存设备与“或非”型闪存相比运行速度要低。但是，在需要更大容量的应用中，诸如在移动电话中存储由其中的数码相机产生的图像数据，“与非”型闪存与“或非”型闪存相比可更具有成本优势。但是，“与非”型闪存设备的低速度使得这些设备常出问题。
在一些移动应用中，中央处理器(CPU)控制DRAM中的图像数据的存储并执行诸如压缩所存储的图像数据那样的数字图像处理，以便可以在“与非”型闪存中存储处理后的数据。CPU通过各个接口访问DRAM和“与非”型闪存。DRAM可以使用直接存储存取器(DMA)与“与非”型闪存进行通信。因此，使用DRAM作为缓冲器就可以使得能够使用低速类型的闪存(即，“与非”型闪存)。
由于“与非”型闪存的运行速度比DRAM要低，所以会降低这种移动系统的性能。此外，由于CPU使用各个硬件接口(即，针脚)来访问DRAM和“与非”型闪存，因此当系统被集成在单个芯片中时，CPU组件的尺寸相对较大，这可以影响移动电话的整个尺寸/重量(由于使用了“与非”型闪存)。
已知的是提供了一种其中系统通过使用静态随机存取存储器(SRAM)作为缓冲器来与“与非”型闪存进行通信的系统接口(由日本的东芝公司提出)。在这种方案中，可以以系统和SRAM之间接口的速度来高效地控制“与非”型闪存。
来自日立公司的公开的韩国专利申请第2002-95109号公开了一种半导体设备，该半导体设备包括非易失性存储器(例如，闪存)、具有连接到闪存和DRAM两者的控制电路的DRAM，并具有用于将这些存储器集成到多芯片模块中的结构。在这种方案中，半导体存储器设备的控制电路将数据加载到DRAM中，并然后响应于外部指令将从DRAM加载的数据传送到闪存。在读操作期间，将存储在闪存中的数据传送到DRAM，并接着从DRAM中读出所传送的数据。
发明内容
根据本发明的实施例能提供具有用于在主机和非易失性存储设备之间进行缓冲的多端口存储设备。根据这样的一些实施例，一种多端口易失性存储设备包括：第一端口，被配置为将数据传送到外部主机系统和所述设备或从外部主机系统和所述设备传送数据。易失性主存储磁心，被配置为存储在其处所接收到的数据并从其中读取所请求的存储数据。易失性子存储磁心，被配置为存储在其处所接收到的数据并从其中读取所请求的存储数据。连接到第一端口的主接口电路，被配置为在主模式中将数据提供给易失性主存储磁心和第一端口或从易失性主存储磁心和第一端口提供数据，并且被配置为在从模式中将数据提供给易失性子存储磁心和第一端口或从易失性子存储磁心和第一端口提供数据。第二端口，被配置为将数据传送到外部非易失性存储设备和所述设备或从外部非易失性存储设备和所述设备传送数据。连接到第二端口的子接口电路，被配置为在从模式中将数据提供给易失性子存储磁心和第二端口或从易失性子存储磁心和第二端口提供数据。
在根据本发明的一些实施例中，主接口电路包括：指令解码器，被配置为对从外部主机系统所提供的指令进行解码以产生至少一个内部指令控制信号。地址缓冲器，被配置为基于从外部系统所提供的地址信号来产生至少一个内部地址控制信号。数据输入/输出缓冲器，被配置为在主模式中在外部主机系统和易失性主存储磁心之间传送数据，并且被配置为在从模式中将数据传送到外部主机系统和易失性子存储磁心或从外部主机系统和易失性子存储磁心传送数据。控制器，被配置为响应于从外部主机系统所提供的主/从模式选择信号，基于通过地址缓冲器和数据输入/输出缓冲器所提供的第一控制数据来控制易失性主存储磁心和易失性子存储磁心。
在根据本发明的一些实施例中，子接口电路包括：“与非”型闪存控制器，被配置为响应于所述控制器所提供的第二控制数据来控制在子存储磁心和连接到第二端口的闪存之间的数据传送。在根据本发明的一些实施例中，主接口电路还包括：电源管理电路，被配置为响应于从指令解码器所提供的至少一个内部指令控制信号来接通/断开至易失性子存储磁心和子接口电路的电源电压的。
在根据本发明的一些实施例中，易失性子存储磁心相应的容量为存储器的至少一个页面或存储器的一个块，并以存储器的一个页面或存储器的一个块为单位来访问闪存。
在根据本发明的一些实施例中，一种多端口易失性存储设备包括：易失性存储磁心，被连接到被配置为从外部访问该易失性存储磁心或从该易失性存储磁心访问外部的设备的第一和第二端口。该第一端口被配置为通过主机系统的外部访问，和第二端口被配置为通过非易失性存储设备的外部访问。
在根据本发明的一些实施例中，所述易失性存储磁心还包括：连接到第一端口的易失性主存储磁心，被配置为在由主机系统发出信号的主模式中通过其进行访问。连接到第一端口和第二端口的易失性子存储磁心，被配置为在由主机系统发出信号的从模式中通过其进行访问。
在根据本发明的一些实施例中，所述易失性主存储磁心被配置为在主模式期间通过第一端口执行读和写操作，并且还被配置为在从模式中执行至易失性子存储磁心的复制操作或来自易失性子存储磁心的复制操作。在根据本发明的一些实施例中，所述易失性子存储磁心被配置为在从模式中通过第一端口执行读和写操作，并通过第一端口执行对非易失性存储器的从外部主机接收数据/将数据传送到外部主机的非易失性读和写操作。
在根据本发明的一些实施例中，所述易失性子存储磁心被配置为在闪存模式写操作期间经由第一端口从外部主机接收数据，并且还被配置为经由第二端口将数据提供给非易失性存储设备。在根据本发明的一些实施例中，所述易失性子存储磁心被配置为在闪存模式读操作期间经由第二端口从非易失性存储器接收数据，并且还被配置为经由第一端口将数据提供给外部主机。
在根据本发明的一些实施例中，所述易失性子存储磁心被配置为在页面读模式操作期间经由第二端口从非易失性存储器接收数据，并且还被配置为以1个页面的大小将数据提供给易失性主存储磁心。在根据本发明的一些实施例中，当中断信号处于非激活状态中时，可由外部主机通过第一端口有效访问从易失性子存储磁心接收到的在易失性主存储磁心中的数据。在根据本发明的一些实施例中，所述易失性子存储磁心被配置为在等待信号处于非激活状态中时执行至非易失性存储器中的读操作或从非易失性存储器中的写操作。
在根据本发明的一些实施例中，所述易失性主存储磁心被配置为在页面写模式操作期间经由第一端口从外部主机接收数据，并且还被配置为为了对非易失性存储设备进行写操作而以1个页面的大小将数据提供给易失性子存储磁心。在根据本发明的一些实施例中，在已经将数据提供给易失性子存储磁心之后，当中断信号处于非激活状态中时，可由外部主机通过第一端口有效访问主存储磁心中的数据。
在根据本发明的一些实施例中，所述易失性子存储磁心被配置为在等待信号处于非激活状态中时，执行往非易失性存储器中的读操作或从非易失性存储器中的写操作。在根据本发明的一些实施例中，非易失性存储器、易失性主存储磁心和易失性子存储磁心都被包括在单芯片封装中。在根据本发明的一些实施例中，第二端口被配置为连接到“与非”类型的闪存，而且所述设备包括同步DRAM。
在根据本发明的一些实施例中，一种用于处理数据的装置包括：主机，被配置为以第一速度访问高速存储器。低速存储器，被配置为以低于第一速度的第二速度来运行。具有链路的高速存储器，被配置为在高速存储器和低速存储器之间传送第一数据，该高速存储器与低速存储器以低速连接，与主机以高速连接并允许低速存储器以高速连接到主机。
在根据本发明的一些实施例中，一种用于处理数据的装置包括：主机；非易失性存储器；以及易失性存储器，被配置为通过第一端口与非易失性存储器连接和被配置为通过第二端口与主机连接，以及被配置为将非易失性存储器连接到主机。在根据本发明的一些实施例中，一种多芯片封装的半导体设备包括：端口，被配置为连接到主机；和非易失性存储器。连接到所述非易失性存储器的易失性存储器，该易失性存储器通过所述端口与主机连接，其中在单个芯片封装中实施所述非易失性存储器和所述易失性存储器。
附图说明
图1是说明根据本发明的一些示范性实施例的充当主存储器(master)的易失性存储器的结构的方框图。
图2是说明根据本发明的一些示范性实施例的图1中的控制器的方框图。
图3和4是说明根据本发明的一些示范性实施例的充当图1中的主存储器(master)的易失性存储器的操作的时序图。
图5是说明根据本发明的一些示范性实施例的数据处理装置的结构的方框图。
图6是说明图5中的多芯片封装半导体设备的存储器连接非易失性存储器的结构的方框图。
具体实施方式
现在将参考附图在下文中更为详尽地描述本发明，其中显示了本发明的实施例。但是，本发明也可以以很多不同的方式来实施而不应认为本发明局限于此处所述的实施例；同时，提供这些实施例以使本发明公开的内容将是全面和完整的，并将全面地向本领域技术人员传达本发明的范围。这里所使用的术语“和/或”包括所附关联列表项之一或多个中的任何一种及全部组合。
可以理解的是，当称一个元件“连接”到另一个元件时，表示它可以直接连接到另一个元件或借助于其它元件连接。相反，当称一个元件“直接连接”到另一个元件时，就表示不借助于其它元件。相同的数字自始至终表示相同的元件。需要强调的是，当在本说明书中使用术语“包括/包括有”时，特指所陈述的现有的技术特征、整数、步骤或组成部分，也并不排除现有或额外的一个或多个其它技术特征、整数、步骤、组成部分或其组。
除非另外指明，在此使用的所有术语(包括技术和科技术语)对本发明所属技术领域的技术人员来说都具有相同的含义。还可以理解的是，诸如那些在一般性字典中所定义的术语应当按照在相关技术文献中同样的意思来翻译而不应以在此表述的理想化或过分常规的含义来翻译。
在此使用的术语仅仅是为了描述特殊的实施例而并不试图限制本发明。除非上下文清楚地表示，不然在此所使用的单数形式“一个”、“这个”也包括复数的形式。还可以理解的是，当使用术语“包括”、“包括有”、“包含”和/或“包含有”时，特指所陈述的现有的技术特征、整数、步骤、操作、元件和/或组成部分，也并不排除现有或额外的一个或多个其它的技术特征、整数、步骤、操作、元件、组成部分和/或其组。术语第一和第二在这里可以用来描述各个组成部分，而这些组成部分也不受这些术语的限制。这些术语仅仅是用来区分一个组成部分与另一个组成部分。因此，例如，可以将以下讨论的第一组成部分称为第二组成部分而不背离本发明范围。
如本领域技术人员所理解的，本发明可以具体化为方法，系统，和/或计算机程序产品。因此，本发明可以采取一个完全由硬件实现的形式，完全由软件实现的形式，或由软硬件结合实现的形式。而且，本发明还可以采取在具有具体为计算机可用程序编码的计算机可用存储介质上的计算机程序产品的形式。可以使用任何适当的计算机可读介质，包括硬盘、CD-ROM、光存储设备或磁存储设备。
例如，计算机可用或计算机可读介质可以为电、磁、光、电磁、红外或半导体的系统、装置、设备或传播介质，但并不局限于此。计算机可读介质的更具体的实例(非穷举列表)包括以下：包含一条或多条线的电子连接器、便携式计算机磁盘、随机存取存储器(RAM)、只读存储器(ROM)、.可擦可编程只读存储器(EPROM或闪存)、光纤以及便携式只读光盘存储器(CD-ROM)。要注意的是，计算机可用或计算机可读介质甚至可以为纸或其它适合于在其上打印程序的介质，例如，通过光扫描纸或其它介质，可以电捕获其上的程序，然后如果需要的话，以合适的方式进行编译、翻译或其它处理，接着存储到计算机存储器中。
还应当注意的是在一些可选的执行中，在模块中标注的功能/作用可以不按流程表中的顺序而发生。例如，相继的两个模块实际上完全可以同时发生或有时可以取决于所执行的功能/作用而反向执行。
用于执行根据本发明的操作的计算机程序编码可以用诸如JAVA、Smalltalk或C++、JavaScript、Vieual Basic、TSQL、Perl等那样的面向对象的语言或其它各种程序语言来编写。本发明的软件实施例并不依靠执行特定的程序语言。编码的各部分可以通过仲裁服务器可以全部在一个或多个系统中执行。
在通信网络中编码可以在一个或多个服务器中执行，或者可以一部分在服务器中执行而另一部分在客户端设备或在中间节点作为代理服务器的客户端上执行。在以后的叙述中，客户端设备可以通过LAN或WAN(例如，局域网)，或通过因特网(例如，经由因特网服务提供商)连接到服务器上。可以理解的是，本发明并不局限于TCP/IP或因特网。本发明还可以使用各种类型计算机网络上的多种协议来实现。
以下将参考根据本发明实施例的方法、系统和计算机程序产品的结构方框图来描述本发明。可以理解的是，在方框图中所示的每个模块以及模块的组合都可以由计算机程序指令来执行。可以将这些计算机程序指令提供给通用目的计算机、特定目的计算机或其它可编程数据处理装置的处理器来生产设备，以便通过计算机或其它可编程数据处理装置所执行的指令能产生用于实现模块特定功能的装置。
这些计算机程序指令可以存储在计算机可读存储器中，其可以指导计算机或其它可编程数据处理装置以特定方式来实现其功能，以便存储在计算机可读存储器中的指令产生包括实现特定于模块中的功能的指令装置的生产协议。
计算机程序指令可以加载到计算机或其它可编程数据处理装置上来产生一系列在计算机或其它可编程数据处理装置上执行的操作步骤以产生计算机可执行的处理，以便在计算机或其它可编程数据处理装置上执行的指令提供用于执行在方框图和/或流程图或模块中特定功能的步骤。
图1是说明根据本发明的一些示范性实施例的易失性存储器的结构的方框图，该易失性存储器被配置为在主模式中和/或在从模式中运行。参考图1，移动应用系统的中央处理单元(CPU)100通过DRAM200(或易失性存储器)连接到“与非”闪存300，DRAM200被配置为相对于“与非”型非易失性闪存的主存储器(master)，“与非”型非易失性闪存被配置为相对于主存储器的从存储器(slave)。可以理解的是，图1所示的“CPU”模块100为简便起见可以表示整个移动应用系统。
系统100将地址信号ADDR、各个指令(诸如片选信号CS、行地址选通信号RAS、列地址选通信号CAS和时钟信号CLK)、DRAM/“与非”闪存模式信号DRAM/NAND以及在系统100和DRAM200之间传送的数据提供给DRAM200。
在根据本发明的一些实施例中，DRAM200包括两个端口：配置为连接系统100的第一端口202和配置为通过其能使DRAM200与“与非”闪存300进行通信(使用在此所描述的易失性缓冲器)的连接到“与非”闪存300的第二端口204。
特别是，DRAM200可以包括主存储磁心210和子存储磁心220。主存储磁心210包括单元阵列212、行解码器214和列解码器216，并将该主存储磁心210配置为通过第一端口在主模式中和在从模式中提供有效的存储。子存储磁心220包括单元阵列222、行解码器224和列解码器226以便在从模式中提供存储。
而且，DRAM200可以包括主接口电路230和子接口电路240。主接口电路230包括指令解码器232、地址缓冲器234、输入和输出缓冲器(DQ缓冲器)236、控制器238和主从模式选择器239。
指令解码器232从外部系统100接收指令CS、/RAS、/CAS和CLK。基于指令来控制DRAM200，所述指令为诸如片选信号CS、行地址选通信号/RAS、列地址选通信号/CAS、时钟信号CLK、写使能信号/WE、芯片使能信号/CS等的控制信号。指令解码器232解码控制信号并确定诸如写操作或读操作等的操作模式。指令解码器232基于所确定的操作模式来产生内部指令控制信号以将所产生的内部指令控制信号提供给主存储磁心210、控制器238和子接口电路240。
地址缓冲器234接收从系统100提供的地址信号ADDR来产生与时钟CLK同步的内部地址信号。将该内部地址信号提供给主存储磁心210和控制器238。提供给主存储磁心210的内部地址信号包括行地址和列地址。输入到控制器238的内部地址信号对应于从系统100提供的控制数据，诸如，模式设定数据、“与非”闪存的初始地址信息、子存储磁心220的地址信息等。
输入和输出缓冲器(DQ缓冲器)236缓冲在主存储磁心210和系统100之间或在子存储磁心220和系统100之间传送的输入/输出数据。输入和输出缓冲器236将“与非”闪存300的数据大小的信息提供给控制器238。
控制器238将“与非”闪存的初始地址信息和包括在通过地址缓冲器234提供的控制数据中的到子存储磁心220的地址信息提供给子接口电路240。控制器238基于模式设定数据来产生主从模式选择信号M/S。
控制器238在从模式中控制子存储磁心220的读操作或写操作。主从模式选择器239基于M/S信号有选择地将输入和输出缓冲器236连接到主存储磁心210或子存储磁心220。在根据本发明的一些实施例中，可以在控制器238中实现该模式选择器239。
子接口电路240包括“与非”闪存控制器242和电源管理电路244。“与非”闪存控制器242在从模式中通过第二端口204将子存储磁心220与“与非”闪存300相接。“与非”闪存控制器242在从模式中从控制器238接收“与非”闪存的地址信息并通过第二端口204将该地址信息提供给闪存300以控制闪存300的读和写操作。
电源管理电路244响应于指令解码器232的电源控制信号来管理子存储磁心220的电源和“与非”闪存控制器242的电源。电源管理电路244在运行模式中将电源电压提供给子存储磁心220和“与非”闪存控制器242。在空闲模式中，不提供电压到子存储磁心220和“与非”闪存控制器242以便可以减少电源消耗。
参考图2，控制器238包括：开关238a、地址锁存器238b、“与非”初始地址锁存器238c、大小锁存器238d、DRAM初始地址锁存器238e、地址比较器238f、地址产生器238g、大小比较器238h和锁存器238i。图2仅显示了用于处理地址的模块，其中在此没有讨论用来处理指令解码器232的内部指令控制信号和用来产生主从模式选择信号M/S的模块。开关238a将“与非”闪存的数据大小的信息提供给地址锁存器238b或大小锁存器238d。
地址锁存器238b锁存从地址缓冲器234提供的内部地址信息信号、从开关238a提供的包括数据大小信息的数据以及从大小比较器238h提供的数据。将地址锁存器238b的锁存数据提供给地址比较器238f和“与非”闪存模式初始地址锁存器238c。“与非”闪存模式初始地址锁存器238c锁存从地址锁存器238b输出的数据以产生“与非”闪存模式初始地址NAND-ADDR。
大小锁存器238d锁存从开关238a输出的“与非”闪存的数据大小的信息并将锁存的数据大小信息提供给大小比较器238h。大小比较器238h比较来自地址比较器238f的数据与来自大小锁存器238d的包含数据大小信息的数据。将比较结果提供给地址锁存器238b。
地址产生器238g基于从地址比较器238f提供的比较结果来产生子地址SUB-ADDR(例如，子存储磁心220的行和列地址)。锁存器238i基于DRAM/NAND闪存模式信号DRAM/NAND将主/从模式选择信号M/S输出到模式选择器239。
在运行中，用于双端口存储器的主程序执行与空闲模式、DRAM模式、“与非”闪存模式和电源管理模式等相对应的操作。简而言之，在空闲模式中，将DRAM刷新操作保持在省电模式中。在DRAM模式中，至/从主存储磁心216执行读和写操作。在“与非”闪存模式中，至/从“与非”闪存300执行读和写操作。此外，在电源管理模式中，主程序在空闲模式下切断子存储磁心220的电源并且在电源切断时刷新存储器来保留其中存储的数据，等。
参考图3，在DRAM模式中，DRAM/NAND闪存模式信号DRAM/NAND具有在DRAM模式下的逻辑低电平，并向/从主存储磁心216提供数据路径，其执行正常的同步DRAM操作。在运行中，响应于/RAS的下降沿，在地址线ADDR上提供行地址Ra，以及响应于/CAS的下降沿，在地址线ADDR上提供列地址Ca。
当写使能信号/WE处于高态时，执行读操作并且读出与主存储磁心210的行地址Ra和列地址Ca相对应的数据Qa1、Qa2、Qa3和Qa4。然后，当写使能信号/WE处于低态时，执行写操作并将与主存储磁心210的行地址Rb和列地址Cb相对应的数据Db0、Db1、Db2和Db3写入进主存储磁心210的“b”地址中。图4中的阴影周期表示“无须理会”。
在“与非”闪存模式中，DRAM/NAND闪存模式信号DRAM/NAND具有逻辑高电平，并数据路径被连接到子存储磁心220。因此，在控制器238的控制下要写入进“与非”闪存300中的数据写入到子存储磁心220。当写入进子存储磁心220中的数据的大小具有“模块”的大小时，激活“与非”闪存控制器242，并且由控制器238通过第二端口204将写入进子存储磁心220中的数据写入到“与非”闪存300。
参考图4，在“与非”闪存模式中，响应于具有低态的芯片使能信号/CE和具有低态的写使能信号/WE来执行对“与非”闪存300的写操作。将数据输出到第二端口204的输入和输出线I/Ox并将输出的数据写入进“与非”闪存300中。信号CLE表示指令锁存使能信号以及信号ALE表示地址锁存使能信号，以及分别基于CLE和ALE信号将指令和地址多路复用到输入和输出线I/Ox。因此，可以基于“模块”大小而决定子存储磁心220。在根据本发明的一些实施例中，子存储磁心200的大小等于或小于1MB(兆字节)。
此外在“与非”闪存模式中，将从系统100所提供的地址用做“与非”闪存300的地址。当行地址选通信号/RAS为逻辑低电平和DRAM/“与非”闪存模式信号为逻辑高电平时，使用地址缓冲器234将“与非”闪存300的地址锁存进控制器238中。
响应于具有激活状态的芯片使能信号/CE和具有非激活状态的写使能信号/WE而由“与非”闪存控制器242从“与非”闪存300中读出数据，同时通过第二端口204的输入和输出线I/Ox将数据写入进子存储磁心220中。接着，从子存储磁心220中读出写入该子存储磁心220中的数据并通过输入/输出缓冲器236将数据传送到系统100。因此，在“与非”闪存模式中，可以以系统100访问DRAM的速度将数据写入到“与非”闪存300或从“与非”闪存300读出数据。
图5是说明根据本发明的一些示范性实施例的数据处理装置的结构的方框图。参考图5，数据处理装置包括主机300和多芯片封装半导体设备310。主机300包括微处理器和存储控制器。主机300通过地址总线302、数据总线304和控制总线306连接到多芯片封装半导体设备310。多芯片封装(MCP)半导体设备310是一种其中在单个芯片封装中实现存储链路SDRAM(ML-SDRAM)312和“与非”闪存314的多芯片封装(MCP)。ML-SDRAM 312通过数据总线316和控制总线318连接到“与非”闪存314。
本发明的地址总线302和数据总线304可以是与一般的同步DRAM相同的总线。控制总线306包括诸如CLK、CKE、DCS、RAS、CAS、WE、DQM等的控制信号线CTL，其通常用于DRAM控制信号线。控制总线306还可以包括诸如FCS、WAIT等的信号线。FCS信号用来选择“与非”闪存芯片而WAIT信号用来通知主机300完成了“与非”闪存芯片的读、编程或擦除操作。控制总线318包括诸如CLE、ALE、CE、RE、WE、RB那样的闪存控制信号线FCTL。
图6是说明图5中的多芯片封装半导体设备310的存储链路非易失性存储器(例如，ML-SDRAM)312的结构的方框图。参考图6，ML-SDRAM 312包括：地址产生电路410、主存储磁心420、子存储磁心(或缓冲存储磁心)430、第一数据输入和输出单元440、第二数据输入和输出单元450以及控制器460。
地址产生电路410包括：用来锁存行地址信号的第一锁存器411、用来锁存列地址信号的第二锁存器412、用来存储地址信号的第一地址寄存器413、行计数器414、第一选择器416和第二选择器417。
在DRAM模式中，地址产生电路410使用第一和第二锁存器411和412来锁存行地址和列地址以将锁存的行地址和列地址提供给第一和第二选择器416和417。第一和第二选择器416和417响应于RA和CA控制信号，在DRAM模式下选择第一和第二锁存器411和412，并将行地址和列地址用做主存储磁心420的地址信号。地址产生电路410在复制模式中将行地址和列地址存储在第一地址寄存器413中。在操作的复制模式中，将存储在主存储磁心420中的数据复制到缓冲存储磁心430中或者将存储在缓冲存储磁心430中的数据复制到主存储磁心420中。
通过行计数器414将存储在第一地址寄存器413中的行地址提供给第一选择器416，而将列地址提供给第二选择器415。第一和第二选择器416和417响应于RA和CA控制信号，在复制模式下选择第一地址寄存器413和行计数器414，以便使用行地址和列地址作为主存储磁心420的地址信号。
主存储磁心420具有在执行程序期间用于存储数据的巨大容量。主存储磁心420包括：行解码器421、列解码器422、单元阵列423和列计数器424。行计数器414具有在复制模式下输入的作为初始值的行地址信号并基于该初始值产生连续的行地址。列计数器424在DRAM的突发操作模式下和在复制模式下接收列地址信号来作为初始值并基于该初始值产生连续的列地址。
将缓冲存储磁心430用作用来以“页面”或“块”为单位存储数据的缓冲区。通常用称为“块”的存储单元来擦除闪存，并通常用称为“页面”的存储单元来对闪存重新编程和写入。“块”包括多个“页面”。缓冲存储磁心430包括：行解码器431、列解码器432和单元阵列433。缓冲存储磁心430基于从控制器460提供的缓冲行地址信号BRA和缓冲列地址信号BCA来选择单元。
第一数据输入和输出单元440充当与SDRAM的数据输入和输出接口并包括：读缓冲器441、读寄存器442、写缓冲器443、写寄存器444以及输入和输出驱动器445。读缓冲器441受DRAM读控制信号DR的控制而写缓冲器443受DRAM写控制信号DW的控制。第一数据输入和输出单元440允许以访问SDRAM的速度在主机300和主存储磁心420之间传送数据。
第二数据输入和输出单元450充当与“与非”闪存314的数据输入和输出接口并包括：读缓冲器451、读寄存器452、写缓冲器453、写寄存器454和输入和输出驱动器455。读缓冲器451受闪存读控制信号FR的控制而写缓冲器453受闪存写控制信号FW的控制。第二数据输入和输出单元450允许以访问“与非”闪存314的速度在“与非”闪存314和缓冲存储磁心430之间传送数据。
控制器460包括：SDRAM控制逻辑电路461、ML控制逻辑电路462、闪存地址寄存器463和开关464。SDRAM控制逻辑电路461接收诸如CKE、DCS、RAS、CAS、WE和DQM那样的SDRAM控制信号并解码各种指令以产生内部控制信号DR、DW、RA和CA。DR信号表示DRAM读控制信号，DW信号表示DRAM写控制信号，RA信号表示行地址选择信号以及CA信号表示列地址选择信号。
ML控制逻辑电路462接收来自主机300的FCS信号并产生诸如CLE、ALE、CE、RE和WE那样的各种闪存控制信号。ML控制逻辑电路462响应于来自“与非”闪存314的RB(读/忙)信号产生WAIT信号以便将WAIT信号提供给主机300。ML控制逻辑电路462产生加载信号LD来控制第一地址寄存器413和闪存地址寄存器463。ML控制逻辑电路462产生行和列地址信号BRA和BCA以便将信号BRA和BCA提供到缓冲存储磁心430。
在SDRAM控制逻辑电路461和ML控制逻辑电路462之间传送操作模式信号STA。闪存地址寄存器463存储从主机300通过第一数据输入和输出单元440提供的闪存314的地址并将所存储的地址数据在LD信号的控制下通过第二数据输入和输出单元450提供给“与非”闪存314。
以下将描述由图5所示的根据本发明的一些实施例的数据处理装置的操作。在操作的SDRAM操作模式中，在根据本发明的一些实施例中，地址产生电路410的第一和第二选择器416和417分别选择第一和第二锁存器411和412。因此，将从主机300所提供的行和列地址提供给主存储磁心420来选择特定的单元。在读操作期间，从主存储磁心420中读出的数据通过第一数据输入和输出单元440输出到主机300。在写操作期间，将从主机300提供的数据存储在主存储磁心420中。
在操作的存储链路模式中，在根据本发明的一些实施例中，ML-SDRAM 312充当允许在主机300和“与非”闪存314之间传送数据和指令等的缓冲器。
在操作的页面读模式(PRM)中，在根据本发明的一些实施例中，当从主机300提供的信号CKE、DCS、RAS、FCS和WE被激活时，由SDRAM控制逻辑电路461激活RA和CA控制信号以便第一和第二选择器416和417选择第一地址寄存器413。将行地址信号存储在第一地址寄存器413中。在读操作期间，将存储在第一地址寄存器413中的地址指定为目标地址。
此外，ML控制逻辑电路462响应于FCS信号的激活状态来产生WAIT信号并将该WAIT信号输出到主机300。因此，主机300可以通过检测WAIT信号的激活状态来识别正在执行的ML-SDRAM 312的操作。
当CAS信号被激活时，将列地址信号存储在第一地址寄存器413中。在读操作期间，将存储在第一地址寄存器413中的行和列地址提供给主存储磁心420作为指定了主存储磁心420的目标位置的初始地址，其中存储了从“与非”闪存314读取的数据。
通过数据线304将闪存地址数据(即，闪存300的地址)提供给第一数据输入和输出单元440。在闪存地址寄存器463中存储所提供的闪存地址数据。提供存储在闪存地址寄存器463中的闪存地址数据来作为指定源位置的初始地址，将从该源位置读出闪存314的数据。
在从主机加载地址后，ML控制逻辑电路462激活信号CLE、CE和RE以将读指令提供到闪存314。接着，激活ALE信号来取代CLE信号并通过第二数据输入和输出单元450将存储在闪存地址寄存器463中的闪存地址数据提供给闪存314。
闪存314接收闪存地址数据来作为表示源位置的初始地址。基于接收到的闪存地址数据，闪存314访问数据的一个“页面”并输出一个页面的数据。通过第二数据输入和输出单元450将从闪存314读出的数据存储在缓冲存储磁心430中。按照ML控制逻辑电路462的BRA和BCA信号来访问缓冲存储磁心430以存储数据的一个“页面”。
在缓冲存储磁心430中存储从闪存314中读取的数据之后，ML控制逻辑电路462产生BRA和BCA地址信号来访问存储在缓冲存储磁心430中的数据。此外，ML控制逻辑电路462产生复制写控制信号CW来控制开关464，以便将缓存存储磁心430中的数据提供给主存储磁心420。
此外，ML控制逻辑电路462将LD信号提供给第一地址寄存器413，以便可以将存储在第一地址寄存器413中的目标地址信号提供给主存储磁心420。将存储在第一地址寄存器413中的行和列地址提供给主存储磁心420。将存储在第一地址寄存器413中的目标行地址加载到行计数器414中来作为初始值。行计数器414从该初始值开始计数。此外，将存储在第一地址寄存器413中的目标列地址加载到列计数器424中来作为初始值。列计数器424从该初始值开始计数。行计数器414和列计数器424连续计数直到将数据的“页面”写入进主存储磁心420中为止。这样，主存储磁心420就执行了写操作。
信号INT在缓冲存储磁心430执行复制操作的同时保持激活状态，它使能存储在缓冲存储磁心430中的将要复制到主存储磁心420中的数据。因此，主机300可以识别出正在执行的主存储磁心420的操作。在以上复制操作期间，主机300保持SDRAM的中断状态。
当数据完全从缓冲存储磁心430中复制到主存储磁心420时，终止PRM(页面读模式)操作。接着，WAIT信号变为非激活状态，随后主机300可识别出PRM操作完成。
主机300检测WAIT信号和INT信号的状态，并当WAIT信号为激活状态时，主机300不产生与闪存相关联的新指令，而当INT信号为激活状态时，主机300不产生与SDRAM相关联的新指令。但是，当WAIT信号为激活状态而INT信号为非激活状态时，主机300可以产生新的SDRAM指令来执行独立于闪存314的操作的另一个操作。
当WAIT信号和INT信号两者都为非激活状态时，通过SDRAM的通用读操作来访问存储在由目标地址定位的目标位置中的数据，从而完成闪存314的读操作。
在操作的页面写模式(PWM)中，在根据本发明的一些实施例中，当从主机300提供的信号CKE、DCS、RAS、FCS和RE被激活时，由SDRAM控制逻辑电路461激活RA和CA控制信号，以便第一和第二选择器416和417选择第一地址寄存器413。同时，将行地址信号存储在第一地址寄存器413中。在写操作期间，将存储在第一地址寄存器413中的地址指定为源地址。
此外，ML控制逻辑电路462响应于FCS信号的激活状态来产生WAIT信号并将该WAIT信号输出给主机300。因此，主机300可以通过检测WAIT信号的激活状态，来识别正在执行的ML-SDRAM 312的操作。
在从主机300将地址加载到第一地址寄存器413之后，将存储在第一地址寄存器413中的行和列地址提供给主存储磁心420。将存储在第一地址寄存器413中的行地址加载到行计数器414中来作为初始值而将存储在第一地址寄存器413中的列地址加载到列计数器424中来作为初始值。
通过数据线304将闪存地址数据提供给第一数据输入和输出单元440。在闪存地址寄存器463中存储所提供的闪存地址数据。提供存储在闪存地址寄存器463中的闪存地址数据来作为表示目标位置的起始地址，其中将数据写入闪存314。
行计数器414从其初始值(即，存储在第一地址寄存器413中的行地址)开始计数。此外，列计数器424从其初始值(即，存储在第一地址寄存器413中的列地址)开始计数。行计数器414和列计数器424连续计数直到从主存储磁心420读出数据的一个“页面”。这样，从主存储磁心420访问数据的一个“页面”。
ML控制逻辑电路462产生复制读控制信号CR并控制开关464，以便将从主存储磁心420读出的数据提供给缓冲存储磁心430。此外，基于BRA和BCA信号，从主存储磁心420将数据复制到缓冲存储磁心430。在从主存储磁心复制数据的同时，ML控制逻辑电路462保持INT信号为激活状态，从而通知主机300主存储磁心420在运行中。当复制操作完成时，INT信号变为非激活状态，并且开关464断开。
当从主机300将地址加载到闪存地址寄存器463之后，ML控制逻辑电路462产生具有激活状态的信号CLE、CE和WE来将写指令提供到闪存314。接着，激活ALE信号来取代CLE信号并通过第二数据输入和输出单元450将存储在闪存地址寄存器463中的地址数据提供给闪存314。
闪存314接收地址数据并准备基于作为表示目标位置的起始地址的输入地址数据来将数据的“页面”写入目标位置中。通过第二数据输入和输出缓存器450将从缓冲存储磁心430读出的数据提供给闪存314。闪存314将读出的数据存储到指定的目标位置。在写入操作期间，闪存314将RB信号保持为激活状态以通知ML控制逻辑电路462正在执行写入操作。当写入操作完成时，RB信号变为非激活状态，以及响应于BR信号中的变化，在ML控制逻辑电路462的控制下将WAIT信号变为非激活状态。这样，主机300就识别出PWM操作已完成。
因此，根据本发明，当INT信号为非激活状态时，数据可以在主机300和主存储磁心240之间传送而不管闪存314的操作。
在操作的块读取模式(BRM)中，在根据本发明的一些实施例中，闪存的一个“块”相当于几十个页面，例如，闪存的32个页面。因此，当缓冲存储磁心430的大小相当于一个“页面”时，通过重复进行以上的PRM操作32次来从闪存314中读取一个“块”。当缓冲存储磁心430的大小相当于一个“块”时，一个页面的大小可以变为与一个“块”像对应的大小以便执行PRM操作。
在操作的块写入模式(BWM)中，在根据本发明的一些实施例中，在闪存中，一个“块”包括几十页，例如，32页。因此，当缓冲存储器的大小相当于一个“页面”时，通过重复进行以上的PWM操作32次来将数据的一个“块”写入到闪存。当缓存存储器的大小相当于一个“块”时，一个页面的大小可以变为与一个“块”相对应的大小以便执行PWM(页面写入模式)操作。
这样，在系统板上的存储控制器可以仅仅具有一个DRAM接口以便减小系统板的大小。因此，可以将其提供给诸如移动电话等要求降低厚度、重量、大小以降低包括有更小存储控制器的系统板的尺寸的产品。
根据本发明的一些实施例，诸如“与非”闪存的低速非易失性存储器可以使用一个以高速执行的诸如DRAM的易失性存储器的控制电路来访问。该控制电路可以允许DRAM以低速与非易失性存储器接口，其中高速易失性存储器作为主存储器而低速非易失性存储器作为从存储器。系统可以通过使用一个高速DRAM接口访问低速非易失性存储器。因此该系统仅包括一个DRAM接口，其可以降低设计的尺寸，简化系统的结构(例如，通过简化存储控制电路)。
根据上述本发明的优选实施例可以理解，所附权利要求定义的本发明并不限于通过以上特定描述所阐明的详细内容，在不背离以下权利要求所保护的本发明的精神或范围的情况下可以作出各种显而易见的改变。
本申请要求在35 USC§119下的韩国专利申请序列第2004-6340号、申请日为2004年1月30日的优先权，这里引用其整个公开内容作为参考。

Claims (23)

1、一种多端口易失性存储设备，包括：
第一端口，被配置为将数据传送到外部主机系统和所述设备或从外部主机系统和所述设备传送数据；
易失性主存储磁心，被配置为存储在其处所接收到的数据并从其中读取所请求的存储数据；
易失性子存储磁心，被配置为存储在其处所接收到的数据并从其中读取所请求的存储数据；
连接到第一端口的主接口电路，被配置为在主模式中将数据提供给易失性主存储磁心和第一端口或从易失性主存储磁心和第一端口提供数据，并且被配置为在从模式中将数据提供给易失性子存储磁心和第一端口或从易失性子存储磁心和第一端口提供数据；
第二端口，被配置为将数据传送到外部非易失性存储设备和所述设备或从外部非易失性存储设备和所述设备传送数据；以及
连接到第二端口的子接口电路，被配置为在从模式中将数据提供给易失性子存储磁心和第二端口或从易失性子存储磁心和第二端口提供数据。
2、根据权利要求1所述的多端口易失性存储设备，其中，主接口电路包括：
指令解码器，被配置为对从外部主机系统所提供的指令进行解码以产生至少一个内部指令控制信号；
地址缓冲器，被配置为基于从外部系统所提供的地址信号来产生至少一个内部地址控制信号；
数据输入/输出缓冲器，被配置为在主模式中在外部主机系统和易失性主存储磁心之间传送数据，并且被配置为在从模式中将数据传送到外部主机系统和易失性子存储磁心或从外部主机系统和易失性子存储磁心传送数据；以及
控制器，被配置为响应于从外部主机系统所提供的主/从模式选择信号，基于通过地址缓冲器和数据输入/输出缓冲器所提供的第一控制数据来控制所述易失性主存储磁心和所述易失性子存储磁心。
3、根据权利要求1所述的多端口易失性存储设备，其中，子接口电路包括：“与非”型闪存控制器，被配置为响应于所述控制器所提供的第二控制数据来控制在子存储磁心和连接到第二端口的闪存之间的数据传送。
4、根据权利要求1所述的多端口易失性存储设备，其中，主接口电路还包括：电源管理电路，被配置为响应于从指令解码器所提供的至少一个内部指令控制信号来接通/断开至易失性子存储磁心和子接口电路的电源电压的。
5、根据权利要求2所述的多端口易失性存储设备，其中，易失性子存储磁心相应的容量包括存储器的至少一个页面或存储器的一个块，以存储器的一个页面或存储器的一个块为单位来访问所述闪存。
6、一种多端口易失性存储设备，包括：
易失性存储磁心，被连接到被配置为从外部访问该易失性存储磁心或从该易失性存储磁心访问外部的设备的第一和第二端口的，其中该第一端口被配置为通过主机系统的外部访问，而第二端口被配置为通过非易失性存储设备的外部访问。
7、根据权利要求6所述的多端口易失性存储设备，其中，所述易失性存储磁心还包括：
连接到第一端口的易失性主接口电路，被配置为在由主机系统发出信号的主模式中通过其进行访问；和
连接到第一端口和第二端口的易失性子接口电路，被配置为在由主机系统发出信号的从模式中通过其进行访问。
8、根据权利要求7所述的多端口易失性存储设备，其中，所述易失性主存储磁心被配置为在主模式期间通过第一端口执行读和写操作，并且还被配置为在从模式中执行至易失性子存储磁心的复制操作或来自易失性子存储磁心的复制操作。
9、根据权利要求7所述的多端口易失性存储设备，其中，所述易失性子存储磁心被配置为在从模式中通过第一端口执行读和写操作，并通过第一端口执行对非易失性存储器的从外部主机接收数据/将数据传送到外部主机的非易失性读和写操作。
10、根据权利要求9所述的多端口易失性存储设备，其中，所述易失性子存储磁心被配置为在闪存模式写操作期间经由第一端口从外部主机接收数据，并且还被配置为经由第二端口将数据提供给非易失性存储设备。
11、根据权利要求9所述的多端口易失性存储设备，其中，所述易失性子存储磁心被配置为在闪存模式读操作期间经由第二端口从非易失性存储器接收数据，并且还被配置为经由第一端口将数据提供给外部主机。
12、根据权利要求9所述的多端口易失性存储设备，其中，所述易失性子存储磁心被配置为在页面读模式操作期间经由第二端口从非易失性存储器接收数据，并且还被配置为以1个页面的大小将数据提供给易失性主存储磁心。
13、根据权利要求12所述的多端口易失性存储设备，其中，当中断信号处于非激活状态中时，可由外部主机通过第一端口有效访问从易失性子存储磁心接收到的在易失性主存储磁心中的数据。
14、根据权利要求13所述的多端口易失性存储设备，其中，所述易失性子存储磁心被配置为在等待信号处于非激活状态中时执行至非易失性存储器中的读操作或从非易失性存储器中的写操作。
15、根据权利要求9所述的多端口易失性存储设备，其中，所述易失性主存储磁心被配置为在页面写模式操作期间经由第一端口从外部主机接收数据，并且还被配置为为了对非易失性存储设备进行写操作而以1个页面的大小将数据提供给易失性子存储磁心。
16、根据权利要求15所述的多端口易失性存储设备，其中，在已经将数据提供给易失性子存储磁心之后，当中断信号处于非激活状态中时，可由外部主机通过第一端口有效访问主存储磁心中的数据。
17、根据权利要求15所述的多端口易失性存储设备，其中，所述易失性子存储磁心被配置为在等待信号处于非激活状态中时，执行往非易失性存储器中的读操作或从非易失性存储器中的写操作。
18、根据权利要求1所述的多端口易失性存储设备，其中，非易失性存储器、易失性主存储磁心和易失性子存储磁心都被包括在单芯片封装中。
19、根据权利要求1所述的多端口易失性存储设备，其中，第二端口被配置为连接到“与非”类型的闪存，而且所述设备包括同步DRAM。
20、一种具有链路的高速存储设备，通过该链路在该高速存储设备和低速存储器之间传送数据，该高速存储设备包括：
主存储磁心；
缓冲存储磁心；
连接在第一端口和主存储磁心之间的第一数据输入和输出单元，用来允许在第一端口和主存储磁心之间传送数据，该第一端口连接到主机；
连接在第二端口和缓冲存储磁心之间的第二数据输入和输出单元，用来允许在第二端口和缓冲存储磁心之间传送数据，该第二端口连接到一闪存；
第一地址寄存器，用来存储主存储磁心的第一地址；
连接在第一和第二数据输入和输出单元之间的第二地址寄存器，用来存储闪存的第二地址；以及
控制器，其中在主存储磁心的读操作模式或写操作模式下，该控制器基于从主机提供的地址对主存储磁心进行寻址并通过第一数据输入和输出单元执行读操作或写操作，
其中所述控制器，在闪存的读操作模式下，
通过第一数据输入和输出单元将从主机提供的源地址存储在第二地址寄存器中，将目标地址存储在第一地址寄存器中，并通过第二数据输入和输出单元将存储在第二地址寄存器中的源地址提供给闪存来作为该闪存的起始地址，将从闪存读取的数据存储在缓冲存储磁心中，基于在第一地址寄存器中存储的目标地址将在缓冲存储磁心中存储的数据复制到主存储磁心，以及通过第一数据输入和输出单元将所复制的数据从主存储磁心读出到主机，和
其中，所述控制器，在闪存的写操作模式下，
通过第一数据输入和输出单元将从主机提供的目标地址信号存储在第二地址寄存器中，将源地址信号存储在第一地址寄存器中，基于存储在第一地址寄存器中的源地址将存储在主存储磁心中的数据复制到缓冲存储磁心中来作为主存储磁心的起始地址，以及通过第二数据输入和输出单元将复制的缓冲存储磁心的数据输出到闪存。
21、一种用于处理数据的装置，包括：
主机，被配置为以第一速度访问高速存储器；
低速存储器，被配置为以低于第一速度的第二速度来运行；
具有链路的高速存储器，被配置为在高速存储器和低速存储器之间传送第一数据，该高速存储器与低速存储器以低速连接，与主机以高速连接并允许低速存储器以高速连接到主机。
22、一种用于处理数据的装置，包括：
主机；
非易失性存储器；以及
易失性存储器，被配置为通过第一端口与非易失性存储器连接，被配置为通过第二端口与主机连接，以及被配置为将非易失性存储器与主机连接。
23、一种多芯片封装的半导体设备，包括：
端口，被配置为连接到主机；
非易失性存储器；和
连接到非易失性存储器的易失性存储器，该易失性存储器通过所述端口与主机连接，其中在单个芯片封装中实施所述非易失性存储器和所述易失性存储器。
CNB2005100741851A 2004-01-30 2005-01-31 在主机和非易失性存储设备间进行缓冲的多端口存储设备 Active CN100481266C (zh)

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