JP2005216312A - マルチポート揮発性メモリ装置、低速メモリリンク型高速メモリ装置、データ処理装置及びマルチチップ半導体装置 - Google Patents

Abstract

【課題】不揮発性メモリに対して、マスターとして動作する揮発性メモリを開示する。
【解決手段】本発明のメモリは、メインメモリコアと、サブメモリコアと、外部システムとデータを伝送するための第１ポートと、外部フラッシュメモリとデータを伝送するための第２ポートと、前記第１ポートを通じてマスターモードでメインメモリコアと外部システムをインターフェーシングし、スレイブモードでサブメモリコアと外部システムをインターフェーシングするメインインターフェース部と、第２ポートを通じてスレイブモードでサブメモリコアと外部不揮発性メモリをインターフェーシングするサブインターフェース部を含む。従って、低速動作の不揮発性メモリに対して、高速動作の揮発性メモリがマスターとして動作するので、システムのメモリコントロールを簡略化することができる。
【選択図】 図１

Description

本発明は、マスター揮発性メモリ装置の分野に関連し、例えば、スレイブとして動作する不揮発性メモリに対してマスターとして動作するデュアルポート同期型ＤＲＡＭに関する。

最近、カメラ付き携帯電話又はインターネット接続が可能な携帯電話等が商品化され、携帯電話の画像データを保存するためのメモリの大容量化が要求されている。

通常、携帯電話では、データ処理のためのコードを保存するために、高速動作及びランダムアクセスが可能なＮＯＲ型フラッシュメモリが主に採用されていた。しかし、ＮＯＲ型フラッシュメモリは、高速ランダムアクセスが可能であるが、容量に対比する費が高いので、大容量メモリとしては広く普及しなかった。

一方、ＮＡＮＤフラッシュメモリは、ＮＯＲフラッシュメモリと比較して低速であるが、容量に対する比費が低いので、画像データ保存用としてデジタルカメラ分野等でその需要が急激に増加している。

一般に、携帯電話システムでは、中央処理部でカメラからピックアップされた画像データをＤＲＡＭに格納した後、圧縮等のデジタル画像処理をして、ＮＡＮＤフラッシュメモリに格納する。中央処理部は、それぞれのインターフェースを通じてＤＲＡＭ及びＮＡＮＤフラッシュメモリを制御し、ＤＲＡＭとＮＡＮＤフラッシュメモリは、ＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）ブロックを通じてデータをやり取りする。

従って、システム全体の性能は、低速動作するＮＡＮＤフラッシュメモリの速度により低下する。又、中央処理部とＤＲＡＭ及びＮＡＮＤ型フラッシュメモリのそれぞれとのハードウェア的な連結が要求されるので、システムのワンチップ化においてパッケージサイズが増加するので、携帯電話システムの小型軽量化を妨げる要素として作用する。

（株）東芝では、ＮＡＮＤフラッシュメモリをＳＲＡＭのように駆動するインターフェース技術を紹介した。東芝技術は、ＳＲＡＭをバッファーとして用いて、システムとフラッシュメモリとの間のデータ伝送をバッファリングすることにより、システムとＳＲＡＭとの間をＳＲＡＭのインターフェース速度でインターフェースしながらフラッシュメモリを制御する。

又、特許文献１において、（株）日立製作所では、ＤＲＡＭ、ＮＡＮＤ型フラッシュメモリ、制御回路をワンチップでモジュール化した技術を開示した。この技術におけるモジュールの制御回路は、外部データをＤＲＡＭに格納した後、外部命令に応答して、ＤＲＡＭに格納されたデータをフラッシュメモリに格納する。又、外部からフラッシュメモリにライトされたデータをリードしようとする場合には、フラッシュのデータをＤＲＡＭに伝送した後に、ＤＲＡＭに伝送されたそのデータを外部にリードする。従って、モジュールは、外部システムとＳＤＲＡＭインターフェースにより動作する。

これらの従来技術は、いずれも、フラッシュメモリとバッファーメモリとの間にインターフェース制御回路を介して、システムとバッファーメモリ、バッファーメモリとフラッシュメモリとの間のデータ伝送を制御する。
韓国公開特許２００２−９５１０９号公報

本発明は、以上のような従来技術の問題点に鑑みてなされたもので、ホストシステムによるメモリコントロールを簡略化するために、フラッシュメモリのような低速動作の不揮発性メモリをスレイブとして制御するマルチポート揮発性メモリ装置を提供することを目的とする。

第２の側面として、本発明は、低速動作のフラッシュメモリを制御して、低速メモリをホストシステムにリンクさせる低速メモリリンク型高速メモリ装置を提供することを目的とする。

第３の側面として、本発明は、前記低速メモリリンク型高速メモリ装置を含むデータ処理装置を提供することを目的とする。

第４の側面として、本発明は、フラッシュメモリのような不揮発性メモリと前記メモリリンク型高速メモリ装置を一つのパッケージに実装させたマルチチップ半導体装置を提供することを目的とする。

前記目的を達成するために、本発明のマルチポート揮発性メモリ装置は、外部ホストシステム及び前記マルチポート揮発性メモリ装置間データを送受信する第１ポート、受信されたデータを格納して、要求された格納されたデータをリードする揮発性メインメモリコア、受信されたデータを格納して、要求された格納されたデータをリードする揮発性サブメモリコア、前記第１ポートと結合され、マスターモードでは前記揮発性メインメモリコアと前記第１ポートとの間でデータをやり取りし、スレイブモードでは前記揮発性サブメモリコアと前記第１ポートとの間でデータをやり取りするメインインターフェース回路、外部の不揮発性メモリ装置とデータを送受信する第２ポート、及び、前記第２ポートと結合され、前記スレイブモードにおいて前記揮発性サブメモリコアと前記第２ポートとの間でデータをやり取りするサブインターフェース回路を含む。

ここで、揮発性メモリ装置は高速動作のＤＲＡＭで構成され、低速動作の不揮発性メモリ装置はＮＡＮＤ型フラッシュメモリで構成されることが好ましい。又、ここで、揮発性サブメモリコアはＳＲＡＭで構成することもできる。

前記メインインターフェース部は、例えば、外部ホストシステムから提供される命令をデコーディングして内部命令制御信号を発生する命令デコーダーと、外部ホストシステムから提供されるアドレス信号を入力して内部アドレス信号を発生するアドレスバッファーと、前記マスターモードでは前記外部ホストシステムと前記揮発性メインメモリコアとの間にデータをやり取りし、前記スレイブモードでは前記外部ホストシステムと前記揮発性サブメモリコア間にデータをやり取りするデータ入出力バッファーと、外部ホストシステムから提供されるマスター／スレイブモード選択信号に応答して、アドレスバッファー及びデータ入出力バッファーを通じて提供された制御データにより、前記揮発性メインメモリコア及び揮発性サブメモリコアを制御して、マスター及びスレイブ動作モードを制御する制御部を含む。

前記サブインターフェース回路は、例えば、制御部から提供された制御データに応答して、第２ポートに連結された外部フラッシュメモリとサブメモリコアとの間のデータ伝送を制御するＮＡＮＤフラッシュメモリ制御部を含む。

又、前記メインインターフェース回路は、命令デコーダーから提供される命令制御信号に応答して、揮発性サブメモリコア及び揮発性サブインターフェース部の電源を管理する電源管理部を更に含むことが好ましい。

前記目的を達成するために、本発明のマルチポート揮発性メモリ装置は、ホストシステムと外部アクセスをする第１ポート、不揮発性メモリ装置と外部アクセスをする第２ポート、及び外部アクセスをするように前記第１及び第２ポートに結合された揮発性メモリコアを含む。

前記目的を達成するために、本発明の低速メモリリンク型高速メモリ装置は、メインメモリコア、バッファーメモリコア、第１データ入出力部、第２データ入出力部、第１アドレスレジスター、第２アドレスレジスター、及び制御部を含む。第１データ入出力部は、ホストと連結された第１データ入出力ポートと前記メインメモリとの間に連結されてデータを入出力し、第２データ入出力部は、フラッシュメモリと連結された第２データ入出力ポートと前記バッファーメモリとの間に連結されてデータを入出力する。第１アドレスレジスターは、前記メインメモリコアのアドレス信号を格納する。第２アドレスレジスターは、前記第１及び第２データ入出力部の間に連結され、フラッシュメモリのアドレス信号を格納する。前記制御部は、前記メインメモリコアのデータリード又はライト動作モードでは、前記ホストから提供されたアドレス信号により前記メインメモリコアをアドレッシングし、前記第１データ入出力部を通じてデータをリード又はライトする。前記制御部は、前記フラッシュメモリのデータリード動作モードでは、前記ホストから提供されるソースアドレス信号を前記第１データ入出力部を通じて前記第２アドレスレジスターに格納し、デスティネーションアドレス信号を前記第１アドレスレジスターに格納し、前記第２アドレスレジスターに格納されたソースアドレス信号を前記フラッシュメモリのスタートアドレスとして前記第２データ入出力部を通じて前記フラッシュメモリに提供し、前記フラッシュメモリからリードされたデータを前記バッファーメモリコアに格納し、前記第１アドレスレジスターに格納されたデスティネーションアドレスをスタートアドレスとして前記バッファーメモリコアに格納されたデータをメインメモリコアにコピーさせ、前記メモリコアにコピーされたデータを前記第１データ入出力部を通じてホストにリードさせる。前記制御部は、前記フラッシュメモリのデータライト動作モードでは、前記ホストから提供された目的地アドレス信号を前記第１データ入出力部を通じて前記第２アドレスレジスターに格納し、ソースアドレス信号を前記第１アドレスレジスターに格納し、前記第１アドレスレジスターに格納されたソースアドレス信号を前記メインメモリコアのスタートアドレスとして前記メインメモリコアのデータを前記バッファーメモリコアにコピーさせ、前記バッファーメモリコアにコピーされたデータを前記第２データ入出力部を通じてフラッシュメモリに出力させる。

前記目的を達成するために、本発明のデータ処理装置は、第１速度で動作する高速メモリをアクセスするホスト、前記第１速度より低い速度である第２速度で動作する低速メモリ、及び前記低速メモリと低速でインターフェースし、前記ホストと高速でインターフェースし、前記低速メモリを前記ホストに高速でリンクさせるためのメモリリンク高速メモリを含む。

前記目的を達成するために、本発明のデータ処理装置は、ホスト、不揮発性メモリ、及び前記不揮発性メモリと第１ポートを通じてインターフェースして、前記ホストと第２ポートを通じてインターフェースして、前記不揮発性メモリを前記ホストにリンクさせるための揮発性メモリを含む。

前記目的を達成するために、本発明のマルチチップ半導体装置は、ホストと連結するための連結ポート、不揮発性メモリ、及び前記不揮発性メモリと連結され、前記ホストと前記連結ポートを通じてインターフェースして、前記不揮発性メモリを前記不揮発性メモリを前記ホストにリンクさせるためのメモリリンク揮発性メモリを一つのパッケージに実装してなる。

以下、添付図面を参照して、本発明の好ましい実施形態を通して具体的に説明する。
（第１実施形態）
図１は、本発明の第１実施形態のマスター揮発性メモリの構成を示す。図１を参照すると、システム（ＣＰＵ）１００は、マスター揮発性メモリ（ＤＲＡＭ）２００を通じてＮＡＮＤ型フラッシュメモリ３００と連結される。

ＤＲＡＭ２００は、デュアルポート型であって、システム１００と連結される第１ポート２０２とＮＡＮＤフラッシュメモリ３００と連結される第２ポート２０４を含む。

又、ＤＲＡＭ２００は、メインメモリコア２１０、サブメモリコア２２０を含む。メインメモリコア２１０は、セルアレイ２１２、ローデコーダー２１４、カラムデコーダー２１６を含む。サブメモリコア２２０は、セルアレイ２２２、ローデコーダー２２４、カラムデコーダー２２６を含む。

又、ＤＲＡＭ２００は、メインインターフェース部２３０とサブインターフェース部２４０を含む。メインインターフェース部２３０は、命令デコーダー２３２、アドレスバッファー２３４、入出力バッファー２３６、制御部２３８、モード選択機２３９を含む。

命令デコーダー２３２は、外部システム１００から提供された命令、即ち、ＤＲＡＭ制御信号、例えば、チップ選択信号ＣＳ、ローストローブ信号／ＲＡＳ、カラムストローブ信号／ＣＡＳ、クロック信号ＣＬＫ、ライトイネーブル信号／ＷＥ、チップイネーブル信号等を含む。命令デコーダー２３２は、これらの制御信号をデコーディングして、ライト又はリード等の動作モードを解釈して、動作モードと関連した内部命令制御信号を発生して、メインメモリコア２１０、サブインターフェース部２４０、及び制御部２３８に提供する。

アドレスバッファー２３４は、外部システム１００から提供されるアドレス信号の入力を受け、クロックに同期した内部アドレス信号を発生する。内部アドレス信号は、メインメモリコア２１０及び制御部２３８に提供される。メインメモリコアに提供される内部アドレス信号は、ローアドレス及びカラムアドレスであり、制御部２３８に提供される内部アドレス信号は、外部システム１００から提供される制御データであって、例えば、モードセットデータ、ＮＡＮＤフラッシュメモリの初期アドレス情報、サブメモリコア２３０のアドレス情報等である。

入出力バッファー２３６は、メインメモリコア２１０又はサブメモリコア２２０と外部システムとの間のデータ入出力をバッファリングする。入出力バッファー２３６は、制御部２３８にＮＡＮＤフラッシュメモリ３００のデータサイズ情報を提供する。

制御部２３８は、アドレスバッファー２３４を通じて提供された制御データのうち、ＮＡＮＤフラッシュ初期アドレス情報及びサブメモリコアのアドレス情報については、サブインターフェース部２４０に伝達し、また、前記モードセットデータに基づいて、マスター／スレイブモード選択信号Ｍ／Ｓを発生する。制御部２３８は、スレイブモードでは、サブメモリコア２２０を制御して、サブメモリコア２２０のデータライト及びリードを制御する。

マスター／スレイブモード選択器２３９は、モード選択信号Ｍ／Ｓに応答して、入出力バッファー２３６をメインメモリコア２１０とサブメモリコア２２０に選択的に連結する。

サブインターフェース部２４０は、ＮＡＮＤ制御部２４２と電源管理部２４４を含む。ＮＡＮＤ制御部２４２は、スレイブモードにおいて、第２ポート２０４を通じてサブメモリコア２２０と外部フラッシュメモリ３００をインターフェーシングする。ＮＡＮＤ制御部２４２は、制御部２３８から提供されたＮＡＮＤアドレス情報を第２ポート２０４を通じて外部フラッシュメモリ３００に伝達して、フラッシュメモリ３００にデータのライト及びリードを制御する。

電源管理部２４４は、命令デコーダー２３２からの電源制御信号に応答して、サブメモリコア２２０及びＮＡＮＤ制御部２４２の電源を管理して、動作モードでは電源供給を開始或いは再開して、アイドル状態ではサブメモリコア２２０及びサブインターフェース部２４０の電源を遮断して、不必要な電力消耗を低減するように管理する。

図２を参照すると、制御部２３８は、スイッチ２３８ａ、アドレスラッチ２３８ｂ、ＮＡＮＤスタートアドレスラッチ２３８ｃ、サイズラッチ２３８ｄ、ＤＲＡＭスタートアドレスラッチ２３８ｅ、アドレス比較器２３８ｆ、アドレス発生器２３８ｇ、サイズ比較器２３８ｈ、及びラッチ２３８ｉを含む。

図２では、制御部２３８の構成のうち、アドレス処理に関連するブロックのみが図示され、命令デコーダー２３２からの内部命令制御信号を処理するブロック及びモード選択信号Ｍ／Ｓを生成するブロックについては省略されている。

スイッチ２３８ａは、入出力バッファー２３６から提供されたサイズ情報をアドレスラッチ２３８ｂ及びサイズラッチ２３８ｄにスイッチングする。

アドレスラッチ２３８ｂは、アドレスバッファー２３４から提供される内部アドレス情報、スイッチ２３８ａから提供されるサイズ情報を含むデータ及びサイズ比較器２３８ｈから提供されるデータをラッチして、アドレス比較器２３８ｆに提供する。

ＮＡＮＤスタートアドレスラッチ２３８ｃは、アドレスラッチ２３８ｂから提供されるアドレスをラッチして、ＮＡＮＤスタートアドレスＮＡＮＤ−ＡＤＤＲを発生する。

サイズ比較器２３８ｈは、アドレス比較器２３８ｆから提供されるデータとサイズラッチ２３８ｄから提供されるサイズ情報を含むデータとを比較して、その結果をアドレスラッチ２３８ｂに提供する。アドレス発生器２３８ｇは、アドレス比較器２３８ｆから提供される比較情報をサブアドレスＳＵＢ−ＡＤＤＲとして発生する。

ラッチ２３８ｉは、ＤＲＡＭ／ＮＡＮＤフラッシュモード信号ＤＲＡＭ／ＮＡＮＤに基づいて、モード選択器２３９にマスター／スレイブモード選択信号Ｍ／Ｓを出力する。

（１）デュアル全体動作アルゴリズム
全体メインプログラムは、アイドル状態、ＤＲＡＭモード、ＮＡＮＤフラッシュモード、パワー管理モード等に対応する動作を行う。

パワー管理モードでは、サブメモリコアのアイドル状態で電源遮断、電源遮断時に格納されたデータを維持するためのリフレッシュ動作管理等を含む。

（２）メインメモリモード
図３に示すように、ＤＲＡＭモード時には、ＤＲＡＭ／ＮＡＮＤ信号がロー状態になって、通常の同期型ＤＲＡＭ動作モードを行う。

図３を参照すると、まず、／ＲＡＳ信号の下降エッジに応答して、ローアドレスＲａがアドレスＡＤＤＲに出力され、／ＣＡＳ信号の下降エッジに応答して、カラムアドレスＣａがアドレスＡＤＤＲに出力される。ライトイネーブル信号／ＷＥがハイレベルを有する場合、リードモードで動作し、ローアドレスＲａ及びカラムアドレスＣａに対応するメインメモリコア２１０のアドレスａのデータＱａ１、Ｑａ２、Ｑａ３、Ｑａ４がリードされる。／ＷＥがローレベルを有する場合、ライトモードで動作し、ローアドレスＲｂ及びカラムアドレスＣｂによりメインメモリコア２１０のアドレスｂにデータＤｂ０、Ｄｂ１、Ｄｂ２、Ｄｂ３がライトされる。なお、図３において、斜線が付されている区間は、ｄｏｎ’ｔ ｃａｒｅ区間である。

（３）ＮＡＮＤフラッシュモード
ＮＡＮＤフラッシュメモリ３００にデータをライトする場合には、ＤＲＡＭ／ＮＡＮＤ信号をハイ状態として、データパスをサブメモリコア２２０と連結する。従って、ＮＡＮＤフラッシュ３００にライトされるデータは、制御部２３８による制御の下でサブメモリコア２２０にライトされる。制御部２３８では、サブメモリコア２２０にライトされたデータがＮＡＮＤフラッシュメモリ３００の作業単位であるブロックサイズになった場合に、ＮＡＮＤ制御部２４２を活性化させて、第２ポート２０４に連結されたフラッシュメモリ３００にブロック単位でライトする。

図４を参照すると、ＮＡＮＤフラッシュメモリ３００のライト動作は、ローレベルのチップイネーブル信号／ＣＥ及びローレベルのライトイネーブル信号／ＷＥに応答して、第２ポート２０４の入出力ラインＩ／Ｏｘにデータを出力し、そのデータをＮＡＮＤフラッシュメモリ３００にライトする。ＣＬＥはコマンドラッチイネーブル信号であり、ＡＬＥはアドレスラッチイネーブル信号として、それぞれコマンド及びアドレスを第２ポート２０４の入出力ラインＩ／Ｏｘにマルチプレクシングするのに用いられる。

従って、サブメモリコア２２０のサイズは、ＮＡＮＤフラッシュ３００のライト単位であるブロックサイズに基づいて決定されることができる。例えば、１Ｍｂ以下を利用できる。

又、ＮＡＮＤフラッシュメモリ３００のためのアドレスは、システム１００で発生するアドレスをそのまま用いて、ローストローブ信号／ＲＡＳがローの状態で、ＤＲＡＭ／ＮＡＮＤ信号をハイに変化させて、アドレスバッファー２３４を用いて、アドレスを制御部２３８内にラッチする。

フラッシュメモリ３００からデータのリードは、ＮＡＮＤ制御部２４２を通じてフラッシュメモリ３００からリードされたデータをサブメモリコア２２０にライトした後、サブメモリコア２２０に格納されたデータを入出力バッファー２３６を通じて、システム１００にリードする。

ＮＡＮＤフラッシュメモリ３００のリード動作は、ローレベルのチップイネーブル信号／ＣＥ及びハイレベルのライトイネーブル信号／ＷＥに応答して、フラッシュメモリ３００からデータをリードし、第２ポート２０４の入出力ラインＩ／Ｏｘを通じて、そのリードされたデータをサブメモリコア２２０にライトする。

従って、システム１００は、ＤＲＡＭインターフェース動作速度でフラッシュメモリ３００にデータのライト及びリードが可能になる。

（第２実施形態）
図５は、本発明の第２実施形態のデータ処理システムのブロック構成を示す。図５を参照すると、データ処理システムは、ホスト３００とマルチチップ半導体装置３１０を含む。ホスト３００は、マイクロプロセッサ及びメモリコントローラを含む。ホスト３００とマルチチップ半導体装置３１０は、アドレスバス３０２、データバス３０４、コントローラバス３０６を通じて互いに連結される。マルチチップ半導体装置３１０は、メモリリンク（ＭＥＭＯＲＹ ＬＩＮＫ）ＳＤＲＡＭ３１２とＮＡＮＤフラッシュメモリ３１４を一つのパッケージとして構成したマルチチップパッケージＭＣＰである。ＭＬ−ＳＤＲＡＭ３１２とＮＡＮＤフラッシュメモリ３１４は、データバス３１６、コントロールバス３１８を通じて互いに連結される。

この実施形態において、アドレスバス３０２、データバス３０４は、通常の同期式ＤＲＡＭのアドレスバス及びデータバスの構造を有する。コントロールバス３０６は、通常のＤＲＡＭコントロール信号線であるＣＬＫ、ＣＫＥ、ＤＣＳ、ＲＡＳ、ＣＡＳ、ＷＥ、ＤＱＭ信号線を含むほか、メモリリンクコマンドを行うために、ＦＣＳ、ＷＡＩＴ等を更に含む。ＦＣＳは、ＮＡＮＤフラッシュメモリチップ選択信号であり、ＷＡＩＴは、ＮＡＮＤフラッシュメモリチップのリード、プログラム、消去動作が完了された時、ホストに命令が完了されたことを通知する信号である。コントロールバス３１８は、通常のＮＡＮＤフラッシュメモリコントロール信号線であるＣＬＥ、ＡＬＥ、ＣＥ、ＲＥ、ＷＥ、ＲＢ信号線を含む。

図６は、図５のＭＬ−ＳＤＲＡＭ３１２の内部ブロック構成を示す。図６を参照すると、ＭＬ−ＳＤＲＡＭ３１２は、アドレス発生部４１０、メインメモリコア４２０、サブメモリコア４３０、第１データ入出力部４４０、第２データ入出力部４５０、制御部４６０を含む。

アドレス発生部４１０は、ローアドレス信号をラッチする第１ラッチ４１１、カラムアドレス信号をラッチする第２ラッチ４１２、アドレス信号を格納するための第１アドレスレジスター４１３、ローカウンター４１４、第１選択器４１６、第２選択器４１７を含む。アドレス発生部４１０は、ＤＲＡＭ動作モードでは、第１及び第２ラッチ４１１、４１２を通じてローアドレスとカラムアドレスをラッチして、第１及び第２選択器４１６、４１７に提供する。第１及び第２選択器４１６、４１７は、ＲＡ及びＣＡ制御信号に応答して、ＤＲＡＭ動作モードでは、第１及び第２ラッチ４１１、４１２を選択して、ローアドレスとカラムアドレスをメインメモリコア４２０のアドレス信号として提供する。アドレス発生部４１０は、コピー動作モードでは、第１アドレスレジスター４１３にローアドレスとカラムアドレスを格納する。第１アドレスレジスター４１３に格納されたローアドレスは、ローカウンター４１４を通じて第１選択器４１６に提供され、第１アドレスレジスター４１３に格納されたカラムアドレスは、第２選択器４１７に提供される。第１及び第２選択器４１６、４１７は、ＲＡ及びＣＡ制御信号に応答して、コピー動作モードではローカウンター４１４とレジスター４１３を選択して、ローアドレスとカラムアドレスをメインメモリコア４２０のアドレスを信号として提供する。

メインメモリコア４２０は大容量の作業格納領域であって、ローデコーダー４２１、カラムデコーダー４２２、セルアレイ４２３、カラムカウンター４２４を含む。ローカウンター４１４は、コピー動作で印加されるローアドレス信号を初期値として連続的なローアドレスを発生する。カラムカウンター４２４は、ＤＲＡＭのバースト動作モード及びコピー動作モードで印加されるカラムアドレス信号を初期値として連続的なカラムアドレスを発生する。

サブメモリコア４３０は、ページ又はブロック単位のバッファー格納領域であって、ローデコーダー４３１、カラムデコーダー４３２、セルアレイ４３３を含む。サブメモリコア４３０は、制御部４６０から提供されるバッファーローアドレス信号ＢＲＡとバッファーカラムアドレス信号ＢＣＡによりセルを指定する。

第１データ入出力部４４０は、ＳＤＲＡＭデータ入出力インターフェースであって、リードバッファー４４１、リードレジスター４４２、ライトバッファー４４３、ライトレジスター４４４、入出力駆動器４４５を含む。リードバッファー４４１は、ＤＲＡＭリード制御信号ＤＲにより制御され、ライトバッファー４４３は、ＤＲＡＭライト制御信号ＤＷにより制御される。第１データ入出力部４４０は、ホスト３００とメインメモリコア４２０との間のデータ伝送をＳＤＲＡＭアクセス動作速度で提供することを可能にする。

第２データ入出力部４５０は、ＮＡＮＤフラッシュメモリデータ入出力インターフェースであって、リードバッファー４５１、リードレジスター４５２、ライトバッファー４５３、ライトレジスター４５４、入出力駆動器４５５を含む。リードバッファー４５１は、フラッシュリード制御信号ＦＲにより制御され、ライトバッファー４５３は、フラッシュライト制御信号ＦＷにより制御される。第２データ入出力部４５０は、ＮＡＮＤフラッシュメモリ３１４とサブメモリコア４３０との間のデータ伝送をＮＡＮＤフラッシュメモリ３１４アクセス動作速度で提供する。

制御部４６０は、ＳＤＲＡＭ制御ロジック部４６１、ＭＬ制御ロジック部４６２、フラッシュアドレスレジスター４６３、コピーパススイッチ４６４を含む。

ＳＤＲＡＭ制御ロジック部４６１は、ＳＤＲＡＭコントロール信号ＣＫＥ、ＤＣＳ、ＲＡＳ、ＣＡＳ、ＷＥ、ＤＱＭを入力してコマンドをデコーディングし、デコーディングされたコマンドによって、内部制御信号ＤＲ、ＤＷ、ＲＡ、ＣＡを発生する。ＤＲは、ＤＲＡＭリード制御信号、ＤＷはＤＲＡＭライト制御信号、ＲＡはローアドレス選択信号、ＣＡはカラムアドレス選択信号である。

ＭＬ制御ロジック部４６２は、ホスト３００から提供されたＦＣＳ信号と、フラッシュメモリコントロール信号ＣＬＥ、ＡＬＥ、ＣＥ、ＲＥ、ＷＥ等を発生して、フラッシュメモリ３１４から提供されたレディー／ビジー（ＲＢ：Ｒｅａｄｙ／Ｂｕｓｙ）信号に応答して、ＷＡＩＴ信号を発生して、ホスト３００に提供する。ＭＬ制御ロジック部４６２は、ローディング信号ＬＤを発生して、コピーアドレスレジスター４１３及びフラッシュアドレスレジスター４６３を制御する。ＭＬ制御ロジック部４６２は、バッファーメモリコア４３０のロー及びカラムアドレス信号ＢＲＡ、ＢＣＡを発生する。

ＳＤＲＡＭ制御ロジック部４６１とＭＬ制御ロジック部４６２は、動作状態信号ＳＴＡをやり取りする。

フラッシュアドレスレジスター４６３は、第１データ入出力部４４０を通じて、ホストからフラッシュアドレスデータを受けて格納し、ＬＤ制御信号に応答して格納されたアドレスデータを第２データ入出力部４５０を通じてＮＡＮＤフラッシュメモリ４１３に提供する。

このように構成された本発明の第２実施形態の動作は次の通りである。

（１）ＳＤＲＡＭ動作モード
ＳＤＲＡＭ動作モードでは、アドレス発生部４１０の第１及び第２選択器４１６、４１７が第１及び第２ラッチ４１１、４１２をそれぞれ選択するように制御される。従って、ホストから提供されたローアドレスとカラムアドレスがメインメモリコア４２０に提供され、特定セルがアドレッシングされる。

リード動作時には、第１データ入出力部４４０を通じて、メインメモリコア４２０からリードされたホスト３００に出力され、ライト動作時には、ホスト３００から提供されたデータがメインメモリコア４２０に格納される。

（２）メモリリンク動作モード
メモリリンク動作モードでは、ＭＬ−ＳＤＲＡＭ３１２がホスト３００とフラッシュメモリ３１４との間のデータ伝送及び命令等を中継するバッファーとしての役割を果たす。

（２−１）ページリードモード（ＰＲＭ：Ｐａｇｅ Ｒｅａｄ Ｍｏｄｅ）
ホスト３００から提供されるＣＫＥ、ＤＣＳ、ＲＡＳ、ＦＣＳ、ＷＥ信号がアクティブになると、ＳＤＲＡＭ制御ロジック部４６１では、ＲＡ、ＣＡ制御信号をアクティブにして、第１及び第２選択器４１６、４１７がレジスター４１３を選択するようにスイッチングさせる。同時に、ローアドレス信号がレジスター４１３に格納される。リード動作時には、レジスター４１３に格納されたアドレスは、デスティネーションアドレス（destination address）になる。

又、ＭＬ制御ロジック部４６２では、ＦＣＳ信号のアクティブ状態に応答して、ＷＡＩＴ信号を発生して、ホスト３００に出力する。従って、ホスト３００では、ＷＡＩＴ信号のアクティブ状態をチェックして、ＭＬ−ＳＤＲＡＭのリンク動作状態を確認する。

次いで、ＣＡＳ信号がアクティブされながら、カラムアドレス信号がレジスター４１３に格納される。リード動作時には、レジスター４１３に格納されたロー及びカラムアドレスは、フラッシュメモリ３１４からリードされたデータを格納すべきメインメモリコア４２０の格納対象領域（デスティネーションロケーション；destination location）のスタートアドレスとして提供される。

データ線３０４を通じて、フラッシュアドレスデータが第１データ入力部４４０を通じて入力される。入力されたフラッシュアドレスデータは、レジスター４６３に格納される。レジスター４６３に格納されたアドレスデータは、フラッシュメモリ３１４からのデータリードにおけるフラッシュメモリ３１４の読出対象領域（source location）のスタートアドレスとして提供される。

ホスト３００からアドレスローディング動作が完了されると、ＭＬ制御ロジック部４６２は、ＣＬＥ、ＣＥ、ＲＥ信号をアクティブ状態で発生させて、フラッシュメモリ３１４にリードコマンドを提供する。その後、ＣＬＥ信号の代わりに、ＡＬＥ信号をアクティブ状態で発生し、レジスター４６３に格納されたアドレスデータを第２データ入出力部４５０を通じてフラッシュメモリ３１４に提供する。

フラッシュメモリ３１４では、提供されたアドレスデータの入力を受け、入力されたアドレスデータをスタートアドレスとして１ページ分の量のデータをアクセスして出力する。

フラッシュメモリからリードされたデータは、第２データ入出力部４５０を通じて、バッファーメモリコア４３０に格納される。バッファーメモリコア４３０は、ＭＬ制御ロジック部４６２のＢＲＡ、ＢＣＡ信号に応答してアドレッシングされ、１ページ分の量のデータを格納する。

バッファーメモリコア４３０に対するフラッシュメモリデータの格納が完了すると、ＭＬ制御ロジック部４６２では、ＢＲＡ、ＢＣＡアドレス信号を発生して、バッファーメモリコア４３０に格納されたデータのアクセスを開始する。又、ＣＷコピーライト制御信号を発生して、バッファーメモリコア４３０のデータをメインメモリコア４２０に印加されるように、コピーパススイッチ４６４を制御する。

又、レジスター４１３にＬＤ制御信号を印加させて、レジスター４１３に格納されたデスティネーションアドレス信号がメインメモリコア４２０に印加されるように制御する。レジスター４１３に格納されたデスティネーションロー及びカラムアドレスがメインメモリコア４２０に提供される。レジスター４１３に格納されたデスティネーションローアドレスは、ローカウンター４１４に初期値でローディングされる。ローカウンター４１４では、この値からカウンディングを始める。又、レジスター４１３に格納されたデスティネーションカラムアドレスは、カラムカウンター４２４に初期値でローディングされる。カラムカウンター４２４では、この値からカウンティングを開始する。ローカウンター４１４とカラムカウンター４２４は、１ページ分の量のデータがメインメモリコア４２０にライトされるまで、カウンティング動作を行う。従って、メインメモリコア４２０はライト動作を行う。

このように、バッファーメモリコアのコピー動作スタートから終了まで、ＩＮＴ信号はアクティブ状態を維持する。従って、ホスト３００では、メインメモリコア４２０が動作中であるという状態を確認することになる。この期間には、ホストではＳＤＲＡＭ動作中、インタラプト状態を維持する。

メインメモリコア４２０にデータコピーが完了すると、ＰＲＭ動作が完了される。ＷＡＩＴ信号はノンアクティブ状態に遷移するので、ホストでＰＲＭ動作の完了を認識することになる。

ホスト３００でＷＡＩＴ及びＩＮＴ信号の状態をチェックして、ＷＡＩＴ信号のアクティブ期間には、フラッシュ関連の新たな命令を発生せず、ＩＮＴ信号のアクティブ期間には、ＳＤＲＡＭ関連新たな命令を発生しない。しかし、ＷＡＩＴ信号は、アクティブ状態やＩＮＴ信号がノンアクティブ（ｎｏｎ−ａｃｔｉｖｅ）状態であるバッファリング期間には、ホスト３００は新たなＳＤＲＡＭ命令を発生して、フラッシュ動作とは関係なく、メインメモリコア４２０を通じて同時に他の作業を行うことができる。

ホスト３００でＷＡＩＴ信号及びＩＮＴ信号が全てノンアクティブ状態に戻ると、デスティネーションアドレスとして指定された格納領域のデータを通常的なＳＤＲＡＭリード動作を通じてアクセスすることにより、フラッシュメモリ３１４に保存されたデータのリード動作を完了する。

（２−２）ページライトモード（ＰＷＭ：Ｐａｇｅ Ｗｒｉｔｅ Ｍｏｄｅ）
ホスト３００から提供されたＣＫＥ、ＤＣＳ、ＲＡＳ、ＦＣＳ、ＲＥ信号がアクティブされると、ＳＤＲＡＭ制御ロジック部４６１では、ＲＡ、ＣＡ制御信号をアクティブにして第１及び第２選択器４１６、４１７がレジスター４１３を選択するようにスイッチングさせる。同時に、ローアドレス信号がレジスター４１３に格納される。ライト動作時には、レジスター４１３に格納されたアドレスは、ソースアドレスになる。

又、ＭＬ制御ロジック部４６２では、ＦＣＳ信号のアクティブ状態に応答して、ＷＡＩＴ信号を発生してホスト３００に出力する。従って、ホスト３００では、ＷＡＩＴ信号のアクティブ状態をチェックして、ＭＬ−ＳＤＲＡＭのリンク動作状態を確認する。

ホスト３００からアドレスローディングが完了すると、レジスター４１３に格納されたロー及びカラムアドレスがメインメモリコア４２０に提供される。レジスター４１３に格納されたローアドレスは、ローカウンター４１４に初期値としてローディングされる。

データ線３０４を通じてフラッシュアドレスデータが第１データ入力部４４０を通じて入力される、入力されたフラッシュアドレスデータは、フラッシュアドレスレジスター４６３に格納される。レジスター４６３に格納されたアドレスデータは、フラッシュメモリ３１４の格納対象領域のスタートアドレスに提供される。

その後、ローカウンター４１４では、この値からカウンティングを開始する。又、レジスター４１３に格納されたカラムアドレスは、カラムカウンター４２４に初期値としてローディングされる。カラムカウンター４２４では、この値からカウンティングを開始する。ローカウンター４１４とカラムカウンター４２４は、１ページ分の量のデータがリードされるまで、カウンティング動作を行う。従って、メインメモリコア４２０から１ページ分の量のデータがアクセスされる。

ＭＬ制御ロジック部４６２では、ＣＲコピーリード制御信号を発生してアクセスされたデータがバッファーメモリコア４３０に印加されるように、コピーパススイッチ４６４を制御する。そして、ＢＲＡ、ＢＣＡアドレス信号をバッファーメモリコア４３０に提供して、メインメモリコア４２０から提供されたコピーデータを格納させる。

ＭＬ制御ロジック部４６２では、コピー動作が行われる間、ＩＮＴ信号をアクティブ状態で維持させて、ホスト３００に現在メインメモリコア４２０の動作中であることを知らせる。

コピーリード動作が完了すると、ＩＮＴ信号はノンアクティブ状態に遷移する。そして、コピーパススイッチ４６４は遮断される。

ホスト３００からアドレスローディング動作が完了すると、ＭＬ制御ロジック部４６２が、ＣＬＥ、ＣＥ、ＷＥ信号をアクティブ状態で発生させて、フラッシュメモリ３１４にライトコマンドを提供する。その後、ＣＬＥ信号の代わりに、ＡＬＥ信号をアクティブ状態で発生し、レジスター４６３に格納されたアドレスデータを第２データ入出力部４５０を通じてフラッシュメモリ３１４に提供する。

フラッシュメモリ３１４では、提供されたアドレスデータを入力して、入力されたアドレスデータをスタートアドレスとして１ページ分の量のデータをライトする準備をする。

バッファーメモリコア４３０からリードされたデータは、第２データ入出力バッファー４５０を通じてフラッシュメモリ３１４に提供される。フラッシュメモリ３１４では、入力されたデータを指定された格納領域に格納する。フラッシュメモリでは、ライト動作中には、ＲＢ信号をアクティブ状態で維持して、ＭＬ制御ロジック部４６２に知らせる。ライト動作が完了すると、ＲＢ信号がノンアクティブ状態に遷移され、これを応答してＭＬ制御ロジック部４６２はＷＡＩＴ信号をノンアクティブ状態に遷移させることにより、ホスト３００ではＰＷＭ動作が完了されたことを認識することになる。

従って、本発明では、ＩＮＴ信号がアクティブされた期間を除いては、フラッシュメモリ動作とは関係なく、常にメインメモリコア４２０とホスト３００との間のデータ伝送が可能である。

（２−３）ブロックリードモード（ＢＲＭ：Ｂｌｏｃｋ Ｒｅａｄ Ｍｏｄｅ）
フラッシュメモリで１ブロックは、数十ページ、例えば、３２ページで構成されるので、バッファーメモリコア４３０のサイズがページサイズである場合には、前述したＰＲＭ動作を３２回反復することにより達成される。仮に、バッファーメモリサイズがブロック単位であると、ＰＲＭ動作でページサイズがブロックサイズに変更されることにより達成される。
（２−４）ブロックライトモード（ＢＷＭ：Ｂｌｏｃｋ Ｗｒｉｔｅ Ｍｏｄｅ）
フラッシュメモリにおいて、１ブロックは、数十ページ、例えば、３２ページで構成されるので、バッファーメモリのサイズがページサイズである場合には、前述したＰＷＭ動作を３２回反復することにより達成される。仮に、バッファーメモリサイズがブロック単位であると、ＰＷＭ動作でページサイズがブロックサイズに変更されることにより達成される。

以上の実施形態では代表的なフラッシュメモリ動作についてのみ説明したが、他の動作においても、これらの実施形態と類似の方法で従来のフラッシュメモリの動作と類似にリンクが可能である。

前述したように、本発明では、ＤＲＡＭのような高速動作の揮発性メモリ内部にフラッシュメモリのような低速動作不揮発性メモリとインターフェースする制御回路を具備することにより、システムに対して高速動作のＤＲＡＭインターフェースが可能なので、システムではＤＲＡＭとのみインターフェースすればよく、システム設計が容易性を向上させることができる。又、メモリ制御部が簡単になるので、システム設計が簡単になって、システムボードの小型化が可能になる。

以上、本発明をその例示的な実施形態を通して詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想を逸脱しない範囲でこれらを修正または変更することができる。

本発明のマスター揮発性メモリの好ましい一実施形態の構成図である。 図１の制御部の詳細ブロック図である。 図１の動作タイミング図である。 図１の動作タイミング図である。 本発明のデータ処理装置の好ましい一実施形態の構成図である。 図５のマルチチップ半導体装置のメモリリンク揮発性メモリ装置の好ましい一実施形態の内部構成図である。

符号の説明

１００ システム
２００ ＤＲＡＭ
２０２ 第１ポート
２０４ 第２ポート
２１０ マインメモリコア
２１２、２２２ セルアレイ
２１４、２２４ ローデコーダー
２１６、２２６ カラムデコーダー
２２０ サブメモリコア
２３０ メインインターフェース部
２３２ 命令デコーダー
２３４ アドレスバッファー
２３６ 入出力バッファー
２３８ 制御部
２３８ａ スイッチ
２３８ｂ アドレスラッチ
２３８ｃ ＮＡＮＤスタートアドレスラッチ
２３８ｄ サイズラッチ
２３８ｅ ＤＲＡＭスタートアドレスラッチ
２３８ｆ アドレス比較器
２３８ｇ アドレス発生器
２３８ｈ サイズ比較器
２３８ｉ ラッチ
２３９ モード選択器
２４０ サブインターフェース部
３００ ＮＡＮＤ型フラッシュメモリ

Claims (23)

1. マルチポート揮発性メモリ装置において、
   外部ホストシステムと当該マルチポート揮発性メモリ装置との間でデータを送受信する第１ポートと、
   受信されたデータを格納して、要求された格納されたデータをリードする揮発性メインメモリコアと、
   受信されたデータを格納して、要求された格納されたデータをリードする揮発性サブメモリコアと、
   前記第１ポートと結合され、マスターモードでは、前記揮発性メインメモリコアと前記第１ポートとの間でデータをやり取りし、スレイブモードでは、前記揮発性サブメモリコアと前記第１ポートとの間でデータをやり取りするメインインターフェース回路と、
   外部の不揮発性メモリ装置と当該マルチポート揮発性メモリ装置との間でデータを送受信する第２ポートと、
   前記第２ポートと結合され、前記スレイブモードにおいて、前記揮発性サブメモリコアと前記第２ポートとの間でデータをやり取りするサブインターフェース回路と、
   を具備することを特徴とするマルチポート揮発性メモリ装置。
2. 前記メインインターフェース部は、
   前記外部ホストシステムから提供された命令をデコーディングして、内部命令制御信号を発生する命令デコーダーと、
   前記外部ホストシステムから提供されるアドレス信号を入力して、内部アドレス信号を発生するアドレスバッファーと、
   前記マスターモードでは、前記外部ホストシステムと前記揮発性メインメモリコアとの間にデータをやり取りし、前記スレイブモードでは、前記外部ホストシステムと前記揮発性サブメモリコアとの間のデータをやり取りするデータ入出力バッファーと、
   前記外部ホストシステムから提供されるマスター／スレイブモード選択信号に応答して、前記アドレスバッファー及び前記データ入出力バッファーを通じて提供される制御データに応じて前記揮発性メインメモリコア及び前記揮発性サブメモリコアを制御して、前記マスター及び前記スレイブ動作モードを制御する制御部と、
   を具備することを特徴とする請求項１記載のマルチポート揮発性メモリ装置。
3. 前記サブインターフェース部は、
   前記制御部から提供される制御データに応答して、前記第２ポートに連結された外部フラッシュメモリと前記揮発性サブメモリコアとの間のデータ伝送を制御するＮＡＮＤフラッシュメモリ制御部を含むことを特徴とする請求項２記載のマルチポート揮発性メモリ装置。
4. 前記メインインターフェース部は、
   前記命令デコーダーから提供される電源制御信号に応答して、前記揮発性サブメモリコア及び前記サブインターフェース部の電源を管理する電源管理部を更に具備することを特徴とする請求項２記載のマルチポート揮発性メモリ装置。
5. 前記サブメモリコアのサイズは、少なくとも前記フラッシュメモリの作業単位であるページサイズ又はブロックサイズであることを特徴とする請求項２記載のマルチポート揮発性メモリ装置。
6. マルチポート揮発性メモリ装置において、
   ホストシステムと外部アクセスをする第１ポートと、
   不揮発性メモリ装置と外部アクセスをする第２ポートと、
   外部アクセスをするように前記第１及び第２ポートに結合された揮発性メモリコアと、
   を含むマルチポート揮発性メモリ装置。
7. 前記揮発性メモリコアは、
   前記第１ポートに結合され、前記ホストシステムからのマスターモード信号に応答して、前記第１ポートを通じてアクセス動作を行う揮発性メインメモリコアと、
   前記ホストシステムからのスレイブモード信号に応答して、前記第１ポート及び前記第２ポートを通じてアクセス動作を行う揮発性サブメモリコアと、
   を含むことを特徴とする請求項６記載のマルチポート揮発性メモリ装置。
8. 前記揮発性メインメモリコアは、前記マスターモード時は、前記第１ポートを通じてリード及びライト動作を行い、前記スレイブモード時は、前記揮発性サブメモリコアとコピー動作を行うことを特徴とする請求項７記載のマルチポート揮発性メモリ装置。
9. 前記揮発性サブメモリコアは、前記スレイブモード時は、前記第１ポートを通じてリード及びライト動作を行い、前記外部ホストから受信するデータを前記不揮発性メモリに提供し、前記外部ホストに伝送すべきデータを前記不揮発性メモリから受信することを特徴とする請求項７記載のマルチポート揮発性メモリ装置。
10. 前記揮発性サブメモリコアは、フラッシュライト動作モード時は、前記第１ポートを通じて前記外部ホストからのデータを受信して、前記第２ポートを通じて前記データを前記不揮発性メモリ装置に提供することを特徴とする請求項９記載のマルチポート揮発性メモリ装置。
11. 前記揮発性サブメモリコアは、フラッシュリード動作モード時は、前記第２ポートを通じて前記不揮発性メモリからデータを受信し、前記第１ポートを通じて前記外部ホストに前記データを提供することを特徴とする請求項９記載のマルチポート揮発性メモリ装置。
12. 前記揮発性サブメモリコアは、ページリード動作モード時は、前記第２ポートを通じて前記不揮発性メモリからデータを受信し、１ページサイズ単位で前記揮発性メインメモリコアに前記データを提供することを特徴とする請求項９記載のマルチポート揮発性メモリ装置。
13. インタラプト信号が非活性状態である場合、前記揮発性サブメモリコアから受信された前記揮発性メインメモリ内のデータは、前記外部ホストにより前記第１ポートを通じてアクセス可能であることを特徴とする請求項１２記載のマルチポート揮発性メモリ装置。
14. 前記揮発性サブメモリコアは、待機信号が非活性状態である場合、前記不揮発性メモリとリード／ライト動作を行うことを特徴とする請求項１３記載のマルチポート揮発性メモリ装置。
15. 前記揮発性メインメモリコアは、ページライト動作モード時は、前記第１ポートを通じて前記外部ホストからデータを受信し、前記不揮発性メモリ装置へのライト動作のために、１ページサイズ単位で前記揮発性サブメモリコアに前記データを提供することを特徴とする請求項９記載のマルチポート揮発性メモリ装置。
16. 前記メインメモリコアは、前記データが前記揮発性サブメモリコアに提供された後に、インタラプト信号が非活性状態である場合、前記第１ポートを通じて前記外部ホストによりアクセス可能であることを特徴とする請求項１５記載のマルチポート揮発性メモリ装置。
17. 前記揮発性サブメモリコアは、待機信号が非活性化状態である場合、前記不揮発性メモリとリード／ライト動作を行うことを特徴とする請求項１５記載のマルチポート揮発性メモリ装置。
18. 前記不揮発性メモリ、前記揮発性メインメモリコア、及び前記揮発性サブメモリコアは、単一パッケージ内に含まれることを特徴とする請求項１記載のマルチポート揮発性メモリ装置。
19. 前記第２ポートはＮＡＮＤフラッシュメモリに結合され、前記マルチポート揮発性メモリ装置はＳＤＲＡＭを含むことを特徴とする請求項１記載のマルチポート揮発性メモリ装置。
20. メインメモリコアと、
    バッファーメモリコアと、
    ホストと連結された第１データ入出力ポートと前記メインメモリコアとの間に連結され、データを入出力する第１データ入出力部と、
    フラッシュメモリと連結された第２データ入出力ポートと前記バッファーメモリコアとの間に連結され、データを入出力する第２データ入出力部と、
    前記メインメモリコアのアドレス信号を格納するための第１アドレスレジスターと、
    前記第１及び第２データ入出力部の間に連結され、前記フラッシュメモリのアドレス信号を格納するための第２アドレスレジスターと、
    制御部と、を具備し、
    前記制御部は、
    前記メインメモリコアのデータリード又はライト動作モードでは、前記ホストから提供されるアドレス信号により前記メインメモリコアをアドレッシングし、前記第１データ入出力部を通じてデータをリード又はライトし、
    前記フラッシュメモリのデータリード動作モードでは、
    前記ホストから提供されるソースアドレス信号を前記第１データ入出力部を通じて、前記第２アドレスレジスターに格納し、デスティネーションアドレス信号を前記第１アドレスレジスターに格納し、前記第２アドレスレジスターに保存されたソースアドレス信号を前記フラッシュメモリのスタートアドレスとして前記第２データ入出力部を通じて前記フラッシュメモリに提供し、前記フラッシュメモリからリードされたデータを前記バッファーメモリコアに格納し、前記第１アドレスレジスターに保存されたデスティネーションアドレスをメインメモリコアのスタートアドレスとして前記バッファーメモリコアに格納されたデータを前記メインメモリコアにコピーさせ、前記メモリコアにコピーされたデータを前記第１データ入出力部を通じてホストにリードさせ、
    前記フラッシュメモリのデータライト動作モードでは、
    前記ホストから提供されたデスティネーションアドレス信号を前記第１データ入出力部を通じて前記第２アドレスレジスターに格納し、ソースアドレス信号を前記第１アドレスレジスターに格納し、前記第１アドレスレジスターに保存されたソースアドレス信号を前記メインメモリコアのスタートアドレスとして前記メインメモリコアのデータを前記バッファーメモリコアにコピーさせ、前記バッファーメモリコアにコピーされたデータを前記第２データ入出力部を通じてフラッシュメモリに出力させることを特徴とする低速メモリリンク型高速メモリ装置。
21. 第１速度で動作する高速メモリをアクセスするホストと、
    前記第１速度より低い速度である第２速度で動作する低速メモリと、
    前記低速メモリと低速でインターフェースし、前記ホストと高速でインターフェースして、前記低速メモリを前記ホストに高速でリンクさせるためのメモリリンク高速メモリと、
    を具備することを特徴とするデータ処理装置。
22. ホストと、
    不揮発性メモリと、
    前記不揮発性メモリと第１ポートを通じてインターフェースして、前記ホストと第２ポートを通じてインターフェースして、前記不揮発性メモリを前記ホストにリンクさせるための揮発性メモリと、
    を具備することを特徴とするデータ処理装置。
23. ホストと連結するための連結ポートと、
    不揮発性メモリと、
    前記不揮発性メモリと連結され、前記ホストと前記連結ポートを通じてインターフェースして、前記不揮発性メモリを前記ホストにリンクさせるためのメモリリンク揮発性メモリとを一つのパッケージに実装したことを特徴とするマルチチップ半導体装置。
    

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