JP3188840B2 - コンピュータ・システムに用いられる周辺装置及びその制御方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、パーソナル・コン
ピュータなどのコンピュータ・システムに装着して用い
られる周辺装置及びその制御方法に係り、特に、コンピ
ュータ・システムに設けられたスロットに装着して利用
されるＰＣカードのようなタイプの周辺機器及びその制
御方法に関する。更に詳しくは、本発明は、ＭＰＵを内
蔵するタイプの周辺機器であって、コンピュータ・シス
テムからのコマンドを処理する状況の遷移に応じて適宜
消費電力を節減するための周辺機器及びその制御方法に
関する。

【０００２】

【従来の技術】昨今の技術革新に伴い、デスクトップ
型、ノートブック型など各種パーソナル・コンピュータ
（ＰＣ）が開発され市販されている。これらＰＣは、メ
イン・プロセッサやメイン・メモリなどを含む基本的な
装置類を標準装備した形態で出荷される一方、エンド・
ユーザは自身のニーズに応じて周辺装置をオプション装
備して利用することができるようになっている。

【０００３】ＰＣカード：従来、周辺装置の拡張は、
「拡張アダプタ・カード」を装着する、という形態で行
われてきた。しかし、小型軽量で可搬性を特徴とするノ
ートブック・コンピュータの場合、実装密度や総重量な
どの制限のため、拡張アダプタ・カードによる拡張には
限界がある。

【０００４】いわゆる「ＰＣカード」は、ノートブック
・コンピュータの拡張性を補うことを初期目的として開
発された、クレジット・カード大の周辺装置である。ノ
ートブック・コンピュータは、ＰＣカードを電気的に接
続するためのコネクタと、ＰＣカードを収容するための
収納空間とからなるＰＣカード用スロットを備えるだけ
で、比較的容易にシステム構成を拡張することができる
（図５参照）。

【０００５】ＰＣカードの機械的及び電気的仕様は、Ｐ
ＣＭＣＩＡ（Personal Computer Memory Card Internat
ional Association）とＪＥＩＤＡ（Japan Electronic
Industry Development Association）が中心となって策
定されている。現在、３．３ｍｍ厚のＴｙｐｅI、５．
５ｍｍ厚のＴｙｐｅII、１０．５ｍｍ厚のＴｙｐｅIII
という３種類のＰＣカードが利用可能となっている。Ｔ
ｙｐｅIは主にメモリ・カードとして利用されている。
ＴｙｐｅIIはＦＡＸ／モデム・カードやＥｔｈｅｒｎｅ
ｔアダプタ・カード、ＳＣＳＩ（Small Computer Syste
m Interface）アダプタ・カードなどの用途に使われて
いる。また、ＴｙｐｅIIIは主にハード・ディスク内蔵
カードとして利用されている。

【０００６】１９９５年にリリースされたＰＣＭＣＩＡ
／ＪＥＩＤＡの最新仕様である"ＰＣ Ｃａｒｄ Ｓｔ
ａｎｄａｒｄ"では、これまでのＰＣＭＣＩＡ Ｒｅｌ
２．１（ＪＥＩＤＡ Ｖｅｒ４．２）との互換性を維持
しながら、ＣａｒｄＢｕｓ（カードバス）、ＤＭＡ（Di
rect Memory Access）サポート、マルチファンクション
・カードなどを定義している。このうちカードバスと
は、ＰＣカードの内部バス幅を従来の１６ビットから３
２ビットに拡張するとともに、駆動周波数を最高３３Ｍ
Ｈｚ、最大転送速度を１３２Ｍｂｐｓに釣り上げてい
る。カードバスは、コンピュータ本体（以下、「ホス
ト」ともいう）側のローカル・バスであるＰＣＩ（Peri
pheral Component Interconnect）バスに直結すること
を目指したものでもある。

【０００７】カードバスの採用により、ＭＰＵ内蔵カー
ド、高速Ｅｔｈｅｒｎｅｔカード、高速な記憶カード、
グラフィックスや動画を扱えるマルチメディア・カード
など、高機能なＰＣカードの実現が可能になる。例えば
ＭＰＵ内蔵ＰＣカードは、自らバス・マスタとなってコ
ンピュータ本体内のシステム・バスの制御権を握ること
ができる。単なるバス・スレーブでしかなかった旧来の
ＰＣカードとは大いに異なるのである。

【０００８】ＰＣカードの低消費電力化：カードバス対
応のＰＣカードは、必然的にＭＰＵ内蔵カードとなる。
また、以前のバージョンのＰＣカードであっても、ＰＣ
カード内での動作制御のため、あるいはコンピュータ本
体（ホスト）側とのデータ交換等の協働的動作を好適に
実現するために、ＭＰＵを内蔵したタイプのものは多
い。

【０００９】このようなＭＰＵ内蔵タイプのＰＣカード
を設計する場合の１つの問題は、ＭＰＵによる消費電力
である。既に周知なように、ＭＰＵは、他の用途が特化
された専用ＬＳＩに比しゲート規模が大きく、その分消
費電力も大きくなっている。ＰＣカードを高機能化する
にはＭＰＵ内蔵を外せない。しかしながら、ＰＣカード
がコンピュータ本体（ホスト）のオプションに過ぎない
という立場からすれば、当然、ＰＣカードの総消費電力
を低く抑えたい。コンピュータ本体（ホスト）がバッテ
リ駆動のノートブック・コンピュータであれば、低消費
電力化の要求はなおさらである。

【００１０】従来のＰＣカードで採用されている低消費
電力化（パワー・マネージメント）の手法としては、一
連の動作が全て完了した後にＭＰＵやその周辺回路の動
作クロックを一括して停止する、というものであった。
しかしながら、この手法では、コンピュータ・システム
とのデータ転送中など、多少なりともＰＣカードが動作
している間は常にＭＰＵも駆動していることになる。電
力消費の大きいＭＰＵが常に動作していたのでは、節電
効果には自ずと限界がある。

【００１１】また、ＰＣＩバスと接続するためのインタ
ーフェース回路は、複雑なファンクションを用意したス
テート・マシンを含んだ構成となっており、ゲート数が
多い分だけ消費電力も大きくなってしまう。したがっ
て、カードバス対応ＰＣカードの場合、ホストとのイン
ターフェース回路も低消費電力化のボトルネックになっ
てしまうのである。

【００１２】

【発明が解決しようとする課題】本発明の目的は、ＰＣ
カードのようにコンピュータ・システムに装着して利用
されるタイプの、優れた周辺装置及びその制御方法を提
供することにある。

【００１３】本発明の更なる目的は、ＭＰＵを内蔵する
タイプのＰＣカード等の周辺機器であって、コンピュー
タ・システムからのコマンドを処理する状況の遷移に応
じて適宜消費電力を節減することができる、優れた周辺
装置及びその制御方法を提供することにある。

【００１４】

【課題を解決するための手段】本発明は、上記課題を参
酌してなされたものであり、その第１の側面は、コンピ
ュータ・システムに装着して用いられる周辺装置におい
て、（ａ）前記コンピュータ・システムのアクセス先で
あるデバイスと、（ｂ）各部にクロック信号を供給する
ための発振器と、（ｃ）前記コンピュータ・システムと
のデータ交換を実現するための第１のインターフェース
回路と、（ｄ）前記デバイスとのデータ交換を実現する
ための第２のインターフェース回路と、（ｅ）転送デー
タを一時格納するためのデータ・バッファと、（ｆ）各
部の動作を統制するためのＭＰＵと、（ｇ）前記第１の
インターフェース回路を介したデータ交換を、前記ＭＰ
Ｕに代行して制御可能な第１のシーケンサ回路と、
（ｈ）前記第２のインターフェース回路を介したデータ
交換を、前記ＭＰＵに代行して制御可能な第２のシーケ
ンサ回路と、を具備することを特徴とするコンピュータ
・システムに用いられる周辺装置である。

【００１５】また、本発明の第２の側面は、コンピュー
タ・システムに装着して用いられる周辺装置において、 （ａ）前記コンピュータ・システムのアクセス先である
デバイスと、 （ｂ）各部にクロック信号を供給するための発振器と、 （ｃ）前記コンピュータ・システムとのデータ交換を実
現するための第１のインターフェース回路と、 （ｄ）前記デバイスとのデータ交換を実現するための第
２のインターフェース回路と、 （ｅ）転送データを一時格納するためのデータ・バッフ
ァと、 （ｆ）各部の動作を統制するためのＭＰＵであって、
（ｆ１）各部に起動要求を発行し、（ｆ２）自身への起
動要求に応じて起動し、（ｆ３）前記コンピュータ・シ
ステムから受け取ったコマンドを処理してパラメータを
設定し、（ｆ４）データ転送終了の通知に応答して終了
処理を行い、（ｆ５）自身の前記各動作（ｆ１）乃至
（ｆ４）が夫々完了する度に再び動作を停止する、ＭＰ
Ｕと、 （ｇ）前記第１のインターフェース回路を介したデータ
交換を制御可能な第１のシーケンサ回路であって、（ｇ
１）前記第１のインターフェース回路で前記コンピュー
タ・システムからコマンドを受け取ったことに応答して
自身が起動するとともに前記ＭＰＵに起動要求を発行
し、（ｇ２）前記ＭＰＵからの起動要求に応じて起動
し、（ｇ３）前記ＭＰＵが設定したパラメータに従って
前記コンピュータ・システムに対してデータ転送要求を
発行し、（ｇ４）前記コンピュータ・システムがデータ
転送を開始したことに応答して起動して、前記データ・
バッファへの転送データの書き込み又は読み出しを行
い、（ｇ５）前記データ・バッファからの転送データの
読み出しの完了をＭＰＵに通知し、（ｇ６）自身の前記
各動作（ｇ１）乃至（ｇ５）が夫々完了する度に再び動
作を停止する、第１のシーケンサ回路と、 （ｈ）前記第２のインターフェース回路を介したデータ
交換を制御可能な第２のシーケンサ回路であって、（ｈ
１）前記ＭＰＵからの起動要求に応じて起動し、（ｈ
２）前記ＭＰＵが設定したパラメータに従って、前記デ
バイスに対してデータ転送要求を発行し、（ｈ３）前記
デバイスがデータ転送を開始したことに応答して起動し
て、前記データ・バッファへの転送データの書き込み又
は読み出しを行い、（ｈ４）前記データ・バッファから
の転送データの読み出しの完了をＭＰＵに通知し、（ｈ
５）自身の前記各動作（ｈ１）乃至（ｈ４）が夫々完了
する度に再び動作を停止する、第２のシーケンサ回路
と、を具備することを特徴とするコンピュータ・システ
ムに用いられる周辺装置である。

【００１６】また、本発明の第３の側面は、コンピュー
タ・システムに装着して用いられ、前記コンピュータ・
システムのアクセス先であるデバイスと、前記コンピュ
ータ・システムとのデータ交換を実現するための第１の
インターフェース回路と、前記デバイスとのデータ交換
を実現するための第２のインターフェース回路と、転送
データを一時格納するためのデータ・バッファと、各部
の動作を統制するためのＭＰＵと、前記ＭＰＵに代行し
て前記第１のインターフェース回路を介したデータ交換
を制御可能な第１のシーケンサ回路と、前記ＭＰＵに代
行して前記第２のインターフェース回路を介したデータ
交換を制御可能な第２のシーケンサ回路と、各部にクロ
ック信号を供給するための発振器とを含む周辺装置の制
御方法において、（ａ）前記第１のインターフェース回
路で前記コンピュータ・システムからデータ書き込みコ
マンドを受け取る段階と、（ｂ）書き込みコマンドの受
理に応答して、前記第１のシーケンサ回路が起動して前
記ＭＰＵに対して起動要求を発行し、その後前記第１の
シーケンサ回路が再び停止する段階と、（ｃ）前記
（ｂ）段階における起動要求に応答して、前記ＭＰＵが
起動して、受理した書き込みコマンドを解釈するととも
に前記第１及び第２のシーケンサ回路夫々のためのパラ
メータを設定して、前記第１及び第２のシーケンサ回路
の双方に起動要求を発行し、その後前記ＭＰＵが再び停
止する段階と、（ｄ）前記第１のシーケンサ回路が前記
ＭＰＵによる設定パラメータに従って前記コンピュータ
・システムに対して書き込みデータの転送要求を発行
し、その後前記第１のシーケンサ回路が再び停止する段
階と、（ｅ）前記第２のシーケンサ回路が前記ＭＰＵに
よる設定パラメータに従って前記デバイスに対して書き
込みコマンドを発行する段階と、（ｆ）前記コンピュー
タ・システムが書き込みデータの転送を開始したことに
応答して、前記第１のシーケンサ回路が起動して、書き
込みデータを前記データ・バッファに書き込む段階と、
（ｇ）前記デバイスが書き込みレディ（準備完了）状態
に入った時点で、前記データ・バッファがフル（満杯）
状態でなければ、前記第２のシーケンサ回路が再び停止
する段階と、（ｈ）前記段階（ｆ）において前記データ
・バッファがフル（満杯）状態になったことに応答し
て、前記第１のシーケンサ回路が再び停止する段階と、
（ｉ）前記データ・バッファがフル（満杯）状態になっ
たこと及び前記デバイスが書き込みレディ（準備完了）
状態に入ったことに応答して、前記第２のシーケンサ回
路が起動して、前記データ・バッファの内容を前記デバ
イスに書き込む段階と、（ｊ）前記段階（ｉ）において
前記データ・バッファの内容の書き込みが完了したこと
に応答して、前記第２のシーケンサ回路が前記ＭＰＵに
その旨を通知し、その後前記第２のシーケンサ回路が再
び停止する段階と、（ｋ）前記段階（ｊ）における通知
に応答して、前記ＭＰＵが起動して書き込みコマンドの
終了処理を実行する段階と、（ｌ）前記段階（ｋ）にお
ける終了処理の完了に応答して、前記ＭＰＵが再び停止
する段階と、を具備することを特徴とするコンピュータ
・システムに用いられる周辺装置の制御方法である。

【００１７】また、本発明の第４の側面は、コンピュー
タ・システムに装着して用いられ、前記コンピュータ・
システムのアクセス先であるデバイスと、前記コンピュ
ータ・システムとのデータ交換を実現するための第１の
インターフェース回路と、前記デバイスとのデータ交換
を実現するための第２のインターフェース回路と、転送
データを一時格納するためのデータ・バッファと、各部
の動作を統制するためのＭＰＵと、前記ＭＰＵに代行し
て前記第１のインターフェース回路を介したデータ交換
を制御可能な第１のシーケンサ回路と、前記ＭＰＵに代
行して前記第２のインターフェース回路を介したデータ
交換を制御可能な第２のシーケンサ回路と、各部にクロ
ック信号を供給するための発振器とを含む周辺装置の制
御方法において、（ａ）前記第１のインターフェース回
路で前記コンピュータ・システムからデータ読み出しコ
マンドを受け取る段階と、（ｂ）読み出しコマンドの受
理に応答して、前記第１のシーケンサ回路が起動して前
記ＭＰＵに対して起動要求を発行し、その後前記第１の
シーケンサ回路が再び停止する段階と、（ｃ）前記
（ｂ）段階における起動要求に応答して、前記ＭＰＵが
起動して、受理した読み出しコマンドを解釈するととも
に前記第１及び第２のシーケンサ回路夫々のためのパラ
メータを設定して、前記第１及び第２のシーケンサ回路
の双方に起動要求を発行し、その後前記ＭＰＵが再び停
止する段階と、（ｄ）前記ＭＰＵから起動要求を受け取
った時点で、前記データ・バッファがフル（満杯）状態
でなければ、前記第１のシーケンサ回路が再び停止する
段階と、（ｅ）前記第２のシーケンサ回路が前記ＭＰＵ
による設定パラメータに従って前記デバイスに対して読
み出しコマンドを発行する段階と、（ｆ）前記デバイス
に対して読み出しコマンドを発行してから前記デバイス
が読み出しレディ（準備完了）状態に入るまでの間、前
記第２のシーケンサ回路が停止する段階と、（ｇ）前記
デバイスが読み出しレディ（準備完了）状態に入ったこ
とに応答して、前記第２のシーケンサ回路が起動して、
読み出しデータを前記データ・バッファに書き込む段階
と、（ｈ）前記段階（ｇ）において前記データ・バッフ
ァがフル（満杯）状態になったことに応答して、前記第
２のシーケンサが停止する段階と、（ｉ）前記段階
（ｇ）において前記データ・バッファがフル（満杯）状
態になったことに応答して、前記第１のシーケンサ回路
が起動して、前記ＭＰＵによる設定パラメータに従って
前記コンピュータ・システムに対して書き込みデータの
転送要求を発行し、その後前記第１のシーケンサ回路が
再び停止する段階と、（ｊ）前記コンピュータ・システ
ムが読み出しデータの転送を開始したことに応答して、
前記第１のシーケンサ回路が起動して、読み出しデータ
を前記データ・バッファから読み出す段階と、（ｋ）前
記段階（ｊ）において前記データ・バッファからの読み
出しが完了したことに応答して、前記第１のシーケンサ
回路が前記ＭＰＵにその旨を通知し、その後前記第１の
シーケンサ回路が再び停止する段階と、（ｌ）前記段階
（ｋ）における通知に応答して、前記ＭＰＵが起動して
書き込みコマンドの終了処理を実行する段階と、（ｍ）
前記段階（ｌ）における終了処理の完了に応答して、前
記ＭＰＵが再び停止する段階と、を具備することを特徴
とするコンピュータ・システムに用いられる周辺装置の
制御方法である。

【００１８】また、本発明の第５の側面は、コンピュー
タ・システムに装着して用いられ、前記コンピュータ・
システムのアクセス先であるデバイスと、前記コンピュ
ータ・システムとのデータ交換を実現するための第１の
インターフェース回路と、前記デバイスとのデータ交換
を実現するための第２のインターフェース回路と、転送
データを一時格納するためのデータ・バッファと、各部
の動作を統制するためのＭＰＵと、前記ＭＰＵに代行し
て前記第１のインターフェース回路を介したデータ交換
を制御可能な第１のシーケンサ回路と、前記ＭＰＵに代
行して前記第２のインターフェース回路を介したデータ
交換を制御可能な第２のシーケンサ回路と、各部にクロ
ック信号を供給するための発振器とを含む周辺装置の制
御方法において、（ａ）前記第１のインターフェース回
路で前記コンピュータ・システムからデータ読み出しコ
マンドを受け取る段階と、（ｂ）読み出しコマンドの受
理に応答して、前記第１のシーケンサ回路が起動して前
記ＭＰＵに対して起動要求を発行し、その後前記第１の
シーケンサ回路が再び停止する段階と、（ｃ）前記
（ｂ）段階における起動要求に応答して、前記ＭＰＵが
起動して、受理した読み出しコマンドを解釈するととも
に前記第１及び第２のシーケンサ回路夫々のためのパラ
メータを設定して、前記第１及び第２のシーケンサ回路
の双方に起動要求を発行し、その後前記ＭＰＵが再び停
止する段階と、（ｄ）前記ＭＰＵから起動要求を受け取
った時点で、前記データ・バッファがフル（満杯）状態
でなければ、前記第１のシーケンサ回路が再び停止する
段階と、（ｅ）前記第２のシーケンサ回路が前記ＭＰＵ
による設定パラメータに従って前記デバイスに対して読
み出しコマンドを発行する段階と、（ｆ）前記デバイス
に対して読み出しコマンドを発行してから前記デバイス
が読み出しレディ（準備完了）状態に入るまでの間、前
記第２のシーケンサ回路が停止する段階と、（ｇ）前記
デバイスが読み出しレディ（準備完了）状態に入ったこ
とに応答して、前記第２のシーケンサ回路が起動して、
読み出しデータを前記データ・バッファに書き込む段階
と、（ｈ）前記段階（ｇ）において前記デバイスから前
記データ・バッファに書き込まれたデータ中にＥＣＣエ
ラーが発生したことに応答して、前記第２のシーケンサ
回路が前記ＭＰＵに対してその旨を通知し、その後前記
第２のシーケンサ回路が停止する段階と、（ｉ）ＥＣＣ
エラーの通知に応答して、前記ＭＰＵが起動して、前記
データ・バッフア中のエラーの修復を行う段階と、
（ｊ）前記（ｉ）段階においてＥＣＣエラーの修復が完
了したことに応答して、前記ＭＰＵが停止する段階と、
（ｋ）前記（ｉ）段階においてＥＣＣエラーの修復が完
了したことに応答して、前記データ・バッファがフル
（満杯）状態となる段階と、（ｌ）前記（ｋ）段階にお
いて前記データ・バッファがフル（満杯）状態になった
ことに応答して、前記第１のシーケンサ回路が起動し
て、前記ＭＰＵによる設定パラメータに従って前記コン
ピュータ・システムに対して書き込みデータの転送要求
を発行し、その後前記第１のシーケンサ回路が再び停止
する段階と、（ｍ）前記コンピュータ・システムが読み
出しデータの転送を開始したことに応答して、前記第１
のシーケンサ回路が起動して、読み出しデータを前記デ
ータ・バッファから読み出す段階と、（ｎ）前記段階
（ｍ）において前記データ・バッファからの読み出しが
完了したことに応答して、前記第１のシーケンサ回路が
前記ＭＰＵにその旨を通知し、その後前記第１のシーケ
ンサ回路が再び停止する段階と、（ｏ）前記段階（ｎ）
における通知に応答して、前記ＭＰＵが起動して書き込
みコマンドの終了処理を実行する段階と、（ｐ）前記段
階（ｏ）における終了処理の完了に応答して、前記ＭＰ
Ｕが再び停止する段階と、を具備することを特徴とする
コンピュータ・システムに用いられる周辺装置の制御方
法である。

【００１９】また、本発明の第６の側面は、コンピュー
タ・システムに装着して用いられ、前記コンピュータ・
システムのアクセス先であるデバイスと、前記コンピュ
ータ・システムとのデータ交換を実現するための第１の
インターフェース回路と、前記デバイスとのデータ交換
を実現するための第２のインターフェース回路と、転送
データを一時格納するためのデータ・バッファと、各部
の動作を統制するためのＭＰＵと、前記ＭＰＵに代行し
て前記第１のインターフェース回路を介したデータ交換
を制御可能な第１のシーケンサ回路と、前記ＭＰＵに代
行して前記第２のインターフェース回路を介したデータ
交換を制御可能な第２のシーケンサ回路と、各部にクロ
ック信号を供給するための発振器とを含む周辺装置の制
御方法において、（ａ）前記コンピュータ・システムか
らのコマンドの解釈、及びコマンドの終了処理時に、前
記ＭＰＵを起動させる段階と、（ａ）'前記（ａ）以外
の期間では、前記ＭＰＵを停止させる段階と、（ｂ）前
記第１のインターフェース回路が前記コンピュータ・シ
ステムからコマンドを受け取ったとき、前記コンピュー
タ・システムにデータ転送要求を発行するとき、及び前
記データ・バッファと前記コンピュータ・システムの間
でデータ転送を行っているときに、前記第１のシーケン
サ回路を起動させる段階と、（ｂ）'前記（ｂ）以外の
期間では、前記第１のシーケンサ回路を停止させる段階
と、（ｃ）前記デバイスにコマンドを発行するとき、及
び前記デバイスと前記データ・バッファとの間でデータ
転送を行っているときに、前記第２のシーケンサ回路を
起動させる段階と、（ｃ）'前記（ｃ）以外の期間で
は、前記第２のシーケンサ回路を停止させる段階と、を
具備することを特徴とするコンピュータ・システムに用
いられる周辺装置の制御方法である。

【００２０】また、本発明の第７の側面は、コンピュー
タ・システムに装着して用いられる周辺装置において、
（ａ）前記コンピュータ・システムのアクセス先である
デバイスと、（ｂ）各部にクロック信号を供給するため
の発振器と、（ｃ）前記コンピュータ・システムとのデ
ータ交換を実現するための第１のインターフェース回路
と、（ｄ）前記デバイスとのデータ交換を実現するため
の第２のインターフェース回路と、（ｅ）転送データを
一時格納するためのデータ・バッファと、（ｆ）前記コ
ンピュータ・システムが発行したコマンドを解釈すると
ともに、各部の動作を統制するためのＭＰＵと、（ｇ）
前記ＭＰＵが設定したパラメータに従って、前記第１の
インターフェース回路を介したデータ交換を制御する第
１のシーケンサ回路と、（ｈ）前記ＭＰＵが設定したパ
ラメータに従って、前記第２のインターフェース回路を
介したデータ交換を制御する第２のシーケンサ回路と、
を具備することを特徴とするコンピュータ・システムに
用いられる周辺装置である。

【００２１】また、本発明の第８の側面は、コンピュー
タ・システムに装着して用いられる周辺装置において、
（ａ）前記コンピュータ・システムのアクセス先である
デバイスと、（ｂ）各部にクロック信号を供給するため
の発振器と、（ｃ）前記コンピュータ・システムとのデ
ータ交換を実現するための第１のインターフェース回路
と、（ｄ）前記デバイスとのデータ交換を実現するため
の第２のインターフェース回路と、（ｅ）転送データを
一時格納するためのデータ・バッファと、（ｆ）前記コ
ンピュータ・システムが発行したコマンドを解釈すると
ともに、各部の動作を統制するためのＭＰＵと、（ｇ）
前記コンピュータ・システムが発行するコマンドは解釈
不能であり、前記ＭＰＵが設定したパラメータに従っ
て、前記コンピュータ・システムと前記データ・バッフ
ァ間、又は前記データ・バッファと前記デバイス間のデ
ータ交換を制御するシーケンサ回路と、を具備すること
を特徴とするコンピュータ・システムに用いられる周辺
装置である。

【００２２】

【作用】本発明に係るコンピュータ・システムに用いら
れる周辺装置及びその制御方法によれば、コンピュータ
・システムと周辺装置との間でデータ転送（データの書
き込み及び読み出しを含む）を行っている間に、データ
転送動作の状況の遷移に応じて、周辺装置内の各回路を
適宜停止させることができる。

【００２３】例えば消費電力の高いＭＰＵは、コンピュ
ータ・システム（ホスト）側からのコマンド（ホスト・
コマンド）の処理時など必要最低限でしか起動せず、そ
の他の期間中は各シーケンサ回路に制御を委ねて停止す
る。また、第１のシーケンサ回路は、コンピュータ・シ
ステム側にデータを転送するときなど必要最低限でしか
起動せず、デバイスをハードウェア操作するとき（例え
ばデバイスへのデータの書き込み又はデバイスからのデ
ータの読み出し）には、専ら第２のシーケンサ回路に制
御を委ねて停止する。逆に、第２のシーケンサ回路は、
コンピュータ・システム側にデータを転送するときには
専ら第１のシーケンサ回路に制御を委ねて停止する。

【００２４】したがって、本発明によれば、コンピュー
タ・システムからのコマンドを処理する状況に応じて各
部を適宜消費電力を節減することができる、優れた周辺
装置及びその制御方法を提供することができる訳であ
る。

【００２５】本発明のさらに他の目的、特徴や利点は、
後述する本発明の実施例や添付する図面に基づくより詳
細な説明によって明らかになるであろう。

【００２６】

【発明の実施の形態】以下、図面を参照しながら本発明
の実施例を詳解する。

【００２７】Ａ．ハードウェア構成 図１には、本発明を実現するのに適したＰＣカード１０
０のハードウェア構成を模式的に示している。なお、Ｐ
Ｃカードを構成するためには、図１に示した以外の電気
回路や部品等が必要である。但し、これらは当業者には
周知であり、また、本発明の要旨を構成するものではな
いので、本明細書中では省略している。また、ＰＣカー
ド１００を装着可能なコンピュータ・システム（以下、
「ホスト」とも言う）は、現在市販されている一般的な
パーソナル・コンピュータで足り、また、本発明の要旨
を構成しないので、その詳細な構成については言及しな
い。

【００２８】図１において、ＰＣカード１００は、フラ
ッシュ・メモリ・タイプのＰＣカードであり、ＭＰＵ１
０と第１のシーケンサ回路２１と、第２のシーケンサ回
路２２と、ホスト・インターフェース回路３１と、デバ
イスとしてのフラッシュ・メモリ５０と、メモリ・イン
ターフェース回路３２と、データ・バッファ３３と、発
振器（ＯＳＣ）４０を含んだ構成となっている。ＰＣカ
ード１００は、ホスト側のＰＣカード・スロット（図示
しない）に装着されて用いられる。

【００２９】ＭＰＵ１０は、ＰＣカード全体の動作を統
制するためのコントローラ・チップである。例えば、
４．５ＭＨｚ駆動で１インストラクション（命令）を複
数クロック（例えば４クロック）で実行するタイプの１
６ビット・マイクロコンピュータ・チップは、ＭＰＵ１
０として利用可能である。ＭＰＵ１０には、始動時のテ
ストプログラムやハードウェア操作用のコード（マイク
ロコード）等を恒久的に格納したＲＯＭや、自身の作業
エリアとして用いられるＲＡＭ（ＳＲＡＭ）が付設され
ている。

【００３０】ＭＰＵ１０は、ホストがＰＣカード１００
に対して発行するホスト・コマンドを、自身だけで処理
する能力も持っている。但し、ホスト・コマンドはＰＣ
カード１００のハードウェアに依存しない一般的な性格
を持っており、ホスト・コマンドの内容のみに従ってＰ
Ｃカード１００を直接的に駆動することはできない。こ
のため、ＭＰＵ１０は、ＲＯＭ中のマイクロコードに従
ってホスト・コマンドを一旦解釈するようになってい
る。

【００３１】ホスト・インターフェース回路３１は、Ｐ
Ｃカード１００を装着したホストとのインターフェース
・プロトコルを実現するための回路である。ホスト・イ
ンターフェース回路３１は、例えばＰＣＭＣＩＡやＩＤ
Ｅなどの業界標準的な仕様に基づいて設計されており、
回路３１から伸びるバス（ＰＣＭＣＩＡバス）６１はホ
スト内のバス（例えばＩＳＡ（Industry Standard Arch
itecture）バスやＰＣＩバスなど：図示しない）と連絡
している。ホスト・インターフェース回路３１は、ホス
トが発行するコマンド（ホスト・コマンド：ライト・コ
マンドやリード・コマンドを含む）を書き込むための
「コマンド・レジスタ」、転送データを一時格納するた
めの「データ・レジスタ」、アクセス先を書き込むため
の「アドレス・レジスタ」、コマンド処理結果を示すた
めの「ステータス・レジスタ」など、各種レジスタ（図
示しない）を含んでいる。

【００３２】参照番号５０は、ＰＣカード１００のデバ
イスとしてのフラッシュ・メモリである。但し、本発明
を具現するためにはデバイスがフラッシュ・メモリであ
る必要はない。例えば、デバイスがハード・ディスクや
ＦＡＸ／モデムであるようなタイプのＰＣカードであっ
てもよい。要は、ホストからデータが流れ込んでくるタ
イプのＰＣカードであれば、本発明を適用可能なのであ
る。

【００３３】メモリ・インターフェース回路３２は、フ
ラッシュ・メモリ５０とのデータ交換を実現するための
回路であり、フラッシュ・メモリ５０の物理アドレスを
指定するための「アドレス・レジスタ」、転送データを
一時格納するための「データ・レジスタ」、フラッシュ
・メモリ５０への書き込み／読み出し処理の結果を示す
ための「ステータス・レジスタ」など、各種レジスタ
（図示しない）を含んでいる。メモリ・インターフェー
ス回路３２とフラッシュ・メモリ５０との間は、８×２
ビット（＝１６）幅のＩ／Ｏバスや制御信号線を含むメ
モリ・バス６２によって連結されている。

【００３４】データ・バッファ３３は、ホストとＰＣカ
ード１００間のデータ転送速度の相違を吸収するために
設けられたもので、データ書き込み時におけるホストか
らの書き込み転送データや、データ読み出し時における
フラッシュ・メモリ５０からの読み出しデータを一時格
納するようになっている。例えばＰＣカード１００がＨ
ＤＤ内蔵カードやＨＤＤをエミュレートしたタイプのフ
ラッシュ・メモリ・カードの場合、データ・バッファ３
３のサイズは最低１セクタ（＝２５６ワード＝５１２バ
イト）だけ必要である（厳密には、転送データ分の５１
２バイトの他に、ヘッダ用の６バイトとＥＣＣ用の１０
バイトも必要）。データ・バッファ３３は、各１６ビッ
ト幅のデータ・バス６３及び６４によってホスト・イン
ターフェース回路３１及びメモリ・インターフェース回
路３２の各々と連結している。

【００３５】第１のシーケンサ回路２１は、ホストとデ
ータ・バッファ３３間でのデータ転送動作（データ・バ
ッファ３３への書き込み及び読み出しを含む）を、ＭＰ
Ｕ１０に代行して制御するための専用回路である。ま
た、第２のシーケンサ回路２２は、フラッシュ・メモリ
５０とデータ・バッファ３３間でのデータ転送動作（デ
ータ・バッファ３３への書き込み及び読み出しを含む）
を、ＭＰＵ１０に代行して制御するための専用回路であ
る。ＭＰＵ１０は、本来第１及び第２のシーケンサ回路
２１，２２が実現する機能を原初的に備えているが、特
定の処理をこれらシーケンサ回路２１，２２に委ねたの
は以下の理由に依拠する。すなわち、 （１）ＭＰＵ１０は、汎用性確保等のため１命令（イン
ストラクション）を例えば４クロックで実行するように
デザインされている。このため、自身の周辺回路よりも
高速に動作する必要がある。例えば、ＰＣＭＣＩＡバス
６１が１０ＭＨｚ駆動のＩＳＡバスと直結している場
合、ＩＳＡバス経由で受け取った転送データを遅滞なく
処理するためには、ＭＰＵ１０は約４倍の４０ＭＨｚで
駆動する必要がある。しかしながら、ゲート規模の大き
なＭＰＵ１０を高速駆動することはＭＰＵチップのコス
トや消費電力の問題のため限界がある。本実施例のＭＰ
Ｕ１０は４．５ＭＨｚ駆動であり、処理速度上の制約が
ある。 （２）これに対し、第１及び第２のシーケンサ回路２
１，２２は、ホスト／フラッシュ・メモリ５０とデータ
・バッファ３３間のデータ転送など、ごく限られた機能
に特化することによって、１インストラクションを１ク
ロックで実行するようにデザインすることができる。ま
た、機能を特化することによって、少ゲート規模に抑え
ることもできる。したがって、これら小規模なシーケン
サ回路２１，２２を高速駆動しても、その消費電力はＭ
ＰＵ１０程は増大しないので、ホストやカード自身への
負担は少ない。 （３）ホストがＰＣカード１００に対して発行するホス
ト・コマンドは、ＰＣカード１００のハードウェアに依
存しない一般的な性格を持っている。このため、ハード
ウェアに特化してデザインされた第１のシーケンサ回路
２１や第２のシーケンサ回路２２は、ホスト・コマンド
を自ら解釈する能力を持たず、それ自身単独でホスト・
コマンドを実行することはできない。一方、ＭＰＵ１０
は、ホスト・コマンドを解釈しこれを実行する能力を備
えているが、上述のように処理速度や消費電力の点で問
題がある。

【００３６】本実施例では、ＭＰＵ１０と各シーケンサ
回路２１，２２は、以下のように連携して動作するよう
になっている。すなわち、 （i）ＭＰＵ１０は、ホスト・コマンドを解釈するとと
もに、各シーケンサ回路２１，２２に対してホスト・コ
マンド実現のためのパラメータ（転送開始アドレスや転
送ワード数など：ＭＰＵの「マイクロ・コード」に対し
て「ナノ・コード」と呼んでもよい）を設定する。 （ii）各シーケンサ回路２１，２２は、ＭＰＵ１０によ
って設定されたパラメータに従って、夫々データ転送作
業を行う。

【００３７】ＭＰＵ１０と第１，第２のシーケンサ回路
２１，２２とは、夫々バス６５及び６６によって連結さ
れている。また、第１のシーケンサ回路２１と第２のシ
ーケンサ回路２２とは、バス６７によって連結されてい
る。また、第１のシーケンサ回路２１はバス６８を用い
てホスト〜データ・バッファ３３間のデータ転送を制御
し、第２のシーケンサ回路２２はバス６９を用いてフラ
ッシュ・メモリ５０〜データ・バッファ３３間のデータ
転送を制御するようになっている。なお、図面上では、
各シーケンサ回路２１，２２は別個の独立した機能ブロ
ックとして表現されているが、単一のＬＳＩチップ内に
実装された機能モジュール同士てあってもよい。

【００３８】発振器（ＯＳＣ）４０は、ＭＰＵ１０や第
１、第２のシーケンサ回路２１，２２に対して、駆動用
のクロック信号を供給するためのものである。本実施例
のＯＳＣ４０は、自身の基本周波数１８ＭＨｚのクロッ
ク信号を分周して、各回路チップの駆動に適合した周波
数の各クロック信号ＣＬＫ０，ＣＬＫ１，ＣＬＫ３を出
力するようになっている。また、ＯＳＣ４０は、ＭＰＵ
１０や第１、第２のシーケンサ回路２１，２２から受け
取ったＷＡＫＥ信号に従って、各クロック信号ＣＬＫ
０，ＣＬＫ１，ＣＬＫ２の出力を付勢し又は減勢するよ
うにデザインされている。

【００３９】ＭＰＵ１０や第１のシーケンサ回路２１、
第２のシーケンサ回路２２の各々は、自身の作業を完了
すると、その都度ＷＡＫＥ信号を発して自身へのクロッ
ク信号の供給を遮断し、自身の駆動を停止するようにな
っている。また、ＭＰＵ１０や第１のシーケンサ回路２
１、第２のシーケンサ回路２２の各々は、自身に対する
起動要求を受け取ることによってＷＡＫＥ信号を発して
自身へのクロックの供給を再開させ、起動を開始するよ
うになっている。この結果、ＰＣカード１００内では、
下表１に示すように８通りの駆動状態が存在することに
なる。

【００４０】

【表１】

【００４１】ステート＃０はＭＰＵ１０、シーケンサ回
路２１，２２のいずれもが停止した状態である。また、
ステート＃１は、シーケンサ回路２２のみがアクティブ
な状態である。また、ステート＃２は、シーケンサ回路
２１のみがアクティブな状態である。また、ステート＃
３は、シーケンサ回路２１，２２のみがアクティブな状
態である。また、ステート＃４は、ＭＰＵ１０のみがア
クティブな状態である。また、ステート＃５は、ＭＰＵ
１０とシーケンサ回路２２のみがアクティブな状態であ
る。また、ステート＃６は、ＭＰＵ１０とシーケンサ回
路２１のみがアクティブな状態である。また、ステート
＃７は、ＭＰＵ１０及びシーケンサ回路２１，２２のい
ずれもがアクティブな状態である。

【００４２】ＭＰＵ１０や第１のシーケンサ回路２１、
第２のシーケンサ回路２２の起動／停止に関連するオペ
レーションについては、次項Ｂで詳解する。

【００４３】Ｂ．ＰＣカードのロー・パワー・オペレー
ション 前項では本発明を具現するＰＣカード１００のハードウ
ェア構成を説明してきた。本項では、このＰＣカード１
００の動作とともに本発明の作用について説明すること
にする。

【００４４】Ｂ−１．ＰＣカードへの書き込みアクセス
時：図２には、ＰＣカード１００に対するデータ書き込
みコマンドが発行されたときに実行される、ＰＣカード
１００内部の動作特性を、各部の駆動状態とともに表し
ている。同図において、上下方向は時間の経過を意味し
ている。

【００４５】まず最初の局面（フェーズ１）では、ＭＰ
Ｕ１０と、第１及び第２のシーケンサ回路２１，２２
は、いずれも供給クロックを遮断した停止状態（ステー
ト＃０）で、ホストがコマンドを発行するのを待機して
いる。

【００４６】次の局面（フェーズ２）では、ホストから
ＰＣカード１００に対してライト・コマンドが発行さ
れ、その内容がホスト・インターフェース回路３１のレ
ジスタに書き込まれる。ホスト・インターフェース回路
３１の直近に位置付けられた第１のシーケンサ回路２１
は、ホスト・インターフェース回路３１のレジスタの内
容の変動に応答して起動する（ステート＃２）ととも
に、ＭＰＵ１０に対して起動要求を発行する。

【００４７】次の局面（フェーズ３）では、ＭＰＵ１０
は、自身へのクロック供給を再開して起動し（ステート
＃６）、ホスト・インターフェース回路３１のレジスタ
に書き込まれたホスト・コマンドを解釈して、第１及び
第２のシーケンサ回路２１，２２にパラメータ（例えば
転送開始アドレスや転送ワード数などのナノ・コード）
を設定する。また、作業を終えた第１のシーケンサ回路
２１は、程なく自身への供給クロックを遮断して再び停
止する（ステート＃４）。

【００４８】次の局面（フェーズ４）では、ＭＰＵ１０
は、データ転送作業を委ねるべく、第１及び第２のシー
ケンサ回路２１，２２に起動要求を発行して、これらを
起動させる（ステート＃７）。ＭＰＵ１０は、その後、
程なく自身への供給クロックを遮断して再び停止する。
一方、再起動した第１のシーケンサ回路２１は、ＭＰＵ
１０により設定されたパラメータ（ナノ・コード）に従
って、ホストに対してデータの転送（ライト）要求を発
行して、ホストがレディ状態になるまで再び停止する。
また、第２のシーケンサ回路２２は、ＭＰＵ１０により
設定されたパラメータ（ナノ・コード）に従って、フラ
ッシュ・メモリ５０に対してライト・コマンド（但し、
ホスト・コマンドの「ライト・コマンド」とは相違す
る）を送付する。フラッシュ・メモリ５０は、ライト・
コマンドを受理してレディ（準備完了）状態となる。第
２のシーケンサ回路２２は、フラッシュ・メモリ５０か
らのレディ応答によって、フラッシュ・メモリ５０への
データ転送が可能になる（ステート＃１）。

【００４９】次の局面（フェーズ５）では、ホストがレ
ディ状態になったことに応答して、第１のシーケンサ回
路２１は再起動して、ライト・データのデータ・バッフ
ァ３３への書き込みを開始する。また、この時点では、
データ・バッファ３３が未だフル（満杯）状態になって
おらず、フラッシュ・メモリ５０にライト・データを転
送できないので、第２のシーケンサ回路２２は取り敢え
ず停止する（ステート＃２）。

【００５０】次の局面（フェーズ６）では、ホストから
のライト・データの転送が終了し、データ・バッファ３
３がフル（満杯状態）になると、第１のシーケンサ回路
２１は第２のシーケンサ回路２２に対して起動要求を発
行する。これに応答して、今度は、第２のシーケンサ回
路２２がデータ・バッファ３３の内容を読み出して、フ
ラッシュ・メモリ５０に転送する（ステート＃３）。

【００５１】次の局面（フェーズ７）では、データ・バ
ッファ３３へのデータ書き込み作業を終えた第１のシー
ケンサ回路２１は、再び停止する（ステート＃１）。ま
た、第２のシーケンサ回路２２は、データ・バッファ３
３からフラッシュ・メモリ５０へのデータ転送を終了す
ると、フラッシュ・メモリ５０のステータスを読み、デ
ータの書き込み作業が成功裡に終わったことを確認す
る。

【００５２】次の局面（フェーズ８）では、第２のシー
ケンサ回路２２がＭＰＵ１０に対して、データの書き込
み作業が終了したことを通知する。この通知に応答して
ＭＰＵ１０は再び起動して（ステート＃５）、ホストと
の間で終了処理（例えばホストとのハンドシェーキン
グ）を行う。

【００５３】次の局面（フェーズ９）では、ＭＰＵ１０
への通知を行った第２のシーケンサ２２は再び停止し、
終了処理を実行中のＭＰＵ１０のみがアクティブとなる
（ステート＃４）。

【００５４】次いで、ＭＰＵ１０が終了処理を終える
と、全てが停止した状態（ステート＃０）すなわちフェ
ーズ１に復帰して、次のホスト・コマンド発行を待機す
る。

【００５５】Ｂ−２．ＰＣカードからの読み出しアクセ
ス時：図３には、ＰＣカード１００に対するデータ読み
出しコマンドが発行されたときに実行される、ＰＣカー
ド１００内部の動作特性を、各部の駆動状態とともに表
している。同図において、上下方向は時間の経過を意味
している。

【００５６】まず最初の局面（フェーズ２１）では、Ｍ
ＰＵ１０と、第１及び第２のシーケンサ回路２１，２２
は、いずれも供給クロックを遮断した停止状態（ステー
ト＃０）で、ホストがコマンドを発行するのを待機して
いる。

【００５７】次の局面（フェーズ２２）では、ホストか
らＰＣカード１００に対してライト・コマンドが発行さ
れ、その内容がホスト・インターフェース回路３１のレ
ジスタに書き込まれる。ホスト・インターフェース回路
３１の直近に位置付けられた第１のシーケンサ回路２１
は、ホスト・インターフェース回路３１のレジスタの内
容の変動に応答して起動する（ステート＃２）ととも
に、ＭＰＵ１０に対して起動要求を発行する。

【００５８】次の局面（フェーズ２３）では、ＭＰＵ１
０は、自身へのクロック供給を再開して起動し（ステー
ト＃６）、ホスト・インターフェース回路３１のレジス
タに書き込まれたホスト・コマンドを解釈して、第１及
び第２のシーケンサ回路２１，２２にパラメータ（例え
ば転送開始アドレスや転送ワード数などのナノ・コー
ド）を設定する。また、作業を終えた第１のシーケンサ
回路２１は、程なく自身への供給クロックを遮断して再
び停止する（ステート＃４）。

【００５９】次の局面（フェーズ２４）では、ＭＰＵ１
０は、データ転送作業を委ねるべく、第１及び第２のシ
ーケンサ回路２１，２２に起動要求を発行して、これら
を起動させる（ステート＃７）。ＭＰＵ１０は、その
後、程なく自身への供給クロックを遮断して再び停止す
る。一方、第２のシーケンサ回路２２は、ＭＰＵ１０に
より設定されたパラメータ（ナノ・コード）に従って、
フラッシュ・メモリ５０に対してリード・コマンド（但
し、ホスト・コマンドの「リード・コマンド」とは相違
する）を送付して、フラッシュ・メモリ５０がレディ
（準備完了）状態となるまで待つ。また、この時点では
データ・バッファ３３が未だフル（満杯）状態ではな
く、ホストにリード・データを転送できないので、第１
のシーケンサ回路２１は再び停止して待機する（ステー
ト＃１）。

【００６０】次の局面（フェーズ２５）では、フラッシ
ュ・メモリ５０がライト・コマンドを受理してレディ
（準備完了）状態となるまではフラッシュ・メモリ５０
からのデータ読み出しを行えないので、第２のシーケン
サ回路２２も一旦停止する（ステート＃０）。そして、
フラッシュ・メモリ５０のレディ（準備完了）になる
と、これに応答して第２のシーケンサ回路２２は再び起
動して、フラッシュ・メモリ５０からのリード・データ
をデータ・バッファ３３に書き込む。

【００６１】次の局面（フェーズ２６）では、フラッシ
ュ・メモリ５０からのリード・データの転送が終了し、
データ・バッファ３３がフル（満杯）状態になると、第
２のシーケンサ回路２２は、第１のシーケンサ回路２１
に対して起動要求を発行する（ステート＃３）。この時
点ではホストへのリード・データの転送が可能なので、
第１のシーケンサ回路２１は、ＭＰＵ１０によって設定
されたパラメータ（ナノ・コード）に従って、ホストに
対してリード・データの転送（リード）要求を発行し
て、ホストがレディ状態になるまで停止して待機する。
また、第２のシーケンサ回路２２は、データ・バッファ
３３にデータ転送後はすることがなくなるので、停止す
る（ステート＃０）。

【００６２】次の局面（フェース２７）では、ホストが
レディ状態になったことに応答して、第１のシーケンサ
回路２１は再び起動して（ステート＃２）、データ・バ
ッファ３３からホストへのデータ転送（リード）を開始
する。

【００６３】次の局面（フェーズ２８）では、データ・
バッファ３３からのデータ読み出し作業を終えた第１の
シーケンサ回路２１は、ＭＰＵ１０にその旨を通知す
る。また、ＭＰＵ１０は、データ転送終了通知に応答し
て、再び起動して（ステート＃６）、ホストとの間で終
了処理（例えばホストとのハンドシェーキング）を行
う。

【００６４】次の局面（フェーズ２９）では、自身の作
業を終えた第１のシーケンサ回路２１が停止して、終了
処理を行っているＭＰＵ１０のみがアクティブとなる
（ステート＃４）。

【００６５】次いで、ＭＰＵ１０が終了処理を終える
と、全てが停止した状態（ステート＃０）すなわちフェ
ーズ２１に復帰して、次のホスト・コマンド発行を待機
する。

【００６６】Ｂ−３．ＰＣカードから読み出したデータ
がＥＣＣエラーを起こした時：図４には、読み出しデー
タがＥＣＣエラーを発生したときに実行される、ＰＣカ
ード１００内部の動作特性を、各部の駆動状態とともに
表している。同図において、上下方向は時間の経過を意
味している。

【００６７】まず最初の局面（フェーズ４１）では、Ｍ
ＰＵ１０と、第１及び第２のシーケンサ回路２１，２２
は、いずれも供給クロックを遮断した停止状態（ステー
ト＃０）で、ホストがコマンドを発行するのを待機して
いる。

【００６８】次の局面（フェーズ４２）では、ホストか
らＰＣカード１００に対してリード・コマンドが発行さ
れ、その内容がホスト・インターフェース回路３１のレ
ジスタに書き込まれる。ホスト・インターフェース回路
３１の直近に位置付けられた第１のシーケンサ回路２１
は、ホスト・インターフェース回路３１のレジスタの内
容の変動に応答して起動する（ステート＃２）ととも
に、ＭＰＵ１０に対して起動要求を発行する。

【００６９】次の局面（フェーズ４３）では、ＭＰＵ１
０は、自身へのクロック供給を再開して起動し（ステー
ト＃６）、ホスト・インターフェース回路３１のレジス
タに書き込まれたホスト・コマンドを解釈して、第１及
び第２のシーケンサ回路２１，２２にパラメータ（例え
ば転送開始アドレスや転送ワード数などのナノ・コー
ド）を設定する。また、作業を終えた第１のシーケンサ
回路２１は、程なく自身への供給クロックを遮断して再
び停止する（ステート＃４）。

【００７０】次の局面（フェーズ４４）では、ＭＰＵ１
０は、データ転送作業を委ねるべく、第１及び第２のシ
ーケンサ回路２１，２２に起動要求を発行して、起動さ
せる（ステート＃７）。ＭＰＵ１０は、その後、程なく
自身への供給クロックを遮断して再び停止する。また、
第２のシーケンサ回路２２は、ＭＰＵ１０により設定さ
れたパラメータ（ナノ・コード）に従って、フラッシュ
・メモリ５０に対してリード・コマンド（但し、ホスト
・コマンドの「リード・コマンド」とは相違する）を送
付して、フラッシュ・メモリ５０がレディ（準備完了）
状態となるまで待つ。また、この時点ではデータ・バッ
ファ３３が未だフル（満杯）状態ではなく、ホストにリ
ード・データを転送できないので、第１のシーケンサ回
路２１は再び停止して待機する（ステート＃１）。

【００７１】次の局面（フェーズ４５）では、フラッシ
ュ・メモリ５０がリード・コマンドを受理してレディ
（準備完了）状態となるまではフラッシュ・メモリ５０
からのデータ読み出しを行えないので、第２のシーケン
サ回路２２も一旦停止する（ステート＃０）。そして、
フラッシュ・メモリ５０のレディ（準備完了）になる
と、これに応答して第２のシーケンサ回路２２は再び起
動して、フラッシュ・メモリ５０からのリード・データ
をデータ・バッファ３３に書き込む。

【００７２】ここで、第２のシーケンサ回路２２が、デ
ータ・バッファ３３に書き込まれたリード・データの中
にＥＣＣ（Error Check and Correction）エラーを検出
したとする（フェーズ４６）。

【００７３】本実施例の第２のシーケンサ回路２２は、
特定機能に限定してデザインされたＬＳＩであり、ＥＣ
Ｃエラーを訂正するための機能を装備していない。そこ
で、次の局面（フェーズ４７）では、第２のシーケンサ
回路２２は、エラー訂正作業を委ねるべく、ＭＰＵ１０
にＥＣＣエラーが発生した旨を通知する。ＭＰＵ１０
は、この通知に応答して再び起動して（ステート＃
５）、エラー訂正作業を行い、訂正データをデータ・バ
ッファ３３に書き込む。また、ＭＰＵ１０に作業を委ね
た第２のシーケンサ回路２２は、程なく停止する（ステ
ート＃４）。

【００７４】次の局面（フェーズ４８）では、エラー訂
正作業を終了したＭＰＵ１０が、第２のシーケンサ回路
２２に起動要求を発行する。そして、ＭＰＵ１０による
訂正データの書き込みによってデータ・バッファ３３は
フル（満杯）状態になっているので、第２のシーケンサ
回路２２は、第１のシーケンサ回路２１に対して起動要
求を発行する（ステート＃７）。この時点ではホストへ
のリード・データの転送が可能なので、第１のシーケン
サ回路２１は、ＭＰＵ１０によって設定されたパラメー
タ（ナノ・コード）に従って、ホストに対してリード・
データの転送（リード）要求を発行して、ホストがレデ
ィ状態になるまで停止して待機する。また、第２のシー
ケンサ回路２２とＭＰＵ１０もすることがないので、と
もに停止する（ステート＃０）。

【００７５】次の局面（フェーズ４９）では、ホストが
レディ状態になったことに応答して、第１のシーケンサ
回路２１は再び起動して（ステート＃２）、データ・バ
ッファ３３からホストへのデータ転送（リード）を開始
する。

【００７６】次の局面（フェーズ５０）では、データ・
バッファ３３からのデータ読み出し作業を終えた第１の
シーケンサ回路２１は、ＭＰＵ１０にその旨を通知す
る。また、ＭＰＵ１０は、データ転送終了通知に応答し
て、再び起動して（ステート＃６）、ホストとの間で終
了処理（例えばホストとのハンドシェーキング）を行
う。

【００７７】次の局面（フェーズ５１）では、自身の作
業を終えた第１のシーケンサ回路２１が停止して、終了
処理を行っているＭＰＵ１０のみがアクティブとなる
（ステート＃４）。

【００７８】次いで、ＭＰＵ１０が終了処理を終える
と、全てが停止した状態（ステート＃０）すなわちフェ
ーズ４１に復帰して、次のホスト・コマンド発行を待機
する。

【００７９】Ｃ．追補 以上、特定の実施例を参照しながら、本発明について詳
解してきた。しかしながら、本発明の要旨を逸脱しない
範囲で当業者が該実施例の修正や代用を成し得ることは
自明である。例えば本発明で言う周辺機器はＰＣＭＣＩ
Ａ／ＪＥＩＤＡタイプのＰＣカードに限定されず、他の
規格（例えばＩＤＥやＳＣＳＩなど）に基づく周辺機器
であってもよい。また、ＰＣカードは、フラッシュ・メ
モリ・カードに限定されず、他のタイプのＰＣカード
（例えば、メモリ（ＲＡＭ）・カードやＦＡＸ／モデム
・カード、ＨＤＤカードなど）であっても同様に適用可
能である。要するに、例示という形態で本発明を開示し
てきたのであり、限定的に解釈されるべきではない。本
発明の要旨を判断するためには、冒頭に記載した特許請
求の範囲の欄を参酌すべきである。

【００８０】

【発明の効果】以上詳記したように、本発明によれば、
ＭＰＵを内蔵するタイプのＰＣカード等の周辺機器であ
って、コンピュータ・システムからのコマンドを処理す
る状況の遷移に応じて適宜消費電力を節減することがで
きる、優れた周辺装置及びその制御方法を提供すること
ができる。

【図面の簡単な説明】

【図１】図１は、本発明を実現するのに適したＰＣカー
ド１００のハードウェア構成を模式的に示した図であ
る。

【図２】図２は、ＰＣカード１００に対するデータ書き
込みコマンドが発行されたときに実行される、ＰＣカー
ド１００内部の動作特性を、各部の駆動状態とともに表
した図である。

【図３】図３は、ＰＣカード１００に対するデータ読み
出しコマンドが発行されたときに実行される、ＰＣカー
ド１００内部の動作特性を、各部の駆動状態とともに表
した図である。

【図４】図４は、読み出しデータがＥＣＣエラーを発生
したときに実行される、ＰＣカード１００内部の動作特
性を、各部の駆動状態とともに表した図である。

【図５】図５は、ノートブック・コンピュータにＰＣカ
ードを装着する様子を示した図である。

【符号の説明】

１０…ＭＰＵ、２１…第１のシーケンサ回路、２２…第
２のシーケンサ回路、３１…ホスト・インターフェース
回路、３２…メモリ・インターフェース回路、３３…デ
ータ・バッファ、４０…発振器（ＯＳＣ）、５０…フラ
ッシュ・メモリ５０、１００…ＰＣカード。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 軽 部 智 神奈川県大和市下鶴間1623番地14 日本 アイ・ビー・エム株式会社 大和事業所 内 (56)参考文献 特開 平６−208534（ＪＰ，Ａ) 特開 平７−295695（ＪＰ，Ａ) 特開 平６−222862（ＪＰ，Ａ) 実開 平５−66756（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 13/12 G06F 1/04 G06F 1/32

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】コンピュータ・システムに装着して用いら
   れる周辺装置において、 （ａ）前記コンピュータ・システムのアクセス先である
   デバイスと、 （ｂ）各部からのクロック制御信号に応じて各部へのク
   ロック信号の供給を開始又は遮断して、各部の動作を起
   動又は停止するための発振器と、 （ｃ）前記コンピュータ・システムとのデータ交換を実
   現するための第１のインターフェース回路と、 （ｄ）前記デバイスとのデータ交換を実現するための第
   ２のインターフェース回路と、 （ｅ）転送データを一時格納するためのデータ・バッフ
   ァと、 （ｆ）各部の動作を統制するためのＭＰＵであって、
   （ｆ１）各部に起動要求を発行し、（ｆ２）各部からの
   起動要求に応じて起動し、（ｆ３）前記コンピュータ・
   システムから受け取ったコマンドを処理してパラメータ
   を設定し、（ｆ４）データ転送終了の通知に応答して終
   了処理を行い、（ｆ５）自身の前記各動作（ｆ１）乃至
   （ｆ４）が夫々完了する度に再び動作を停止する、ＭＰ
   Ｕと、 （ｇ）前記第１のインターフェース回路を介したデータ
   交換を制御可能な第１のシーケンサ回路であって、（ｇ
   １）前記第１のインターフェース回路で前記コンピュー
   タ・システムからコマンドを受け取ったことに応答して
   自身が起動するとともに前記ＭＰＵに起動要求を発行
   し、（ｇ２）前記ＭＰＵからの起動要求に応じて起動
   し、（ｇ３）前記ＭＰＵが設定したパラメータに従って
   前記コンピュータ・システムに対してデータ転送要求を
   発行し、（ｇ４）前記コンピュータ・システムがデータ
   転送を開始したことに応答して起動して、前記データ・
   バッファへの転送データの書き込み又は読み出しを行
   い、（ｇ５）前記データ・バッファからの転送データの
   読み出しの完了をＭＰＵに通知し、（ｇ６）自身の前記
   各動作（ｇ１）乃至（ｇ５）が夫々完了する度に再び動
   作を停止する、第１のシーケンサ回路と、 （ｈ）前記第２のインターフェース回路を介したデータ
   交換を制御可能な第２のシーケンサ回路であって、（ｈ
   １）前記ＭＰＵからの起動要求に応じて起動し、（ｈ
   ２）前記ＭＰＵが設定したパラメータに従って、前記デ
   バイスに対してデータ転送要求を発行し、（ｈ３）前記
   デバイスがデータ転送を開始したことに応答して起動し
   て、前記データ・バッファへの転送データの書き込み又
   は読み出しを行い、（ｈ４）前記データ・バッファから
   の転送データの読み出しの完了をＭＰＵに通知し、（ｈ
   ５）自身の前記各動作（ｈ１）乃至（ｈ４）が夫々完了
   する度に再び動作を停止する、第２のシーケンサ回路
   と、 を具備することを特徴とするコンピュータ・システムに
   用いられる周辺装置。
2. 【請求項２】コンピュータ・システムに装着して用いら
   れ、前記コンピュータ・システムのアクセス先であるデ
   バイスと、前記コンピュータ・システムとのデータ交換
   を実現するための第１のインターフェース回路と、前記
   デバイスとのデータ交換を実現するための第２のインタ
   ーフェース回路と、転送データを一時格納するためのデ
   ータ・バッファと、各部の動作を統制するためのＭＰＵ
   と、前記ＭＰＵに代行して前記第１のインターフェース
   回路を介したデータ交換を制御可能な第１のシーケンサ
   回路と、前記ＭＰＵに代行して前記第２のインターフェ
   ース回路を介したデータ交換を制御可能な第２のシーケ
   ンサ回路と、各部からのクロック制御信号に応じて各部
   へのクロック信号の供給を開始又は遮断して各部の動作
   を起動又は停止するための発振器とを含む周辺装置の制
   御方法において、 （ａ）前記第１のインターフェース回路で前記コンピュ
   ータ・システムからデータ書き込みコマンドを受け取る
   段階と、 （ｂ）書き込みコマンドの受理に応答して、前記第１の
   シーケンサ回路が起動して前記ＭＰＵに対して起動要求
   を発行し、その後前記第１のシーケンサ回路が再び停止
   する段階と、 （ｃ）前記（ｂ）段階における起動要求に応答して、前
   記ＭＰＵが起動して、受理した書き込みコマンドを解釈
   するとともに前記第１及び第２のシーケンサ回路夫々の
   ためのパラメータを設定して、前記第１及び第２のシー
   ケンサ回路の双方に起動要求を発行し、その後前記ＭＰ
   Ｕが再び停止する段階と、 （ｄ）前記第１のシーケンサ回路が前記ＭＰＵによる設
   定パラメータに従って前記コンピュータ・システムに対
   して書き込みデータの転送要求を発行し、その後前記第
   １のシーケンサ回路が再び停止する段階と、 （ｅ）前記第２のシーケンサ回路が前記ＭＰＵによる設
   定パラメータに従って前記デバイスに対して書き込みコ
   マンドを発行する段階と、 （ｆ）前記コンピュータ・システムが書き込みデータの
   転送を開始したことに応答して、前記第１のシーケンサ
   回路が起動して、書き込みデータを前記データ・バッフ
   ァに書き込む段階と、 （ｇ）前記デバイスが書き込みレディ（準備完了）状態
   に入った時点で、前記データ・バッファがフル（満杯）
   状態でなければ、前記第２のシーケンサ回路が再び停止
   する段階と、 （ｈ）前記段階（ｆ）において前記データ・バッファが
   フル（満杯）状態になったことに応答して、前記第１の
   シーケンサ回路が再び停止する段階と、 （ｉ）前記データ・バッファがフル（満杯）状態になっ
   たこと及び前記デバイスが書き込みレディ（準備完了）
   状態に入ったことに応答して、前記第２のシーケンサ回
   路が起動して、前記データ・バッファの内容を前記デバ
   イスに書き込む段階と、 （ｊ）前記段階（ｉ）において前記データ・バッファの
   内容の書き込みが完了したことに応答して、前記第２の
   シーケンサ回路が前記ＭＰＵにその旨を通知し、その後
   前記第２のシーケンサ回路が再び停止する段階と、 （ｋ）前記段階（ｊ）における通知に応答して、前記Ｍ
   ＰＵが起動して書き込みコマンドの終了処理を実行する
   段階と、 （ｌ）前記段階（ｋ）における終了処理の完了に応答し
   て、前記ＭＰＵが再び停止する段階と、 を具備することを特徴とするコンピュータ・システムに
   用いられる周辺装置の制御方法。
3. 【請求項３】コンピュータ・システムに装着して用いら
   れ、前記コンピュータ・システムのアクセス先であるデ
   バイスと、前記コンピュータ・システムとのデータ交換
   を実現するための第１のインターフェース回路と、前記
   デバイスとのデータ交換を実現するための第２のインタ
   ーフェース回路と、転送データを一時格納するためのデ
   ータ・バッファと、各部の動作を統制するためのＭＰＵ
   と、前記ＭＰＵに代行して前記第１のインターフェース
   回路を介したデータ交換を制御可能な第１のシーケンサ
   回路と、前記ＭＰＵに代行して前記第２のインターフェ
   ース回路を介したデータ交換を制御可能な第２のシーケ
   ンサ回路と、各部からのクロック制御信号に応じて各部
   へのクロック信号の供給を開始又は遮断して各部の動作
   を起動又は停止するための発振器とを含む周辺装置の制
   御方法において、 （ａ）前記第１のインターフェース回路で前記コンピュ
   ータ・システムからデータ読み出しコマンドを受け取る
   段階と、 （ｂ）読み出しコマンドの受理に応答して、前記第１の
   シーケンサ回路が起動して前記ＭＰＵに対して起動要求
   を発行し、その後前記第１のシーケンサ回路が再び停止
   する段階と、 （ｃ）前記（ｂ）段階における起動要求に応答して、前
   記ＭＰＵが起動して、受理した読み出しコマンドを解釈
   するとともに前記第１及び第２のシーケンサ回路夫々の
   ためのパラメータを設定して、前記第１及び第２のシー
   ケンサ回路の双方に起動要求を発行し、その後前記ＭＰ
   Ｕが再び停止する段階と、 （ｄ）前記ＭＰＵから起動要求を受け取った時点で、前
   記データ・バッファがフル（満杯）状態でなければ、前
   記第１のシーケンサ回路が再び停止する段階と、 （ｅ）前記第２のシーケンサ回路が前記ＭＰＵによる設
   定パラメータに従って前記デバイスに対して読み出しコ
   マンドを発行する段階と、 （ｆ）前記デバイスに対して読み出しコマンドを発行し
   てから前記デバイスが読み出しレディ（準備完了）状態
   に入るまでの間、前記第２のシーケンサ回路が停止する
   段階と、 （ｇ）前記デバイスが読み出しレディ（準備完了）状態
   に入ったことに応答して、前記第２のシーケンサ回路が
   起動して、読み出しデータを前記データ・バッファに書
   き込む段階と、 （ｈ）前記段階（ｇ）において前記データ・バッファが
   フル（満杯）状態になったことに応答して、前記第２の
   シーケンサが停止する段階と、 （ｉ）前記段階（ｇ）において前記データ・バッファが
   フル（満杯）状態になったことに応答して、前記第１の
   シーケンサ回路が起動して、前記ＭＰＵによる設定パラ
   メータに従って前記コンピュータ・システムに対して書
   き込みデータの転送要求を発行し、その後前記第１のシ
   ーケンサ回路が再び停止する段階と、 （ｊ）前記コンピュータ・システムが読み出しデータの
   転送を開始したことに応答して、前記第１のシーケンサ
   回路が起動して、読み出しデータを前記データ・バッフ
   ァから読み出す段階と、 （ｋ）前記段階（ｊ）において前記データ・バッファか
   らの読み出しが完了したことに応答して、前記第１のシ
   ーケンサ回路が前記ＭＰＵにその旨を通知し、その後前
   記第１のシーケンサ回路が再び停止する段階と、 （ｌ）前記段階（ｋ）における通知に応答して、前記Ｍ
   ＰＵが起動して書き込みコマンドの終了処理を実行する
   段階と、 （ｍ）前記段階（ｌ）における終了処理の完了に応答し
   て、前記ＭＰＵが再び停止する段階と、 を具備することを特徴とするコンピュータ・システムに
   用いられる周辺装置の制御方法。
4. 【請求項４】コンピュータ・システムに装着して用いら
   れ、前記コンピュータ・システムのアクセス先であるデ
   バイスと、前記コンピュータ・システムとのデータ交換
   を実現するための第１のインターフェース回路と、前記
   デバイスとのデータ交換を実現するための第２のインタ
   ーフェース回路と、転送データを一時格納するためのデ
   ータ・バッファと、各部の動作を統制するためのＭＰＵ
   と、前記ＭＰＵに代行して前記第１のインターフェース
   回路を介したデータ交換を制御可能な第１のシーケンサ
   回路と、前記ＭＰＵに代行して前記第２のインターフェ
   ース回路を介したデータ交換を制御可能な第２のシーケ
   ンサ回路と、各部からのクロック制御信号に応じて各部
   へのクロック信号の供給を開始又は遮断して各部の動作
   を起動又は停止するための発振器とを含む周辺装置の制
   御方法において、 （ａ）前記第１のインターフェース回路で前記コンピュ
   ータ・システムからデータ読み出しコマンドを受け取る
   段階と、 （ｂ）読み出しコマンドの受理に応答して、前記第１の
   シーケンサ回路が起動して前記ＭＰＵに対して起動要求
   を発行し、その後前記第１のシーケンサ回路が再び停止
   する段階と、 （ｃ）前記（ｂ）段階における起動要求に応答して、前
   記ＭＰＵが起動して、受理した読み出しコマンドを解釈
   するとともに前記第１及び第２のシーケンサ回路夫々の
   ためのパラメータを設定して、前記第１及び第２のシー
   ケンサ回路の双方に起動要求を発行し、その後前記ＭＰ
   Ｕが再び停止する段階と、 （ｄ）前記ＭＰＵから起動要求を受け取った時点で、前
   記データ・バッファがフル（満杯）状態でなければ、前
   記第１のシーケンサ回路が再び停止する段階と、 （ｅ）前記第２のシーケンサ回路が前記ＭＰＵによる設
   定パラメータに従って前記デバイスに対して読み出しコ
   マンドを発行する段階と、 （ｆ）前記デバイスに対して読み出しコマンドを発行し
   てから前記デバイスが読み出しレディ（準備完了）状態
   に入るまでの間、前記第２のシーケンサ回路が停止する
   段階と、 （ｇ）前記デバイスが読み出しレディ（準備完了）状態
   に入ったことに応答して、前記第２のシーケンサ回路が
   起動して、読み出しデータを前記データ・バッファに書
   き込む段階と、 （ｈ）前記段階（ｇ）において前記デバイスから前記デ
   ータ・バッファに書き込まれたデータ中にＥＣＣエラー
   が発生したことに応答して、前記第２のシーケンサ回路
   が前記ＭＰＵに対してその旨を通知し、その後前記第２
   のシーケンサ回路が停止する段階と、 （ｉ）ＥＣＣエラーの通知に応答して、前記ＭＰＵが起
   動して、前記データ・バッフア中のエラーの修復を行う
   段階と、 （ｊ）前記（ｉ）段階においてＥＣＣエラーの修復が完
   了したことに応答して、前記ＭＰＵが停止する段階と、 （ｋ）前記（ｉ）段階においてＥＣＣエラーの修復が完
   了したことに応答して、前記データ・バッファがフル
   （満杯）状態となる段階と、 （ｌ）前記（ｋ）段階において前記データ・バッファが
   フル（満杯）状態になったことに応答して、前記第１の
   シーケンサ回路が起動して、前記ＭＰＵによる設定パラ
   メータに従って前記コンピュータ・システムに対して書
   き込みデータの転送要求を発行し、その後前記第１のシ
   ーケンサ回路が再び停止する段階と、 （ｍ）前記コンピュータ・システムが読み出しデータの
   転送を開始したことに応答して、前記第１のシーケンサ
   回路が起動して、読み出しデータを前記データ・バッフ
   ァから読み出す段階と、 （ｎ）前記段階（ｍ）において前記データ・バッファか
   らの読み出しが完了したことに応答して、前記第１のシ
   ーケンサ回路が前記ＭＰＵにその旨を通知し、その後前
   記第１のシーケンサ回路が再び停止する段階と、 （ｏ）前記段階（ｎ）における通知に応答して、前記Ｍ
   ＰＵが起動して書き込みコマンドの終了処理を実行する
   段階と、 （ｐ）前記段階（ｏ）における終了処理の完了に応答し
   て、前記ＭＰＵが再び停止する段階と、 を具備することを特徴とするコンピュータ・システムに
   用いられる周辺装置の制御方法。
5. 【請求項５】コンピュータ・システムに装着して用いら
   れ、前記コンピュータ・システムのアクセス先であるデ
   バイスと、前記コンピュータ・システムとのデータ交換
   を実現するための第１のインターフェース回路と、前記
   デバイスとのデータ交換を実現するための第２のインタ
   ーフェース回路と、転送データを一時格納するためのデ
   ータ・バッファと、各部の動作を統制するためのＭＰＵ
   と、前記ＭＰＵに代行して前記第１のインターフェース
   回路を介したデータ交換を制御可能な第１のシーケンサ
   回路と、前記ＭＰＵに代行して前記第２のインターフェ
   ース回路を介したデータ交換を制御可能な第２のシーケ
   ンサ回路と、各部からのクロック制御信号に応じて各部
   へのクロック信号の供給を開始又は遮断して各部の動作
   を起動又は停止するための発振器とを含む周辺装置の制
   御方法において、 （ａ）前記コンピュータ・システムからのコマンドの解
   釈、及びコマンドの終了処理時に、前記ＭＰＵを起動さ
   せる段階と、 （ａ'）前記（ａ）以外の期間では、前記ＭＰＵを停止
   させる段階と、 （ｂ）前記第１のインターフェース回路が前記コンピュ
   ータ・システムからコマンドを受け取ったとき、前記コ
   ンピュータ・システムにデータ転送要求を発行すると
   き、及び前記データ・バッファと前記コンピュータ・シ
   ステムの間でデータ転送を行っているときに、前記第１
   のシーケンサ回路を起動させる段階と、 （ｂ'）前記（ｂ）以外の期間では、前記第１のシーケ
   ンサ回路を停止させる段階と、 （ｃ）前記デバイスにコマンドを発行するとき、及び前
   記デバイスと前記データ・バッファとの間でデータ転送
   を行っているときに、前記第２のシーケンサ回路を起動
   させる段階と、 （ｃ'）前記（ｃ）以外の期間では、前記第２のシーケ
   ンサ回路を停止させる段階と、 を具備することを特徴とするコンピュータ・システムに
   用いられる周辺装置の制御方法。