KR20050078206A - 불휘발성 메모리와 호스트간에 버퍼링 동작을 수행하는멀티 포트 휘발성 메모리 장치, 이를 이용한 멀티-칩패키지 반도체 장치 및 이를 이용한 데이터 처리장치 - Google Patents

불휘발성 메모리와 호스트간에 버퍼링 동작을 수행하는멀티 포트 휘발성 메모리 장치, 이를 이용한 멀티-칩패키지 반도체 장치 및 이를 이용한 데이터 처리장치 Download PDF

Info

Publication number
KR20050078206A
KR20050078206A KR1020050006176A KR20050006176A KR20050078206A KR 20050078206 A KR20050078206 A KR 20050078206A KR 1020050006176 A KR1020050006176 A KR 1020050006176A KR 20050006176 A KR20050006176 A KR 20050006176A KR 20050078206 A KR20050078206 A KR 20050078206A
Authority
KR
South Korea
Prior art keywords
memory
data
port
volatile
memory core
Prior art date
Application number
KR1020050006176A
Other languages
English (en)
Other versions
KR100606242B1 (ko
Inventor
손한구
김세진
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Publication of KR20050078206A publication Critical patent/KR20050078206A/ko
Application granted granted Critical
Publication of KR100606242B1 publication Critical patent/KR100606242B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1075—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for multiport memories each having random access ports and serial ports, e.g. video RAM
    • E—FIXED CONSTRUCTIONS
    • E06—DOORS, WINDOWS, SHUTTERS, OR ROLLER BLINDS IN GENERAL; LADDERS
    • E06B—FIXED OR MOVABLE CLOSURES FOR OPENINGS IN BUILDINGS, VEHICLES, FENCES OR LIKE ENCLOSURES IN GENERAL, e.g. DOORS, WINDOWS, BLINDS, GATES
    • E06B3/00—Window sashes, door leaves, or like elements for closing wall or like openings; Layout of fixed or moving closures, e.g. windows in wall or like openings; Features of rigidly-mounted outer frames relating to the mounting of wing frames
    • E06B3/04—Wing frames not characterised by the manner of movement
    • E06B3/06—Single frames
    • E06B3/08—Constructions depending on the use of specified materials
    • E06B3/20—Constructions depending on the use of specified materials of plastics
    • E06B3/22—Hollow frames
    • E06B3/221—Hollow frames with the frame member having local reinforcements in some parts of its cross-section or with a filled cavity
    • E06B3/222—Hollow frames with the frame member having local reinforcements in some parts of its cross-section or with a filled cavity with internal prefabricated reinforcing section members inserted after manufacturing of the hollow frame
    • E06B3/223—Hollow frames with the frame member having local reinforcements in some parts of its cross-section or with a filled cavity with internal prefabricated reinforcing section members inserted after manufacturing of the hollow frame the hollow frame members comprising several U-shaped parts assembled around a reinforcing core member
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups
    • E—FIXED CONSTRUCTIONS
    • E06—DOORS, WINDOWS, SHUTTERS, OR ROLLER BLINDS IN GENERAL; LADDERS
    • E06B—FIXED OR MOVABLE CLOSURES FOR OPENINGS IN BUILDINGS, VEHICLES, FENCES OR LIKE ENCLOSURES IN GENERAL, e.g. DOORS, WINDOWS, BLINDS, GATES
    • E06B3/00—Window sashes, door leaves, or like elements for closing wall or like openings; Layout of fixed or moving closures, e.g. windows in wall or like openings; Features of rigidly-mounted outer frames relating to the mounting of wing frames
    • E06B3/04—Wing frames not characterised by the manner of movement
    • E06B3/06—Single frames
    • E06B3/08—Constructions depending on the use of specified materials
    • E06B3/20—Constructions depending on the use of specified materials of plastics
    • E06B3/22—Hollow frames
    • E06B3/221—Hollow frames with the frame member having local reinforcements in some parts of its cross-section or with a filled cavity
    • E06B3/222—Hollow frames with the frame member having local reinforcements in some parts of its cross-section or with a filled cavity with internal prefabricated reinforcing section members inserted after manufacturing of the hollow frame
    • E06B2003/225—Means for stabilising the insert
    • E06B2003/226—Means for stabilising the insert by adhesives or filling up the remainder of the cavity, e.g. together with foam
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2245—Memory devices with an internal cache buffer

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Multimedia (AREA)
  • Civil Engineering (AREA)
  • Structural Engineering (AREA)
  • Dram (AREA)
  • Read Only Memory (AREA)
  • Memory System (AREA)

Abstract

비휘발성 메모리에 대해 마스터로 동작하는 휘발성 메모리를 개시한다. 본 발명의 메모리는 메인 메모리 코아와, 서브 메모리 코아를 구비한다. 또한, 외부 시스템과 데이터를 전송하기 위한 제1 포트와, 외부 플래시 메모리와 데이터를 전송하기 위한 제2 포트와, 상기 제1 포트를 통하여 마스터 모드에서 메인 메모리 코아와 외부 시스템을 인터페이싱하고, 슬레이브 모드에서 서브 메모리 코아와 외부 시스템을 인터페이싱하는 메인 인터페이스부와, 제2 포트를 통하여 슬레이브 모드에서 서브 메모리 코아와 외부 불휘발성 메모리를 인터페이싱하는 서브 인터페이스부를 포함한다. 따라서, 저속 동작의 불휘발성 메모리에 대해 고속 동작의 휘발성 메모리가 마스터로 동작하므로 시스템의 메모리 콘트롤를 간략화 할 수 있다.

Description

불휘발성 메모리와 호스트간에 버퍼링 동작을 수행하는 멀티 포트 휘발성 메모리 장치, 이를 이용한 멀티-칩 패키지 반도체 장치 및 이를 이용한 데이터 처리장치{Volatile Memory Device for buffering between non-Volatile Memory and host, Multi-chip packaged Semiconductor Device and Apparatus for processing data using the same}
본 발명은 마스터 휘발성 메모리 장치에 관한 것으로서, 특히 슬래이브로 동작하는 불휘발성 메모리에 대해 마스터로 동작하는 듀얼 포트 동기형 디램에 관한 것이다.
최근에 카메라 폰이 장착된 휴대폰 또는 인터넷 접속이 가능한 휴대폰 등이 상품되면서 휴대폰의 영상 데이터를 저장하기 위한 메모리의 대용량화가 요구되고 있다.
통상적으로 휴대폰에서는 데이터 처리를 위한 코드를 저장하기 위하여 고속동작 및 랜덤 억세스가 가능한 노아형 플래시 메모리를 주로 사용하고 있었다. 그러나, 노아형 플래시 메모리는 고속 랜덤 억세스가 가능하나 용량 대비 코스트가 비싸 대용량으로 널리 보급되지 못하고 있다.
한편, 낸드 플래시 메모리는 노아 플래시 메모리에 비해 저속이나 용량 대비 코스트가 낮아 영상 데이터 저장용으로 디지털 카메라 분야 등에서 그 수요가 급팽창하고 있다.
일반적으로 휴대폰 시스템에서는 중앙처리부에서 카메라로부터 픽업된 영상 데이터를 디램에 저장한 후 압축 등의 디지털 영상 처리하여 낸드 플래시 메모리에 저장한다. 중앙처리부는 각각의 인터페이스를 통하여 디램 및 낸드 플래시 메모리를 제어하며, 디램과 낸드 플래시 메모리는 DMA(Direct Memory Access) 블록을 통하여 데이터를 주고 받는다.
따라서, 시스템 전체의 성능은 저속동작하는 낸드 플래시 메모리의 속도에 의해 시스템 성능이 저하된다. 또한, 중앙처리부와 디램과 낸드형 플래시 메모리 각각의 하드웨어 적인 연결이 요구되므로 시스템의 원칩화시 패키지 사이즈가 증가되므로, 휴대폰 시스템의 소형 경량화를 방해하는 요소로 작용한다.
일본 도시바사에서는 낸드 플래시 메모리를 SRAM(STATIC RANDOM ACCESS MEMORY)처럼 구동하는 인터페이스 기술을 소개하였다. 도시바 기술은 SRAM을 버퍼로 사용하여 시스템과 플래시 사이의 데이터 전송을 버퍼링함으로써 시스템과 SRAM 사이를 SRAM의 인터페이스 속도로 플래시를 제어하는 것이다.
또한, 한국 공개특허 2002-95109호에서 일본 히다찌사에서는 디램, 낸드형 플래시 메모리, 제어회로를 원칩으로 모듈화한 기술을 개시하였다. 이 기술의 모듈의 제어회로는 외부 데이터를 일단 디램에 저장한 다음에 외부명령에 응답하여 디램에 저장된 데이터를 플래시 메모리에 저장한다. 또한, 외부로부터 플래시에 기입된 데이터를 독출하고자 할 경우에는 일단 플래시의 데이터를 디램에 전송한 다음에 디램에 전송된 데이터를 외부로 독출한다. 따라서, 모듈은 외부 시스템과 SDRAM 인터페이스에 의해 동작한다.
이들 종래 기술들은 모두 플래시 메모리와 버퍼 메모리 사이에 인터페이스 제어회로를 매개로 하여 시스템과 버퍼 메모리, 버퍼 메모리와 플래시 메모리 사이의 데이터 전송을 제어한다.
본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위하여 호스트 시스템에서 메모리 콘트롤을 간략화 하기 위하여 플래시 메모리와 같은 저속 동작의 불휘발성 메모리를 슬래이브로 제어하는 마스터 듀얼 포트 동기형 디램을 제공한다.
또한, 저속 동작의 플래시 메모리를 제어하여 저속 메모리를 호스트 시스템에 링크시키는 저속 메모리 링크형 고속 메모리 장치를 제공한다.
또한, 상기 저속 메모리 링크형 고속 메모리 장치를 포함하는 데이터 처리 장치를 제공한다.
또한, 플래시 메모리와 같은 불휘발성 메모리와 상기 메모리 링크형 고속 메모리 장치를 하나의 패키지에 실장시킨 멀티칩 반도체 장치를 제공한다.
상기 목적을 달성하기 위하여 본 발명의 멀티 포트 휘발성 메모리 장치는 외부 호스트 시스템 및 상기 멀티 포트 휘발성 메모리 장치간 데이터를 송수신하는 제1 포트; 수신된 데이터를 저장하고 요청된 저장된 데이터를 읽어들이는 휘발성 메인 메모리 코아; 수신된 데이터를 저장하고 요청된 저장된 데이터를 읽어들이는 휘발성 서브 메모리 코아; 상기 제1 포트와 결합되어, 마스터 모드에서 상기 휘발성 메인 메모리 코아와 상기 제1 포트간에 데이터를 주고받고, 슬레이브 모드에서 상기 휘발성 서브 메모리 코아와 상기 제1 포트간에 데이터를 주고받는 메인 인터페이스 회로; 외부의 비휘발성 메모리 장치와 데이터를 송수신하는 제2 포트; 및 상기 제2 포트와 결합되어, 상기 슬레이브 모드에서 상기 휘발성 서브 메모리 코아와 상기 제2 포트간에 데이터를 주고받는 서브 인터페이스 회로를 포함한다.
여기서, 본 발명의 휘발성 메모리 장치는 고속동작의 DRAM 이고, 저속동작의 불휘발성 메모리 장치는 NAND 형 플래시 메모리로 구성하는 것이 바람직하다. 또한, 여기서, 휘발성 서브 메모리 코아는 SRAM으로 구성할 수도 있다.
본 발명에서 메인 인터페이스부는 외부 호스트 시스템으로부터 제공된 명령을 디코딩하여 내부 명령제어신호를 발생하는 명령디코더와, 외부 호스트 시스템으로부터 제공된 어드레스신호를 입력하여 내부 어드레스 신호를 발생하는 어드레스 버퍼와, 상기 마스터 모드에서 상기 외부 호스트 시스템과 상기 휘발성 메인 메모리 코아 사이에 데이터를 주고받고, 상기 슬레이브 모드에서 상기 외부 호스트 시스템과 상기 휘발성 서브 메모리 코아들간에 데이터를 주고받는 데이터 입출력버퍼와, 외부 호스트 시스템으로부터 제공된 마스터/슬래이브 모드선택신호에 응답하여 어드레스버퍼 및 데이터 입출력버퍼를 통하여 제공된 제어 데이터에 의해 상기 휘발성 메인 메모리 코아 및 휘발성 서브 메모리 코아를 제어하여 마스터 및 슬래이브 동작모드를 제어하는 제어부를 포함한다.
본 발명에서 서브 인터페이스 회로는 제어부로부터 제공된 제어 데이터에 응답하여 제2 포트에 연결된 외부 플래시 메모리와 서브 메모리 코아 사이의 데이터 전송을 제어하는 낸드 플래시 메모리 제어부를 포함한다.
또한, 본 발명에서 메인 인터페이스 회로는 명령디코더로부터 제공된 명령제어신호에 응답하여 휘발성 서브 메모리 코아 및 휘발성 서브 인터페이스부의 전원을 관리하는 전원 관리부를 더 포함하는 것이 바람직하다.
상기 목적을 달성하기 위하여 본 발명의 멀티 포트 휘발성 메모리 장치는 호스트 시스템과 외부 액세스를 하는 제1 포트; 비휘발성 메모리 장치와 외부 액세스를 하는 제2 포트; 및 외부 액세스를 하도록 상기 제1 및 제2 포트에 결합된 휘발성 메모리 코어를 포함한다.
상기 목적을 달성하기 위하여 본 발명의 저속 메모리 링크형 고속 메모리 장치는 메인 메모리 코아, 버퍼 메모리 코아, 제1 데이터 입출력부, 제2 데이터 입출력부, 제1 어드레스 레지스터, 제2 어드레스 레지스터 및 제어부를 포함한다. 제1 데이터 입출력부는 호스트와 연결된 제1 데이터 입출력 포트와 상기 메인 메모리 사이에 연결되어 데이터의 입출력을 구동하고, 제2 데이터 입출력부는 플래쉬 메모리와 연결된 제2 데이터 입출력 포트와 상기 버퍼 메모리 사이에 연결되어 데이터의 입출력을 구동한다. 제1 어드레스 레지스터는 상기 메인 메모리 코아의 어드레스 신호를 저장한다. 제2 어드레스 레지스터는 상기 제1 및 제2 데이터 입출력부 사이에 연결되어 플래쉬 메모리의 어드레스 신호를 저장한다. 상기 제어부는 상기 메인 메모리 코아의 데이터 리드 또는 라이트 동작 모드에서는 상기 호스트로부터 제공된 어드레스 신호에 의해 상기 메인 메모리 코아를 어드레싱하고, 상기 제1 데이터 입출력부를 통하여 데이터를 리드 또는 라이트한다. 상기 제어부는 상기 플래쉬 메모리의 데이터 리드 동작 모드에서는, 상기 호스트로부터 제공된 소스 어드레스 신호를 상기 제1 데이터 입출력부를 통하여 상기 제2 어드레스 레지스터에 저장하고, 목적지 어드레스 신호를 상기 제1 어드레스 레지스터에 저장하고, 상기 제2 어드레스 레지스터에 저장된 소스 어드레스 신호를 상기 플래쉬 메모리의 시작 어드레스로 상기 제2 데이터 입출력부를 통하여 상기 플래쉬 메모리에 제공하고, 상기 플래쉬 메모리로부터 독출된 데이터를 상기 버퍼 메모리 코아에 저장하고, 상기 버퍼 메모리 코아에 저장된 데이터를 상기 제1 어드레스 레지스터에 저장된 목적지 어드레스를 시작 어드레스로 하여 상기 메인 메모리 코아에 카피시키고, 상기 메모리 코아에 카피된 데이터를 상기 제1 데이터 입출력부를 통하여 호스트로 독출시킨다. 상기 제어부는 상기 플래쉬 메모리의 데이터 라이트 동작 모드에서는, 상기 호스트로부터 제공된 목적지 어드레스 신호를 상기 제1 데이터 입출력부를 통하여 상기 제2 어드레스 레지스터에 저장하고, 소스 어드레스 신호를 상기 제1 어드레스 레지스터에 저장하고, 상기 제1 어드레스 레지스터에 저장된 소스 어드레스 신호를 상기 메인 메모리 코아의 시작 어드레스로 하여 상기 메인 메모리 코아의 데이터를 상기 버퍼 메모리 코아에 카피시키고, 상기 버퍼 메모리 코아에 카피된 데이터를 상기 제2 데이터 입출력부를 통하여 플래쉬 메모리에 출력시킨다.
상기 목적을 달성하기 위하여 본 발명의 데이터 처리 장치는 제1 속도로 동작하는 고속 메모리를 억세스하는 호스트; 상기 제1 속도보다 낮은 속도인 제2 속도로 동작하는 저속 메모리; 및 상기 저속 메모리와 저속으로 인터페이스하고 상기 호스트와 고속으로 인터페이스하여, 상기 저속 메모리를 상기 호스트에 고속으로 링크시키기 위한 메모리 링크 고속 메모리를 포함한다.
상기 목적을 달성하기 위하여 본 발명의 데이터 처리 장치는 호스트; 불휘발성 메모리; 및 상기 불휘발성 메모리와 제1포트를 통하여 인터페이스하고 상기 호스트와 제2 포트를 통하여 인터페이스하여, 상기 불휘발성 메모리를 상기 호스트에 링크시키기 위한 휘발성 메모리를 포함한다.
상기 목적을 달성하기 위하여 본 발명의 멀티 칩 반도체 장치는 호스트와 연결하기 위한 연결포트; 불휘발성 메모리; 및 상기 불휘발성 메모리와 연결되고 상기 호스트와 상기 연결포트를 통하여 인터페이스하여, 상기 불휘발성 메모리를 상기 호스트에 링크시키기 위한 메모리 링크 휘발성 메모리를 하나의 패키지에 실장시킨다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 구체적으로 설명하고자 한다. 이 실시예는 이 기술에 숙련된 자들이 본 발명을 실시할 수 있게 충분히 상세하게 기술한다.
< 실시예 1 >
도 1은 본 발명에 의한 마스터 휘발성 메모리의 구성을 나타낸다. 도 1을 참조하면, 시스템(100)은 마스터 휘발성 메모리, 디램(200)을 통하여 NAND 형 플래시 메모리(300)와 연결된다.
본 발명의 디램(200)은 듀얼 포트형으로 시스템(100)과 연결되는 제1 포트(202)와 NAND 플래시 메모리(300)와 연결되는 제2 포트(204)를 포함한다.
또한, 디램(200)은 메인 메모리 코아(210), 서브 메모리 코아(220)를 포함한다. 메인 메모리 코아(210)는 셀어레이(212), 로우디코더(214), 컬럼디코더(216)를 포함한다. 서브 메모리 코아(220)는 셀어레이(222), 로우디코더(224), 컬럼디코더(226)를 포함한다.
또한, 디램(200)은 메인 인터페이스부(230)와 서브 인터페이스부(240)를 포함한다. 메인 인터페이스부(230)는 명령디코더(232), 어드레스 버퍼(234), 입출력버퍼(236), 제어부(238), 모드 선택기(239)를 포함한다.
명령디코더(232)는 외부 시스템(100)으로부터 제공된 명령, 즉 디램 제어신호, 예컨대, 칩선택신호 CS, 로우 스트로브신호 /RAS, 컬럼스트로브신호 /CAS, 클럭신호 CLK, 라이트 인에이블신호 /WE, 칩인에이블신호 등을 포함한다. 명령디코더(232)는 이들 제어신호를 디코딩하여 기입 또는 독출 등의 동작모드를 해석하고 동작모드와 관련된 내부 명령제어신호들을 발생하여 메인 메모리 코아(210), 서브 인터페이스부(240) 및 제어부(238)에 제공한다.
어드레스 버퍼(234)는 외부 시스템(100)으로부터 제공된 어드레스신호를 입력받아 클럭에 동기된 내부 어드레스 신호를 발생한다. 내부 어드레스신호는 메인 메모리 코아(210), 제어부(238)에 제공된다. 메인 메모리 코아에 제공된 내부 어드레스 신호는 로우 어드레스 및 컬럼 어드레스이고, 제어부(238)에 제공되는 내부 어드레스 신호는 외부 시스템(100)으로부터 제공된 제어 데이터로 예컨대 모드 세트 데이터, NAND 플래시 메모리의 초기 어드레스 정보, 서브 메모리 코아(230)의 어드레스 정보 등이 될 수 있다.
입출력버퍼(236)는 메인 메모리 코아(210) 또는 서브 메모리 코아(220)와 외부 시스템 사이의 데이터 입출력을 버퍼링한다. 입출력버퍼(236)에서는 제어부(238)로 NAND 플래시 메모리(300)의 데이터 사이즈 정보를 제공한다.
제어부(238)는 어드레스버퍼(234)를 통하여 제공된 제어 데이터 중 NAND 플래시 초기 어드레스 정보 및 서브 메모리 코아의 어드레스 정보는 서브 인터페이스부(240)에 전달하고, 상기 모드 세트 데이터에 기초하여 마스터/슬래이브 모드 선택신호(M/S)를 발생한다. 제어부(238)는 슬래이브 모드에서는 서브 메모리 코아(220)를 제어하여 서브 메모리 코아(220)의 데이터 기입 및 독출을 제어한다.
마스터/슬래이브 모드 선택기(239)는 상기 M/S 신호에 응답하여 입출력버퍼(236)를 메인 메모리 코아(210)와 서브 메모리 코아(220)에 선택적으로 연결한다.
서브 인터페이스부(240)는 NAND 제어부(242)와 전원 관리부(244)를 포함한다. NAND 제어부(242)는 제2 포트(204)를 통하여 슬레이브 모드에서 서브 메모리 코아(220)와 외부 플래시 메모리(300)를 인터페이싱한다. NAND 제어부(242)는 제어부(238)로부터 제공된 NAND 어드레스 정보를 제2 포트(204)를 통하여 외부 플래시 메모리(300)에 전달하여, 플래시 메모리(300)에 데이터의 기입 및 독출을 제어한다.
전원 관리부(244)는 명령 디코더(232)의 전원 제어신호에 응답하여 서브 메모리 코아(220) 및 낸드 제어부(242)의 전원을 관리하여 동작 모드에서는 전원공급을 재개하고 아이들 상태에서는 서브 메모리 코아(220) 및 서브 인터페이스부(240)의 전원을 차단하여 불필요한 전력 소모를 줄이도록 관리한다.
도 2를 참조하면, 제어부(238)는 스위치(238a), 어드레스 래치(238b), 낸드 시작 어드레스 래치(238c), 사이즈 래치(238d), 디램 시작 어드레스 래치(238e), 어드레스 비교기(238f), 어드레스 발생기(238g), 사이즈 비교기(238h) 및 래치(238i)를 포함한다.
도 2에는 제어부(238)의 구성 중 어드레스 처리에 관련된 블록만을 도시하고, 명령 디코더(232)로부터의 내부 명령 제어 신호들을 처리하는 블록 및 모드 선택 신호(M/S)를 생성하는 블록에 대한 도시는 생략한다.
스위치(238a)는 입출력버퍼(236)로부터 제공된 사이즈 정보를 어드레스 래치(238b) 및 사이즈 래치(238d)에 스위칭한다.
어드레스 래치(238b)는 어드레스 버퍼(234)로부터 제공된 내부 어드레스 정보, 스위치(238a)로부터 제공된 사이즈 정보를 포함하는 데이터 및 사이즈 비교기(238h)로부터 제공된 데이터를 래치하여 어드레스 비교기(238f)에 제공한다.
낸드 시작 어드레스 래치(238c)는 어드레스 래치(238b)로부터 제공된 어드레스를 래치하여 낸드 시작 어드레스(NAND-Addr)를 발생한다.
사이즈 비교기(238h)는 어드레스 비교기(238f)로부터 제공된 데이터와 사이즈 래치(238d)로부터 제공된 사이즈 정보를 포함하는 데이터를 비교하고 그 결과를 어드레스 래치(238b)에 제공한다. 어드레스 발생기(238g)는 어드레스 비교기(238f)로부터 제공된 비교 정보를 서브 어드레스(Sub Addr)로 발생한다.
래치(238i)는 DRAM/NAND 플래시 모드 신호 DRAM/NAND에 기초하여 상기 모드 선택기(239)로 상기 마스터/슬레이브 모드 선택 신호 M/S를 출력한다.
1. 듀얼포트 전체 동작 알고리즘
전체 메인 프로그램은 아이들상태 - 디램 모드 - 낸드 플래시 모드 - 파워관리 모드 등을 수행한다.
파워관리 모드에서는 서브 메모리 코아의 아이들 상태에서 전원 차단, 전원 차단시 저장된 데이터를 유지하기 위한 리플래시 동작 관리 등을 포함한다.
2. 메인 메모리 모드
도 3에 도시한 바와 같이 디램 모드시에는 DRAM/NAND 신호가 로우상태로 되어 통상의 동기형 디램 동작모드를 수행한다.
도 3을 참조하면, 먼저, /RAS 신호의 하강 에지에 응답하여 로우어드레스(Ra)가 어드레스(ADDR)로 출력되고, /CAS 신호의 하강 에지에 응답하여 컬럼어드레스(Ca)가 어드레스(ADDR)로 출력된다. 기입 인에이블 신호 /WE가 하이 레벨을 갖는 경우 읽기 모드로 동작하며, 로우어드레스(Ra) 및 컬럼 어드레스(Ca)에 상응하는 메인 메모리 코아(210)의 a 번지의 데이터 Qa1, Qa2, Qa3, Qa4 들이 독출(read) 된다. 다음에, /WE가 로우 레벨을 갖는 경우 쓰기 모드로 동작하며, 로우어드레스(Rb) 및 컬럼 어드레스(Cb)에 의해 메인 메모리 코아(210)의 b 번지에 데이터 Db0, Db1, Db2, Db3 들이 기입(write) 된다. 도 3에서 빗금친 구간들은 don't care 구간이다.
3. 낸드 플래시 모드
NAND 플래시에 데이터 기입할 경우에는 DRAM/NAND 신호를 하이상태로 하여 데이터 패스를 서브 메모리 코아(220)와 연결한다. 따라서, 낸드 플래시(300)에 기입될 데이터는 제어부(238)의 제어하에 서브 메모리 코아(220)에 기입된다. 제어부(238)에서는 서브 메모리 코아(220)에 기입된 데이터가 낸드 플래시 메모리(300)의 작업단위인 블록(block) 사이즈가 되었을 경우에 낸드 제어부(242)를 활성화시켜 제2 포트(204)에 연결된 플래시 메모리(300)로 블록 단위로 기입한다.
도 4를 참조하면, 낸드 플래시 메모리(300)의 쓰기 동작은 로우 레벨의 칩 인에이블 신호 /CE 및 로우 레벨의 기입 인에이블 신호 /WE에 응답하여 제2 포트(204)의 입출력 라인 I/Ox로 데이터를 출력하고, 상기 출력된 데이터를 낸드 플래시 메모리에 기입한다. CLE는 커맨드 래치 인에이블 신호이고, ALE는 어드레스 래치 인에이블 신호로서, 각각 커맨드 및 어드레스를 상기 입출력 라인 I/Ox으로 멀티플렉싱하는데 사용된다.
따라서, 서브 메모리 코아(220)의 사이즈는 상기 NAND 플래시(300)의 기입 단위인 블록 사이즈를 기초로 하여 정해질 수 있다. 예를 들어, 1Mb 이하를 이용할 수 있다.
또한, NAND 어드레스는 시스템(100)에서 발생하는 어드레스를 그대로 이용하고 로우 스트로브 신호 /RAS의 로우 상태에서, DRAM/NAND 신호를 하이로 만들어 어드레스 버퍼(234)를 이용하여 어드레스를 제어부(238) 내에 래치한다.
플래시 메모리로부터 데이터 독출은 낸드 제어부(242)를 통하여 플래시 메모리(300)로부터 독출된 데이터를 서브 메모리 코아(220)에 기입한 다음에 서브 메모리 코아(220)에 저장된 데이터를 입출력버퍼(236)를 통하여 시스템(100)으로 독출한다.
낸드 플래시 메모리(300)의 읽기 동작은 로우 레벨의 칩 인에이블 신호 /CE 및 하이 레벨의 기입 인에이블 신호 /WE에 응답하여 플래시 메모리(300)로부터 데이터를 독출하고, 제2 포트(204)의 입출력 라인 I/Ox을 통하여 상기 독출된 데이터를 상기 서브 메모리 코아(220)에 기입한다.
그러므로, 시스템은 DRAM 인터페이스 동작 속도로 플래시 메모리에 데이터의 기입 및 독출이 가능하게 된다.
< 실시예 2 >
도 5는 본 발명에 의한 데이터 처리 시스템의 블록 구성을 나타낸다. 도 5를 참조하면 데이터 처리장치는 호스트(300)와 멀티 칩 반도체 장치(310)를 포함한다. 호스트(300)는 마이크로 프로세서 및 메모리 콘트롤러를 포함한다. 호스트(300)와 멀티 칩 반도체 장치(310)는 어드레스 버스(302), 데이터 버스(304), 콘트롤 버스(306)를 통하여 서로 연결된다. 멀티 칩 반도체 장치(310)는 메모리 링크(MEMORY LINK) SDRAM(312)와 낸드 플래쉬 메모리(314)를 하나의 패키지로 구성한 멀티 칩 패키지(MCP)이다. ML-SDRAM(312)와 낸드 플래쉬 메모리(314)는 데이터 버스(316), 콘트롤 버스(318)를 통하여 서로 연결된다.
본 발명에서 어드레스 버스(302), 데이터 버스(304)는 통상의 동기식 디램의 어드레스 버스 및 데이터 버스의 구조를 가진다. 콘트롤 버스(306)는 통상의 디램 콘트롤 신호선인 CLK, CKE, DCS, RAS, CAS, WE, DQM 신호선들을 포함한다. 메모리 링크 커맨드를 수행하기 위하여 FCS, WAIT 등을 더 포함한다. FCS는 낸드 플래쉬 메모리 칩 선택신호이고, WAIT는 낸드 플래쉬 메모리 칩의 리드, 프로그램, 소거동작이 완료되었을 때 호스트에 명령이 완료되었다는 것을 통지하는 신호이다. 콘트롤버스(318)는 통상의 낸드 플래쉬 메모리 콘트롤 신호선인 CLE, ALE, CE, RE, WE, RB 신호선들을 포함한다.
도 6은 도 5의 ML-SDRAM의 내부 블록 구성을 나탠다. 도 6을 참조하면, ML-SDRAM(312)는 어드레스 발생부(410), 메인 메모리 코아(420), 서브 메모리 코아(430), 제1 데이터 입출력부(440), 제2 데이터 입출력부(450), 제어부(460)을 포함한다.
어드레스 발생부(410)는 로우 어드레스 신호를 래치하는 제1래치(411), 컬럼 어드레스 신호를 래치하는 제2래치(412), 어드레스 신호를 저장하기 위한 제1 어드레스 레지스터(413), 로우 카운터(414), 제1선택기(416), 제2 선택기(417)를 포함한다. 어드레스 발생부(410)는 디램동작모드에서는 제1 및 제2 래치(411, 412)를 통해 로우 어드레스와 컬럼 어드레스를 래치하여 제1 및 제2 선택기(416, 417)에 제공한다. 제1 및 제2 선택기(416, 417)은 RA 및 CA 제어신호에 응답하여 디램동작모드에서는 제1 및 제2 래치(411, 412)를 선택하여 로우 어드레스와 컬럼 어드레스를 메인 메모리 코아(420)의 어드레스 신호로 제공한다. 어드레스 발생부(410)는 카피동작모드에서는 제1어드레스 레지스터(413)에 로우 어드레스와 컬럼 어드레스를 저장한다. 제1 어드레스 레지스터(413)에 저장된 로우 어드레스는 로우 카운터(414)를 통하여 제1 선택기(416)에 제공되고, 제1 어드레스 레지스터(413)에 저장된 컬럼 어드레스는 제2 선택기(417)에 제공된다. 제1 및 제2 선택기(416, 417)는 RA 및 CA 제어신호에 응답하여 카피동작모드에서는 로우 카운터(414)와 레지스터(413)를 선택하여 로우 어드레스와 컬럼 어드레스를 메인 메모리 코아(420)의 어드레스 신호로 제공한다.
메인 메모리 코아(420)는 대용량의 작업저장영역으로, 로우 디코더(421), 컬럼 디코더(422), 셀어레이(423), 컬럼 카운터(424)를 포함한다. 로우 카운터(414)는 카피동작에서 인가되는 로우 어드레스신호를 초기값으로 하여 연속적인 로우 어드레스를 발생한다. 컬럼 카운터(424)는 디램의 버스트 동작모드 및 카피동작모드에서 인가되는 컬럼 어드레스신호를 초기값으로 하여 연속적인 컬럼 어드레스를 발생한다.
서브 메모리 코아(430)는 페이지 또는 블록단위의 버퍼저장영역으로, 로우 디코더(431), 컬럼 디코더(432), 셀어레이(433)를 포함한다. 서브 메모리 코아(430)는 제어부(460)로부터 제공되는 버퍼 로우 어드레스신호(BRA)와 버퍼 컬럼 어드레스 신호(BCA)에 의해 셀을 지정한다.
제1 데이터 입출력부(440)는 SDRAM 데이터 입출력 인터페이스로, 리드 버퍼(441), 리드 레지스터(442), 라이트 버퍼(443), 라이트 레지스터(444), 입출력 구동기(445)를 포함한다. 리드 버퍼(441)는 디램 리드 제어신호(DR)에 의해 제어되고, 라이트 버퍼(443)는 디램 라이트 제어신호(DW)에 의해 제어된다. 제1 데이터 입출력부(440)는 호스트(300)와 메인 메모리 코아(420) 사이의 데이터 전송을 SDRAM 억세스 동작 속도로 제공한다.
제2 데이터 입출력부(450)는 NAND 플래쉬 메모리 데이터 입출력 인터페이스로, 리드 버퍼(451), 리드 레지스터(452), 라이트 버퍼(453), 라이트 레지스터(454), 입출력 구동기(455)를 포함한다. 리드 버퍼(451)는 플래쉬 리드 제어신호(FR)에 의해 제어되고, 라이트 버퍼(453)는 플래쉬 라이트 제어신호(FW)에 의해 제어된다. 제2 데이터 입출력부(450)는 NAND 플래쉬 메모리(314)와 서브 메모리 코아(430) 사이의 데이터 전송을 NAND 플래쉬 메모리(314) 억세스 동작 속도로 제공한다.
제어부(460)는 SDRAM 제어 로직부(461), ML 제어 로직부(462), 플래쉬 어드레스 레지스터(463), 카피 패스 스위치(464)를 포함한다.
SDRAM 제어 로직부(461)는 SDRAM 콘트롤 신호들(CKE, DCS, RAS, CAS, WE, DQM)을 입력하여 커맨드를 디코딩하고 디코딩된 커맨드에 따라 내부제어신호(DR, DW, RA, CA)를 발생한다. DR은 디램 리드 제어신호, DW는 디램 라이트 제어신호, RA는 로우 어드레스 선택신호, CA는 컬럼 어드레스 선택신호이다.
ML 제어 로직부(462)는 호스트(300)로부터 제공된 FCS 신호와, 플래쉬 메모리 콘트롤 신호들(CLE, ALE, CE, RE, WE) 등을 발생하고 플래쉬 메모리(314)로부터 제공된 준비/비지(RB : Ready/Busy) 신호에 응답하여 WAIT 신호를 발생하여 호스트(300)에 제공한다. ML 제어 로직부(462)는 로딩신호(LD)를 발생하여 카피 어드레스 레지스터(413) 및 플래쉬 어드레스 레지스터(463)를 제어한다. ML 제어 로직부(462)는 버퍼 메모리 코아(430)의 로우 및 컬럼 어드레스 신호(BRA, BCA)를 발생한다.
SDRAM 제어 로직부(461)과 ML 제어 로직부(462)는 동작상태신호(STA)를 주고 받는다.
플래쉬 어드레스 레지스터(463)는 제1 데이터 입출력부(440)을 통해 호스트로부터 플래쉬 어드레스 데이터를 받아서 저장하고, LD 제어신호에 응답하여 저장된 어드레스 데이터를 제2 데이터 입출력부를 통하여 NAND 플래쉬 메모리(413)로 제공한다.
이와 같이 구성된 본 발명의 제2 실시예의 동작은 다음과 같다.
1. SDRAM 동작모드
SDRAM 동작 모드에서는 어드레스 발생부(410)의 제1 및 제2 선택기(416, 417)가 제1 및 제2 래치(411, 412)를 각각 선택하도록 제어된다. 그러므로, 호스트로부터 제공된 로우 어드레스와 컬럼 어드레스가 메인 메모리 코아(420)에 제공되어 특정 셀이 어드레싱된다.
리드 동작시에는 제1 데이터 입출력부(440)를 통하여 메인 메모리 코아(420)로부터 읽혀진 데이터가 호스트(300)로 출력되고, 라이트 동작시에는 호스트(300)로부터 제공되 데이터가 메인 메모리 코아(420)로 저장된다.
2. 메모리 링크 동작모드
메모리 링크 동작모드에서는 ML-SDRAM(312)이 호스트(300)와 플래쉬 메모리(314) 사이의 데이터 전송 및 명령 등을 중계하는 버퍼 역할을 수행한다.
1) 페이지 리드 모드(PRM : Page Read Mode)
호스트(300)로부터 제공된 CKE, DCS, RAS, FCS, WE 신호가 액티브되면 SDRAM 제어 로직부(461)에서는 RA, CA 제어신호를 액티브시켜서 제1 및 제2 선택기(416, 417)가 레지스터(413)를 선택하도록 스위칭시킨다. 동시에 로우 어드레스 신호가 레지스터(413)에 저장된다. 리드동작시에는 레지스터(413)에 저장된 어드레스는 목적지 어드레스가 된다.
또한, ML 제어 로직부(462)에서는 FCS 신호의 액티브 상태에 응답하여 WAIT 신호를 발생하여 호스트(300)로 출력한다. 따라서, 호스트(300)에서는 WAIT 신호의 액티브 상태를 체크하여 ML-SDRAM의 링크동작상태를 확인한다.
이어서, CAS 신호가 액티브되면서 컬럼 어드레스 신호가 레지스터(413)에 저장된다. 리드 동작시에는 레지스터(413)에 저장된 로우 및 컬럼 어드레스는 플래쉬 메모리(314)로부터 리드된 데이터가 저장될 메인 메모리 코아(420)의 목적지의 시작 어드레스로 제공된다.
데이터선(304)을 통하여 플래쉬 어드레스 데이터가 제1 데이터 입력부(440)을 통해 입력된다. 입력된 플래쉬 어드레스 데이터는 레지스터(463)에 저장된다. 레지스터(463)에 저장된 어드레스 데이터는 플래쉬 메모리(314)로부터 리드할 저장영역의 시작 어드레스로 제공된다.
호스트(300)로부터 어드레스 로딩동작이 완료되면, ML 제어 로직부(462)는 CLE, CE, RE 신호들을 액티브 상태로 발생시켜서 플래쉬 메모리(314)에 리드 커맨드를 제공한다. 이어서, CLE 신호 대신에 ALE 신호를 액티브 상태로 발생하고, 레지스터(463)에 저장된 어드레스 데이터를 제2 데이터 입출력부(450)를 통하여 플래쉬 메모리(314)에 제공한다.
플래쉬 메모리(314)에서는 제공된 어드레스 데이터를 입력받고 입력된 어드레스 데이터를 시작 어드레스로 하여 1페이지 분량의 데이터를 억세스하여 출력한다.
플래쉬 메모리로부터 독출된 데이터는 제2 데이터 입출력부(450)를 통하여 버퍼 메모리 코아(430)에 저장된다. 버퍼 메모리 코아(430)는 ML 제어 로직부(462)의 BRA, BCA 신호에 응답하여 어드레싱되어 1 페이지 분량의 데이터를 저장시킨다.
버퍼 메모리 코아(430)에 플래쉬 메모리 데이터의 저장이 완료되면, ML 제어 로직부(462)에서는 BRA, BCA 어드레스 신호를 발생하여 버퍼 메모리 코아(430)에 저장된 데이터를 액세스를 시작한다. 또한, CW 카피 라이트 제어신호를 발생하여 버퍼 메모리 코아(430)의 데이터를 메인 메모리 코아(420)에 인가되도록 카피 패스 스위치(464)를 제어한다.
또한, 레지스터(413)에 LD 제어신호를 인가시켜서 레지스터(413)에 저장된 목적지 어드레스 신호가 메인 메모리 코아(420)에 인가되도록 제어한다. 레지스터(413)에 저장된 목적지 로우 및 컬럼 어드레스가 메인 메모리 코아(420)로 제공된다. 레지스터(413)에 저장된 목적지 로우 어드레스는 로우 카운터(414)에 초기값으로 로딩된다. 이에 로우 카운터(414)에서는 이 값으로부터 카운팅을 시작한다. 또한, 레지스터(413)에 저장된 목적지 컬럼 어드레스는 컬럼 카운터(424)에 초기값으로 로딩된다. 이에 컬럼 카운터(424)에서는 이 값으로부터 카운팅을 시작한다. 로우 카운터(414)와 컬럼 카운터(424)는 1 페이지 분량의 데이터가 메인 메모리 코아(420)에 라이트될 때까지 카운팅 동작을 수행한다. 따라서, 메인 메모리 코아(420)는 쓰기 동작을 수행한다.
이와 같이 버퍼 메모리 코아의 카피동작 시작에서 종료시 까지 INT 신호는 액티브 상태를 유지한다. 따라서, 호스트(300)에서는 메인 메모리 코아(420)의 동작이 수행 중이라는 상태를 확인하게 된다. 이 기간동안에는 호스트에서는 SDRAM 동작 중 인터럽트 상태를 유지한다.
메인 메모리 코아(420)에 데이터 복사가 완료되면, PRM 동작이 완료된다. 이에 WAIT 신호는 넌액티브 상태로 천이되므로 호스트에서 PRM 동작의 완료를 인식하게 된다.
호스트(300)에서 WAIT 및 INT 신호의 상태를 체크하여 WAIT 신호의 액티브 기간동안에는 플래쉬 관련 새로운 명령을 발생하지 않으며, INT 신호의 액티브 기간동안에는 SDRAM 관련 새로운 명령을 발생하지 않는다. 그러나, WAIT 신호는 액티브 상태이나 INT 신호가 넌액티브(non-active) 상태인 버퍼링 기간동안에는 호스트(300)는 새로운 SDRAM 명령을 발생하여 플래쉬 동작과는 관계없이 메인 메모리 코아(420)를 통하여 동시에 다른 작업을 수행할 수 있다.
호스트(300)에서 WAIT 신호 및 INT 신호 가 모두 넌 액티브 상태로 복귀하면, 목적지 어드레스로 지정된 저장영역의 데이터를 통상적인 SDRAM 리드 동작을 통하여 액세스함으로써 플래쉬 메모리(314)에 저장된 데이터의 리드 동작을 완료한다.
2) 페이지 라이트 모드(PWM : Page Write Mode)
호스트(300)로부터 제공된 CKE, DCS, RAS, FCS, RE 신호가 액티브되면 SDRAM 제어 로직부(461)에서는 RA, CA 제어신호를 액티브시켜서 제1 및 제2 선택기(416, 417)가 레지스터(413)를 선택하도록 스위칭시킨다. 동시에 로우 어드레스 신호가 레지스터(413)에 저장된다. 라이트 동작시에는 레지스터(413)에 저장된 어드레스는 소스 어드레스가 된다.
또한, ML 제어 로직부(462)에서는 FCS 신호의 액티브 상태에 응답하여 WAIT 신호를 발생하여 호스트(300)로 출력한다. 따라서, 호스트(300)에서는 WAIT 신호의 액티브 상태를 체크하여 ML-SDRAM의 링크동작상태를 확인한다.
호스트(300)로부터 어드레스 로딩이 완료되면, 레지스터(413)에 저장된 로우 및 컬럼 어드레스를 메인 메모리 코아(420)로 제공한다. 레지스터(413)에 저장된 로우 어드레스는 로우 카운터(414)에 초기값으로 로딩된다.
데이터선(304)을 통하여 플래쉬 어드레스 데이터가 제1 데이터 입력부(440)를 통해 입력된다. 입력된 플래쉬 어드레스 데이터는 플래시 어드레스 레지스터(463)에 저장된다. 레지스터(463)에 저장된 어드레스 데이터는 플래쉬 메모리에 쓸 영역의 시작 어드레스로 제공된다.
이어서, 로우 카운터(414)에서는 이 값으로부터 카운팅을 시작한다. 또한, 레지스터(413)에 저장된 컬럼 어드레스는 컬럼 카운터(424)에 초기값으로 로딩된다. 이에 컬럼 카운터(424)에서는 이 값으로부터 카운팅을 시작한다. 로우 카운터(414)와 컬럼 카운터(424)는 1 페이지 분량의 데이터가 리드될 때까지 카운팅 동작을 수행한다. 따라서, 메인 메모리 코아(420)로부터 1 페이지 분량의 데이터가 액세스된다.
ML 제어 로직부(462)에서는 CR 카피 리드 제어신호를 발생하여 액세스된 데이터가 버퍼 메모리 코아(430)로 인가되도록 카피 패스 스위치(464)를 제어한다. 그리고, BRA, BCA 어드레스 신호를 버퍼 메모리 코아(430)에 제공하여 메인 메모리 코아(420)로부터 제공된 카피 데이터를 저장시킨다.
ML 제어 로직부(462)에서는 카피동작이 수행되는 동안 INT 신호를 액티브 상태로 유지시켜서 호스트(300)에 현재 메인 메모리 코아(420)의 동작 중임을 알린다.
카피 리드 동작이 완료되면, INT 신호는 넌 액티브 상태로 천이된다. 그리고, 카피 패스 스위치(464)는 차단된다.
호스트(300)로부터 어드레스 로딩동작이 완료되면, ML 제어 로직부(462)는 CLE, CE, WE 신호들을 액티브 상태로 발생시켜서 플래쉬 메모리(314)에 라이트 커맨드를 제공한다. 이어서, CLE 신호 대신에 ALE 신호를 액티브 상태로 발생하고, 레지스터(463)에 저장된 어드레스 데이터를 제2 데이터 입출력부(450)를 통하여 플래쉬 메모리(314)에 제공한다.
플래쉬 메모리(314)에서는 제공된 어드레스 데이터를 입력하고 입력된 어드레스 데이터를 시작 어드레스로 하여 1페이지 분량의 데이터를 라이트할 준비를 한다.
버퍼 메모리 코아(430)로부터 독출된 데이터는 제2 데이터 입출력버퍼(450)를 통하여 플래쉬 메모리(314)에 제공된다. 플래쉬 메모리(314)에서는 입력된 데이터를 지정된 저장영역에 저장시킨다. 플래쉬 메모리에서는 쓰기동작 중에는 RB 신호를 액티브 상태로 유지하여 ML 제어 로직부(462)에 알린다. 쓰기 동작이 완료되면 RB 신호가 넌액티브 상태로 천이되고, 이를 응답하여 ML 제어 로직부(462)는 WAIT 신호를 넌액티브 상태로 천이시킴으로써 호스트(300)에서는 PWM 동작이 완료되었음을 인지하게 된다.
따라서, 본 발명에서는 INT 신호가 액티브되는 기간을 제외하고는 플래쉬 메모리 동작과는 관계없이 항상 메인 메모리 코아(420)와 호스트(300) 사이의 데이터 전송이 가능하다.
3) 블록 리드 모드(BRM : Block Read Mode)
플래쉬 메모리에서 1블록은 수십 페이지 예컨대 32페이지들로 구성되므로, 버퍼 메모리 코아(430)의 사이즈가 페이지 사이즈일 경우에는 상술한 PRM 동작을 32번 반복함으로써 달성된다. 만약 버퍼 메모리 사이즈가 블록단위라면, PRM 동작에서 페이지 사이즈가 블록 사이즈로 변경됨으로써 달성된다.
4) 블록 라이트 모드(BWM : Block Write Mode)
플래쉬 메모리에서 1블록은 수십 페이지 예컨대 32페이지들로 구성되므로, 버퍼 메모리의 사이즈가 페이지 사이즈일 경우에는 상술한 PWM 동작을 32번 반복함으로써 달성된다. 만약 버퍼 메모리 사이즈가 블록단위라면, PwM 동작에서 페이지 사이즈가 블록 사이즈로 변경됨으로써 달성된다.
실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
상술한 실시예에서 대표적인 플래쉬 메모리 동작에 대해서만 설명하였지만 다른 동작들도 상술한 실시예와 유사한 방법으로 기존의 플래쉬 메모리 동작과 유사하게 링크 가능하다.
상술한 바와 같이 본 발명에서는 디램과 같은 고속 동작의 휘발성 메모리 내부에 플래시 메모리와 같은 저속 동작 불휘발성 메모리를 인터페이스하는 제어회로를 구비함으로써 시스템에 대해 고속동작의 디램 인터페이스가 가능하므로 시스템에서는 디램 인터페이스만 하면 되므로 시스템 설계의 편리하고 작업의 용이성을 향상시킬 수 있다. 또한, 메모리 제어부가 간단해지므로 시스템 설계가 간단해져서 시스템 보드의 소형화가 가능해진다.
도 1은 본 발명에 의한 마스터 휘발성 메모리의 바람직한 일 실시예의 구성도.
도 2는 도 1의 제어부의 상세 블록도.
도 3 및 도 4는 도 1의 동작 타이밍도.
도 5는 본 발명에 의한 데이터 처리 장치의 바람직한 일 실시에의 구성도.
도 6은 도 5의 멀티 칩 반도체 장치의 메모리 링크 휘발성 메모리 장치의 바람직한 일 실시예의 내부 구성도.

Claims (23)

  1. 멀티 포트 휘발성 메모리 장치에 있어서,
    외부 호스트 시스템 및 상기 멀티 포트 휘발성 메모리 장치간 데이터를 송수신하는 제1 포트;
    수신된 데이터를 저장하고 요청된 저장된 데이터를 읽어들이는 휘발성 메인 메모리 코아;
    수신된 데이터를 저장하고 요청된 저장된 데이터를 읽어들이는 휘발성 서브 메모리 코아;
    상기 제1 포트와 결합되어, 마스터 모드에서 상기 휘발성 메인 메모리 코아와 상기 제1 포트간에 데이터를 주고받고, 슬레이브 모드에서 상기 휘발성 서브 메모리 코아와 상기 제1 포트간에 데이터를 주고받는 메인 인터페이스 회로;
    외부의 비휘발성 메모리 장치와 데이터를 송수신하는 제2 포트; 및
    상기 제2 포트와 결합되어, 상기 슬레이브 모드에서 상기 휘발성 서브 메모리 코아와 상기 제2 포트간에 데이터를 주고받는 서브 인터페이스 회로를 구비한 것을 특징으로 하는 멀티 포트 휘발성 메모리장치.
  2. 제1항에 있어서, 상기 메인 인터페이스부는
    상기 외부 호스트 시스템으로부터 제공된 명령을 디코딩하여 내부 명령제어신호를 발생하는 명령디코더;
    상기 외부 호스트 시스템으로부터 제공된 어드레스신호를 입력하여 내부 어드레스 신호를 발생하는 어드레스 버퍼;
    상기 마스터 모드에서 상기 외부 호스트 시스템과 상기 휘발성 메인 메모리 코아 사이에 데이터를 주고받고, 상기 슬레이브 모드에서 상기 외부 호스트 시스템과 상기 휘발성서브 메모리 코아들간에 데이터를 주고받는 데이터 입출력버퍼;
    상기 외부 호스트 시스템으로부터 제공된 마스터/슬래이브 모드선택신호에 응답하여 상기 어드레스버퍼 및 상기 데이터 입출력버퍼를 통하여 제공된 제어 데이터에 의해 상기 휘발성 메인 메모리 코아 및 상기 휘발성 서브 메모리 코아를 제어하여 상기 마스터 및 상기 슬래이브 동작모드를 제어하는 제어부를 구비한 것을 특징으로 하는 멀티 포트 휘발성 메모리장치.
  3. 제2항에 있어서, 상기 서브 인터페이스부는
    상기 제어부로부터 제공된 제어 데이터에 응답하여 상기 제2 포트에 연결된 외부 플래시 메모리와 상기 휘발성 서브 메모리 코아 사이의 데이터 전송을 제어하는 낸드 플래시 메모리 제어부를 포함하는 것을 특징으로 하는 멀티 포트 휘발성 메모리장치.
  4. 제2항에 있어서, 상기 메인 인터페이스부는
    상기 명령디코더로부터 제공된 전원 제어신호에 응답하여 상기 휘발성 서브 메모리 코아 및 상기 서브 인터페이스부의 전원을 관리하는 전원 관리부를 더 구비한 것을 특징으로 하는 멀티 포트 휘발성 메모리장치.
  5. 제2항에 있어서, 상기 서브 메모리 코아의 사이즈는 적어도 상기 플래시 메모리의 작업단위인 페이지 사이즈 또는 블록 사이즈인 것을 특징으로 하는 멀티 포트 휘발성 메모리장치.
  6. 멀티 포트 휘발성 메모리 장치에 있어서,
    호스트 시스템과 외부 액세스를 하는 제1 포트;
    비휘발성 메모리 장치와 외부 액세스를 하는 제2 포트; 및
    외부 액세스를 하도록 상기 제1 및 제2 포트에 결합된 휘발성 메모리 코어를 포함하는 멀티 포트 휘발성 메모리 장치.
  7. 제6항에 있어서, 상기 휘발성 메모리 코어는
    상기 제1 포트에 결합되어 상기 호스트 시스템으로부터 마스터 모드 신호에응답하여 상기 제1 포트를 통하여 액세스 동작을 수행하는 휘발성 메인 메모리 코아; 및
    상기 호스트 시스템으로부터 슬레이브 모드 신호에 응답하여 상기 제1 포트 및 상기 제2 포트를 통하여 액세스 동작을 수행하는 휘발성 서브 메모리 코아를 포함하는 멀티 포트 휘발성 메모리 장치.
  8. 제7항에 있어서, 상기 휘발성 메인 메모리 코아는 상기 마스터 모드시 상기 제1 포트를 통하여 읽기 및 쓰기 동작을 수행하고, 상기 슬레이브 모드시 상기 휘발성 서브 메모리 코아와 카피 동작을 더 수행하는 것을 특징으로 하는 멀티 포트 휘발성 메모리 장치.
  9. 제7항에 있어서, 상기 휘발성 서브 메모리 코아는 상기 슬레이브 모드시 상기 제1 포트를 통하여 읽기 및 쓰기 동작을 수행하고, 상기 슬레이브 모드시 상기 외부 호스트와 상기 비휘발성 메모리간에 비휘발성 읽기 및 쓰기 동작을 수행하여 상기 외부 호스트로부터 데이터를 수신하고 상기 외부 호스트로 데이터를 전송하는 것을 특징으로 하는 멀티 포트 휘발성 메모리 장치.
  10. 제9항에 있어서, 상기 휘발성 서브 메모리 코어는 플래시 쓰기 동작 모드시 상기 제1 포트로부터 상기 외부 호스트로부터의 데이터를 수신하고 상기 제2 포트를 통하여 상기 데이터를 상기 비휘발성 메모리 장치로 제공하는 것을 특징으로 하는 멀티 포트 휘발성 메모리 장치.
  11. 제9항에 있어서, 상기 휘발성 서브 메모리 코아는 플래시 읽기 동작 모드시 상기 제2 포트를 통하여 상기 비휘발성 메모리로부터 데이터를 수신하고, 상기 제1 포트를 통하여 상기 외부 호스트로 상기 데이터를 제공하는 것을 특징으로 하는 멀티 포트 휘발성 메모리 장치.
  12. 제9항에 있어서, 상기 휘발성 서브 메모리 코어는 페이지 읽기 동작 모드시 상기 제2 포트를 통하여 상기 비휘발성 메모리로부터 데이터를 수신하고, 1 페이지 크기의 단위로 상기 휘발성 메인 메모리 코아로 상기 데이터를 제공하는 것을 특징으로하는 멀티 포트 휘발성 메모리 장치.
  13. 제12항에 있어서, 인터럽트 신호가 비활성화 상태인 경우 상기 휘발성 서브 메모리 코아로부터 수신된 상기 휘발성 메인 메모리 내의 데이터는 상기 외부 호스트에 의해 상기 제1 포트를 통하여 액세스 가능한 것을 특징으로 하는
    멀티 포트 휘발성 메모리 장치.
  14. 제13항에 있어서, 상기 휘발성 서브 메모리 코어는 대기 신호가 비활성화 상태인 경우 상기 비휘발성 메모리와 읽기/쓰기 동작을 수행하는 것을 특징으로 하는 멀티 포트 휘발성 메모리 장치.
  15. 제9항에 있어서, 상기 휘발성 메인 메모리 코어는 페이지 쓰기 동작 모드시 상기 제1 포트를 통하여 상기 외부 호스트로부터 데이터를 수신하고, 상기 비휘발성 메모리 장치로의 쓰기 동작을 위해 1 페이지 크기의 단위로 상기 휘발성 서브 메모리 코아로 상기 데이터를 제공하는 것을 특징으로 하는 멀티 포트 휘발성 메모리 장치.
  16. 제15항에 있어서, 상기 메인 메모리 코아는 상기 데이터가 상기 휘발성 서브 메모리 코아로 제공된 후에 인터럽트 신호가 비활성화 상태인 경우 상기 제1 포트를 통하여 상기 외부 호스트에 의해서 액세스 가능한 것을 특징으로 하는 멀티 포트 휘발성 메모리 장치.
  17. 제15항에 있어서, 상기 휘발성 서브 메모리 코아는 대기 신호가 비활성화 상태인 경우 상기 비휘발성 메모리와 읽기/쓰기 동작을 수행하는 것을 특징으로 하는 멀티 포트 휘발성 메모리 장치.
  18. 제1항에 있어서, 상기 비휘발성 메모리, 상기 휘발성 메인 메모리 코아 및 상기 휘발성 서브 메모리 코아는 단일 패키지 내에 포함되는 것을 특징으로 하는 멀티 포트 휘발성 메모리 장치.
  19. 제1항에 있어서, 상기 제2 포트는 NAND 플래시 메모리에 결합되고, 상기 멀티 포트 휘발성 메모리 장치는 SDRAM을 포함하는 것을 특징으로 하는 멀티 포트 휘발성 메모리 장치.
  20. 메인 메모리 코아;
    버퍼 메모리 코아;
    호스트와 연결된 제1 데이터 입출력 포트와 상기 메인 메모리 코아 사이에 연결되어 데이터의 입출력을 구동하는 제1 데이터 입출력부;
    플래쉬 메모리와 연결된 제2 데이터 입출력 포트와 상기 버퍼 메모리 코아 사이에 연결되어 데이터의 입출력을 구동하는 제2 데이터 입출력부;
    상기 메인 메모리 코아의 어드레스 신호를 저장하기 위한 제1 어드레스 레지스터;
    상기 제1 및 제2 데이터 입출력부 사이에 연결되어 상기 플래쉬 메모리의 어드레스 신호를 저장하기 위한 제2 어드레스 레지스터; 및
    제어부를 구비하고,
    상기 제어부는
    상기 메인 메모리 코아의 데이터 리드 또는 라이트 동작 모드에서는
    상기 호스트로부터 제공된 어드레스 신호에 의해 상기 메인 메모리 코아를 어드레싱하고, 상기 제1 데이터 입출력부를 통하여 데이터를 리드 또는 라이트하고,
    상기 플래쉬 메모리의 데이터 리드 동작 모드에서는,
    상기 호스트로부터 제공된 소스 어드레스 신호를 상기 제1 데이터 입출력부를 통하여 상기 제2 어드레스 레지스터에 저장하고, 목적지 어드레스 신호를 상기 제1 어드레스 레지스터에 저장하고, 상기 제2 어드레스 레지스터에 저장된 소스 어드레스 신호를 상기 플래쉬 메모리의 시작 어드레스로 상기 제2 데이터 입출력부를 통하여 상기 플래쉬 메모리에 제공하고, 상기 플래쉬 메모리로부터 독출된 데이터를 상기 버퍼 메모리 코아에 저장하고, 상기 제1 어드레스 레지스터에 저장된 목적지 어드레스를 메인 메모리 코아의 시작 어드레스로 하여 상기 버퍼 메모리 코아에 저장된 데이터를 상기 메인 메모리 코아에 카피시키고, 상기 메인 메모리 코아에 카피된 데이터를 상기 제1 데이터 입출력부를 통하여 호스트로 독출시키며,
    상기 플래쉬 메모리의 데이터 라이트 동작 모드에서는,
    상기 호스트로부터 제공된 목적지 어드레스 신호를 상기 제1 데이터 입출력부를 통하여 상기 제2 어드레스 레지스터에 저장하고, 소스 어드레스 신호를 상기 제1 어드레스 레지스터에 저장하고, 상기 제1 어드레스 레지스터에 저장된 소스 어드레스 신호를 상기 메인 메모리 코아의 시작 어드레스로 하여 상기 메인 메모리 코아의 데이터를 상기 버퍼 메모리 코아에 카피시키고, 상기 버퍼 메모리 코아에 카피된 데이터를 상기 제2 데이터 입출력부를 통하여 플래쉬 메모리에 출력시키는 것을 특징으로 하는 저속 메모리 링크형 고속 메모리 장치.
  21. 제1 속도로 동작하는 고속 메모리를 억세스하는 호스트;
    상기 제1 속도보다 낮은 속도인 제2 속도로 동작하는 저속 메모리; 및
    상기 저속 메모리와 저속으로 인터페이스하고 상기 호스트와 고속으로 인터페이스하여, 상기 저속 메모리를 상기 호스트에 고속으로 링크시키기 위한 메모리 링크 고속 메모리를 구비한 것을 특징으로 하는 데이터 처리 장치.
  22. 호스트;
    불휘발성 메모리; 및
    상기 불휘발성 메모리와 제1포트를 통하여 인터페이스하고 상기 호스트와 제2 포트를 통하여 인터페이스하여, 상기 불휘발성 메모리를 상기 호스트에 링크시키기 위한 휘발성 메모리를 구비한 것을 특징으로 하는 데이터 처리 장치.
  23. 호스트와 연결하기 위한 연결포트;
    불휘발성 메모리; 및
    상기 불휘발성 메모리와 연결되고 상기 호스트와 상기 연결포트를 통하여 인터페이스하여, 상기 불휘발성 메모리를 상기 호스트에 링크시키기 위한 메모리 링크 휘발성 메모리를 하나의 패키지에 실장시킨 것을 특징으로 하는 멀티 칩 반도체 장치.
KR1020050006176A 2004-01-30 2005-01-24 불휘발성 메모리와 호스트간에 버퍼링 동작을 수행하는멀티 포트 휘발성 메모리 장치, 이를 이용한 멀티-칩패키지 반도체 장치 및 이를 이용한 데이터 처리장치 KR100606242B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR20040006340 2004-01-30
KR1020040006340 2004-01-30

Publications (2)

Publication Number Publication Date
KR20050078206A true KR20050078206A (ko) 2005-08-04
KR100606242B1 KR100606242B1 (ko) 2006-07-31

Family

ID=34806060

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050006176A KR100606242B1 (ko) 2004-01-30 2005-01-24 불휘발성 메모리와 호스트간에 버퍼링 동작을 수행하는멀티 포트 휘발성 메모리 장치, 이를 이용한 멀티-칩패키지 반도체 장치 및 이를 이용한 데이터 처리장치

Country Status (4)

Country Link
US (3) US7411859B2 (ko)
JP (1) JP5203552B2 (ko)
KR (1) KR100606242B1 (ko)
CN (1) CN100481266C (ko)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100717113B1 (ko) * 2005-09-12 2007-05-10 삼성전자주식회사 반도체 메모리 모듈 및 반도체 메모리 시스템
KR100764749B1 (ko) * 2006-10-03 2007-10-08 삼성전자주식회사 멀티-칩 패키지 플래시 메모리 장치 및 그것의 카피 백방법
KR100800484B1 (ko) * 2006-11-03 2008-02-04 삼성전자주식회사 불휘발성 메모리를 위한 버퍼와 디스크를 위한 버퍼를구비하는 데이터 저장 시스템 및 상기 데이터 저장시스템의 데이터 억세스 방법
KR100929313B1 (ko) * 2007-12-31 2009-11-27 주식회사 하이닉스반도체 반도체 메모리 장치
KR101341286B1 (ko) * 2006-03-30 2013-12-12 실리콘 이미지, 인크. 멀티-포트 메모리 디바이스의 포트간 통신
US9189397B2 (en) 2012-10-04 2015-11-17 SK Hynix Inc. Data storage device including buffer memory
KR101665667B1 (ko) * 2015-04-16 2016-10-11 황태래 낸드 플래시 메모리 제어장치

Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8250295B2 (en) 2004-01-05 2012-08-21 Smart Modular Technologies, Inc. Multi-rank memory module that emulates a memory module having a different number of ranks
EP1764803A1 (en) * 2005-09-09 2007-03-21 STMicroelectronics S.r.l. Memory architecture with serial peripheral interface
KR100737913B1 (ko) * 2005-10-04 2007-07-10 삼성전자주식회사 반도체 메모리 장치의 읽기 방법
US8230154B2 (en) * 2007-01-19 2012-07-24 Spansion Llc Fully associative banking for memory
US8301833B1 (en) 2007-06-01 2012-10-30 Netlist, Inc. Non-volatile memory module
US8874831B2 (en) * 2007-06-01 2014-10-28 Netlist, Inc. Flash-DRAM hybrid memory module
US8904098B2 (en) 2007-06-01 2014-12-02 Netlist, Inc. Redundant backup using non-volatile memory
JP2009116702A (ja) * 2007-11-07 2009-05-28 Toshiba Corp 半導体集積回路
US8244937B2 (en) * 2008-09-30 2012-08-14 Micron Technology, Inc. Solid state storage device controller with parallel operation mode
US8549209B2 (en) * 2008-11-04 2013-10-01 Mosaid Technologies Incorporated Bridging device having a configurable virtual page size
KR101556016B1 (ko) * 2009-03-20 2015-10-01 삼성전자주식회사 전원 절약 모드를 갖는 반도체 메모리 장치
US8050092B2 (en) * 2009-05-29 2011-11-01 Seagate Technology Llc NAND flash memory with integrated bit line capacitance
US8149622B2 (en) * 2009-06-30 2012-04-03 Aplus Flash Technology, Inc. Memory system having NAND-based NOR and NAND flashes and SRAM integrated in one chip for hybrid data, code and cache storage
US8667191B2 (en) * 2010-01-15 2014-03-04 Kingston Technology Corporation Managing and indentifying multiple memory storage devices
US8631177B1 (en) * 2010-06-24 2014-01-14 Smsc Holdings S.A.R.L. Multi-port device with controller for storage media device port
US8630418B2 (en) * 2011-01-05 2014-01-14 International Business Machines Corporation Secure management of keys in a key repository
KR20120086952A (ko) * 2011-01-27 2012-08-06 에스케이하이닉스 주식회사 반도체 메모리칩 및 이를 이용한 멀티칩 패키지
US8745369B2 (en) 2011-06-24 2014-06-03 SanDisk Technologies, Inc. Method and memory system for managing power based on semaphores and timers
US8694719B2 (en) 2011-06-24 2014-04-08 Sandisk Technologies Inc. Controller, storage device, and method for power throttling memory operations
US10380022B2 (en) 2011-07-28 2019-08-13 Netlist, Inc. Hybrid memory module and system and method of operating the same
US10838646B2 (en) 2011-07-28 2020-11-17 Netlist, Inc. Method and apparatus for presearching stored data
US10198350B2 (en) 2011-07-28 2019-02-05 Netlist, Inc. Memory module having volatile and non-volatile memory subsystems and method of operation
US20150127890A1 (en) * 2012-06-28 2015-05-07 Hewlett-Packard Development Company, L.P. Memory module with a dual-port buffer
US20140189192A1 (en) * 2012-12-28 2014-07-03 Shlomo Raikin Apparatus and method for a multiple page size translation lookaside buffer (tlb)
US10372551B2 (en) 2013-03-15 2019-08-06 Netlist, Inc. Hybrid memory system with configurable error thresholds and failure analysis capability
US9064562B2 (en) 2013-04-03 2015-06-23 Hewlett-Packard Development Company, L.P. Memory module having multiple memory banks selectively connectable to a local memory controller and an external memory controller
US9436600B2 (en) 2013-06-11 2016-09-06 Svic No. 28 New Technology Business Investment L.L.P. Non-volatile memory storage for multi-channel memory system
US9412294B2 (en) * 2013-08-22 2016-08-09 Boe Technology Group Co., Ltd. Data transmission device, data transmission method and display device
CN103413516B (zh) * 2013-08-22 2016-03-30 京东方科技集团股份有限公司 数据传输装置、数据传输方法及显示装置
US10248328B2 (en) 2013-11-07 2019-04-02 Netlist, Inc. Direct data move between DRAM and storage on a memory module
CN107078740A (zh) * 2014-10-22 2017-08-18 太阳诱电株式会社 可重构设备
CN106155926B (zh) * 2015-04-09 2019-11-26 澜起科技股份有限公司 存储器及存储器的数据交互方法
US9418712B1 (en) * 2015-06-16 2016-08-16 Sandisk Technologies Llc Memory system and method for power management using a token bucket
US9401184B1 (en) 2015-06-16 2016-07-26 Sandisk Technologies Llc Memory system and method for power management
KR102548599B1 (ko) 2016-06-17 2023-06-29 삼성전자주식회사 버퍼메모리를 포함하는 메모리 장치 및 이를 포함하는 메모리 모듈
US9760311B1 (en) 2016-06-23 2017-09-12 Sandisk Technologies Llc Storage system and method for adaptive thermal throttling
US10496584B2 (en) * 2017-05-11 2019-12-03 Samsung Electronics Co., Ltd. Memory system for supporting internal DQ termination of data buffer
US10845866B2 (en) * 2017-06-22 2020-11-24 Micron Technology, Inc. Non-volatile memory system or sub-system
DE102018125297A1 (de) 2017-11-17 2019-05-23 Samsung Electronics Co., Ltd. Speichereinrichtung, die Peer-to-Peer-Kommunikation mit externer Einrichtung ohne Eingriff eines Host durchführt
US10719248B2 (en) 2018-04-20 2020-07-21 Micron Technology, Inc. Apparatuses and methods for counter update operations
KR20200075565A (ko) * 2018-12-18 2020-06-26 에스케이하이닉스 주식회사 스마트 카 시스템
US11301403B2 (en) * 2019-03-01 2022-04-12 Micron Technology, Inc. Command bus in memory
CN111177027B (zh) * 2019-11-15 2023-07-18 深圳宏芯宇电子股份有限公司 动态随机存取存储器、内存管理方法、系统及存储介质
CN110941395B (zh) * 2019-11-15 2023-06-16 深圳宏芯宇电子股份有限公司 动态随机存取存储器、内存管理方法、系统及存储介质
KR20220077400A (ko) 2020-12-02 2022-06-09 삼성전자주식회사 메모리 장치, 메모리 시스템 및 이의 동작 방법
KR102484430B1 (ko) 2020-12-23 2023-01-04 청주대학교 산학협력단 낸드플래시 메모리와 psram을 이용한 비동기용 불휘발성 메모리 모듈

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5600801A (en) * 1993-07-15 1997-02-04 Dell Usa, L.P. Multiple function interface device for option card
JP3789955B2 (ja) 1994-05-20 2006-06-28 株式会社ルネサステクノロジ 半導体記憶装置
US5604710A (en) * 1994-05-20 1997-02-18 Mitsubishi Denki Kabushiki Kaisha Arrangement of power supply and data input/output pads in semiconductor memory device
US5696929A (en) * 1995-10-03 1997-12-09 Intel Corporation Flash EEPROM main memory in a computer system
JP3188840B2 (ja) * 1996-06-14 2001-07-16 インターナショナル・ビジネス・マシーンズ・コーポレ−ション コンピュータ・システムに用いられる周辺装置及びその制御方法
JP3092558B2 (ja) * 1997-09-16 2000-09-25 日本電気株式会社 半導体集積回路装置
KR100512159B1 (ko) 1997-11-25 2006-05-16 삼성전자주식회사 반도체 메모리 장치의 패드 레이 아웃
JP4587500B2 (ja) * 1998-11-11 2010-11-24 ルネサスエレクトロニクス株式会社 半導体集積回路、メモリモジュール、記憶媒体、及び半導体集積回路の救済方法
JP4141581B2 (ja) * 1999-04-05 2008-08-27 株式会社ルネサステクノロジ フラッシュメモリを搭載する記憶装置
JP3668064B2 (ja) * 1999-08-27 2005-07-06 株式会社東芝 半導体記憶装置
JP3871184B2 (ja) * 2000-06-12 2007-01-24 シャープ株式会社 半導体記憶装置
US6691205B2 (en) * 2001-03-05 2004-02-10 M-Systems Flash Disk Pioneers Ltd. Method for using RAM buffers with simultaneous accesses in flash based storage systems
JP4049297B2 (ja) * 2001-06-11 2008-02-20 株式会社ルネサステクノロジ 半導体記憶装置
TWI240864B (en) * 2001-06-13 2005-10-01 Hitachi Ltd Memory device
JP4082913B2 (ja) * 2002-02-07 2008-04-30 株式会社ルネサステクノロジ メモリシステム
JP2003303129A (ja) * 2002-04-02 2003-10-24 Brilliance Semiconductor Inc 知能型多機能複合式メモリ
US7290080B2 (en) * 2002-06-27 2007-10-30 Nazomi Communications Inc. Application processors and memory architecture for wireless applications
CN1717662B (zh) * 2002-11-28 2010-04-28 株式会社瑞萨科技 存储器模块、存储器系统和信息仪器
GB2403574B (en) * 2003-07-03 2005-05-11 Micron Technology Inc Compact decode and multiplexing circuitry for a multi-port memory having a common memory interface
US7315951B2 (en) * 2003-10-27 2008-01-01 Nortel Networks Corporation High speed non-volatile electronic memory configuration
KR100666169B1 (ko) * 2004-12-17 2007-01-09 삼성전자주식회사 플래쉬 메모리 데이터 저장장치

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100717113B1 (ko) * 2005-09-12 2007-05-10 삼성전자주식회사 반도체 메모리 모듈 및 반도체 메모리 시스템
KR101341286B1 (ko) * 2006-03-30 2013-12-12 실리콘 이미지, 인크. 멀티-포트 메모리 디바이스의 포트간 통신
KR100764749B1 (ko) * 2006-10-03 2007-10-08 삼성전자주식회사 멀티-칩 패키지 플래시 메모리 장치 및 그것의 카피 백방법
US7865657B2 (en) 2006-10-03 2011-01-04 Samsung Electronics Co., Ltd. Multi-chip flash memory device and copy-back method thereof
KR100800484B1 (ko) * 2006-11-03 2008-02-04 삼성전자주식회사 불휘발성 메모리를 위한 버퍼와 디스크를 위한 버퍼를구비하는 데이터 저장 시스템 및 상기 데이터 저장시스템의 데이터 억세스 방법
KR100929313B1 (ko) * 2007-12-31 2009-11-27 주식회사 하이닉스반도체 반도체 메모리 장치
US9189397B2 (en) 2012-10-04 2015-11-17 SK Hynix Inc. Data storage device including buffer memory
KR101665667B1 (ko) * 2015-04-16 2016-10-11 황태래 낸드 플래시 메모리 제어장치

Also Published As

Publication number Publication date
US7411859B2 (en) 2008-08-12
US20050169061A1 (en) 2005-08-04
US7782683B2 (en) 2010-08-24
CN100481266C (zh) 2009-04-22
CN1716453A (zh) 2006-01-04
JP5203552B2 (ja) 2013-06-05
US7907469B2 (en) 2011-03-15
JP2005216312A (ja) 2005-08-11
US20080285372A1 (en) 2008-11-20
KR100606242B1 (ko) 2006-07-31
US20080266988A1 (en) 2008-10-30

Similar Documents

Publication Publication Date Title
KR100606242B1 (ko) 불휘발성 메모리와 호스트간에 버퍼링 동작을 수행하는멀티 포트 휘발성 메모리 장치, 이를 이용한 멀티-칩패키지 반도체 장치 및 이를 이용한 데이터 처리장치
US7573753B2 (en) Semiconductor device
US9977731B2 (en) Bridging device having a configurable virtual page size
KR100725100B1 (ko) 포트간 데이터 전송기능을 갖는 멀티패쓰 억세스블 반도체메모리 장치
KR100506062B1 (ko) 복합형 메모리 장치
US20090089487A1 (en) Multiport semiconductor memory device having protocol-defined area and method of accessing the same
US20100115172A1 (en) Bridge device having a virtual page buffer
US20060294295A1 (en) DRAM chip device well-communicated with flash memory chip and multi-chip package comprising such a device
KR20100133649A (ko) 메모리 링크 아키텍쳐에서 파워 오프 시 데이터 로스를 방지하는 기능을 갖는 멀티 프로세서 시스템
KR100688537B1 (ko) 다수개의 프로세서들에 억세스 가능한 메모리 장치를 갖는시스템
US6523755B2 (en) Semiconductor memory device
JP2001052479A (ja) メモリ装置
KR20020029760A (ko) 집적 회로 시스템
KR20090092371A (ko) 래치타입 메모리 셀들로 이루어진 공유 메모리 영역을 갖는멀티포트 반도체 메모리 장치 및 그를 채용한 멀티프로세서 시스템과 멀티포트 반도체 메모리 장치의구동방법
US20090249030A1 (en) Multiprocessor System Having Direct Transfer Function for Program Status Information in Multilink Architecture
JPH0916470A (ja) 半導体記憶装置
KR20050070083A (ko) 데이터 전송 방법 및 시스템
KR20090032416A (ko) 다이렉트 억세스 부팅동작을 갖는 멀티 프로세서 시스템 및그에 따른 다이렉트 억세스 부팅방법
JPH0146946B2 (ko)
US20090216961A1 (en) Multi-port semiconductor memory device for reducing data transfer event and access method therefor
KR100851849B1 (ko) 휴대용 단말기 및 그것의 데이터 기입 및 독출 방법
JPH08335190A (ja) メモリカード制御装置
JPH03240854A (ja) マイクロコンピュータ
JPH0512182A (ja) ダイレクトメモリアクセス制御装置
JP2010061618A (ja) メモリシステム

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130701

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140630

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20150630

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20160630

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20170630

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20180629

Year of fee payment: 13