JPH08335190A - メモリカード制御装置 - Google Patents
メモリカード制御装置Info
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- JPH08335190A JPH08335190A JP7139663A JP13966395A JPH08335190A JP H08335190 A JPH08335190 A JP H08335190A JP 7139663 A JP7139663 A JP 7139663A JP 13966395 A JP13966395 A JP 13966395A JP H08335190 A JPH08335190 A JP H08335190A
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- data
- memory card
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Abstract
(57)【要約】
【目的】 ＩＣピン数を増大することなく大容量のデー
タ一時記憶手段を配備し、高速アクセスを可能にしたメ
モリカード制御装置を提供する。 【構成】 メモリカードにデータの読み出しあるいは書
き込みを指示するための信号を出力する第１の入出力制
御端子と、データ一時記憶手段に、データの読み出しあ
るいは書き込みを指示するための信号を出力する第２の
入出力制御端子と、データの送受信を行うためのデータ
端子と、アドレス情報を出力するためのアドレス端子と
を有し、第１の入出力制御端子からメモリカードにデー
タの読み出しあるいは書き込みを指示する場合、及び、
第２の入出力制御端子からデータ一時記憶手段にデータ
の読み出しあるいは書き込みを指示する場合、共にアド
レス端子からアドレス情報を出力し、データ端子からデ
ータの入出力を行う。
タ一時記憶手段を配備し、高速アクセスを可能にしたメ
モリカード制御装置を提供する。 【構成】 メモリカードにデータの読み出しあるいは書
き込みを指示するための信号を出力する第１の入出力制
御端子と、データ一時記憶手段に、データの読み出しあ
るいは書き込みを指示するための信号を出力する第２の
入出力制御端子と、データの送受信を行うためのデータ
端子と、アドレス情報を出力するためのアドレス端子と
を有し、第１の入出力制御端子からメモリカードにデー
タの読み出しあるいは書き込みを指示する場合、及び、
第２の入出力制御端子からデータ一時記憶手段にデータ
の読み出しあるいは書き込みを指示する場合、共にアド
レス端子からアドレス情報を出力し、データ端子からデ
ータの入出力を行う。
Description
【０００１】
【産業上の利用分野】近年、磁気カードに代表されるよ
うなカードが社会生活の中に広く浸透してきている。磁
気カードよりも記憶容量が大きく、セキュリティが高
く、より高度で複雑な機能性を有するカードとして半導
体メモリを内蔵するメモリカードが注目されてきてい
る。
うなカードが社会生活の中に広く浸透してきている。磁
気カードよりも記憶容量が大きく、セキュリティが高
く、より高度で複雑な機能性を有するカードとして半導
体メモリを内蔵するメモリカードが注目されてきてい
る。
【０００２】本発明は、メモリカードとデータの送受信
を行う制御装置に関し、特にデータの高速アクセスに適
したメモリカード制御装置に関する。
を行う制御装置に関し、特にデータの高速アクセスに適
したメモリカード制御装置に関する。
【０００３】
【従来の技術】メモリカードに内蔵される半導体メモリ
としては、バックアップ電源がなくても記憶内容を保持
できるように、通常フラッシュメモリが使用される。フ
ラッシュメモリは、複数の記憶領域をまとめたセクタ単
位にのみデータの書き込み及び読出しが可能である。従
って、バイト単位のアクセスを行う場合にも、アクセス
すべき記憶領域を含むセクタ全体にアクセスする必要が
ある。
としては、バックアップ電源がなくても記憶内容を保持
できるように、通常フラッシュメモリが使用される。フ
ラッシュメモリは、複数の記憶領域をまとめたセクタ単
位にのみデータの書き込み及び読出しが可能である。従
って、バイト単位のアクセスを行う場合にも、アクセス
すべき記憶領域を含むセクタ全体にアクセスする必要が
ある。
【０００４】メモリカード内の記憶領域の使用状況を管
理するための管理データが格納されるディレクトリ領域
は、バイト単位で頻繁にアクセスされる。このとき、ア
クセスすべき記憶領域を含むセクタ全体にアクセスする
ため、アクセス時間が長くなる。
理するための管理データが格納されるディレクトリ領域
は、バイト単位で頻繁にアクセスされる。このとき、ア
クセスすべき記憶領域を含むセクタ全体にアクセスする
ため、アクセス時間が長くなる。
【０００５】ディレクトリ領域へのアクセス時間を短く
するために、メモリカード制御装置内にＳＲＡＭバッフ
ァを設け、メモリカードのディレクトリ領域全体を一旦
ＳＲＡＭバッファにコピーする方法が採られる場合があ
る。ディレクトリ領域をＳＲＡＭバッファにコピーした
後は、このＳＲＡＭバッファにアクセスすればよい。Ｓ
ＲＡＭバッファにはバイト単位でアクセスが可能であ
り、かつ応答速度も速いため、高速アクセスが可能にな
る。
するために、メモリカード制御装置内にＳＲＡＭバッフ
ァを設け、メモリカードのディレクトリ領域全体を一旦
ＳＲＡＭバッファにコピーする方法が採られる場合があ
る。ディレクトリ領域をＳＲＡＭバッファにコピーした
後は、このＳＲＡＭバッファにアクセスすればよい。Ｓ
ＲＡＭバッファにはバイト単位でアクセスが可能であ
り、かつ応答速度も速いため、高速アクセスが可能にな
る。
【０００６】
【発明が解決しようとする課題】ディレクトリ領域用の
ＳＲＡＭバッファを設けることにより、ディレクトリ領
域の管理データへの高速アクセスが可能になる。しか
し、ディレクトリ領域以外の記憶領域へはセクタ単位で
のみアクセスが可能であるため、アクセスに時間がかか
る。
ＳＲＡＭバッファを設けることにより、ディレクトリ領
域の管理データへの高速アクセスが可能になる。しか
し、ディレクトリ領域以外の記憶領域へはセクタ単位で
のみアクセスが可能であるため、アクセスに時間がかか
る。
【０００７】メモリカードの記憶容量と同等以上の記憶
容量を有するＳＲＡＭバッファを準備し、メモリカード
の全ての記憶領域の情報をＳＲＡＭバッファに転送して
おけば、アクセス時間を短縮することができる。しか
し、このような大容量のＳＲＡＭバッファをメモリカー
ド制御ＩＣと同一のチップ上に配備すると、チップ面積
が大きくなってしまう。ＳＲＡＭバッファを外付けにす
る場合には、メモリカード制御ＩＣのピン数が増大す
る。
容量を有するＳＲＡＭバッファを準備し、メモリカード
の全ての記憶領域の情報をＳＲＡＭバッファに転送して
おけば、アクセス時間を短縮することができる。しか
し、このような大容量のＳＲＡＭバッファをメモリカー
ド制御ＩＣと同一のチップ上に配備すると、チップ面積
が大きくなってしまう。ＳＲＡＭバッファを外付けにす
る場合には、メモリカード制御ＩＣのピン数が増大す
る。
【０００８】本発明の目的は、ＩＣピン数を増大するこ
となく大容量のデータ一時記憶手段を配備し、高速アク
セスを可能にしたメモリカード制御装置を提供すること
である。
となく大容量のデータ一時記憶手段を配備し、高速アク
セスを可能にしたメモリカード制御装置を提供すること
である。
【０００９】
【課題を解決するための手段】本発明の一観点による
と、複数のデータ記憶領域を有し、アドレス情報で１つ
のデータ記憶領域を特定することができるメモリカード
に、データの読み出しあるいは書き込みを指示するため
の信号を出力する第１の入出力制御端子と、複数のデー
タ記憶領域を有し、アドレス情報で１つのデータ記憶領
域を特定することができるデータ一時記憶手段に、デー
タの読み出しあるいは書き込みを指示するための信号を
出力する第２の入出力制御端子と、前記メモリカードも
しくは前記データ一時記憶手段とデータの送受信を行う
ためのデータ端子と、前記メモリカードもしくは前記デ
ータ一時記憶手段のデータ記憶領域を特定するアドレス
情報を出力するためのアドレス端子とを有し、前記第１
の入出力制御端子から前記メモリカードにデータの読み
出しあるいは書き込みを指示する場合、及び、前記第２
の入出力制御端子から前記データ一時記憶手段にデータ
の読み出しあるいは書き込みを指示する場合、共に前記
アドレス端子からアドレス情報を出力し、前記データ端
子からデータの入出力を行うメモリカード制御装置が提
供される。
と、複数のデータ記憶領域を有し、アドレス情報で１つ
のデータ記憶領域を特定することができるメモリカード
に、データの読み出しあるいは書き込みを指示するため
の信号を出力する第１の入出力制御端子と、複数のデー
タ記憶領域を有し、アドレス情報で１つのデータ記憶領
域を特定することができるデータ一時記憶手段に、デー
タの読み出しあるいは書き込みを指示するための信号を
出力する第２の入出力制御端子と、前記メモリカードも
しくは前記データ一時記憶手段とデータの送受信を行う
ためのデータ端子と、前記メモリカードもしくは前記デ
ータ一時記憶手段のデータ記憶領域を特定するアドレス
情報を出力するためのアドレス端子とを有し、前記第１
の入出力制御端子から前記メモリカードにデータの読み
出しあるいは書き込みを指示する場合、及び、前記第２
の入出力制御端子から前記データ一時記憶手段にデータ
の読み出しあるいは書き込みを指示する場合、共に前記
アドレス端子からアドレス情報を出力し、前記データ端
子からデータの入出力を行うメモリカード制御装置が提
供される。
【００１０】本発明の他の観点によると、さらに、複数
のデータ記憶領域を有し、アドレス情報で１つのデータ
記憶領域を特定することができる半導体メモリであっ
て、前記第２の入出力制御端子、前記データ端子及び前
記アドレス端子に接続され、前記第２の入出力制御端子
から出力されたデータの読み出しあるいは書き込み指示
信号に基づいて、前記アドレス端子から出力されたアド
レス情報で特定されるデータ記憶領域と前記データ端子
との間でデータの送受信を行う前記半導体メモリと、前
記メモリカードの外部信号端子に電気的に接触するため
の外部入出力制御端子、外部アドレス端子、及び外部デ
ータ端子を有し、前記外部入出力制御端子は前記第１の
入出力制御端子に、前記外部アドレス端子は前記アドレ
ス端子に、前記外部データ端子は前記データ端子にそれ
ぞれ電気的に接続されているメモリカード制御装置が提
供される。
のデータ記憶領域を有し、アドレス情報で１つのデータ
記憶領域を特定することができる半導体メモリであっ
て、前記第２の入出力制御端子、前記データ端子及び前
記アドレス端子に接続され、前記第２の入出力制御端子
から出力されたデータの読み出しあるいは書き込み指示
信号に基づいて、前記アドレス端子から出力されたアド
レス情報で特定されるデータ記憶領域と前記データ端子
との間でデータの送受信を行う前記半導体メモリと、前
記メモリカードの外部信号端子に電気的に接触するため
の外部入出力制御端子、外部アドレス端子、及び外部デ
ータ端子を有し、前記外部入出力制御端子は前記第１の
入出力制御端子に、前記外部アドレス端子は前記アドレ
ス端子に、前記外部データ端子は前記データ端子にそれ
ぞれ電気的に接続されているメモリカード制御装置が提
供される。
【００１１】
【作用】メモリカード制御装置内にデータ一時記憶手段
用の端子が設けられているため、データ一時記憶手段と
して、独立の半導体メモリチップを使用することができ
る。このため、データ一時記憶手段の記憶容量を容易に
増加することができる。また、メモリカード制御装置の
アドレス端子とデータ端子が、データ一時記憶手段用と
メモリカード用とを兼ねているため、アドレス端子数及
びデータ端子数の増加を防止できる。
用の端子が設けられているため、データ一時記憶手段と
して、独立の半導体メモリチップを使用することができ
る。このため、データ一時記憶手段の記憶容量を容易に
増加することができる。また、メモリカード制御装置の
アドレス端子とデータ端子が、データ一時記憶手段用と
メモリカード用とを兼ねているため、アドレス端子数及
びデータ端子数の増加を防止できる。
【００１２】メモリカードを外部入出力端子、外部アド
レス端子、及び外部データ端子に接続し、メモリカード
内のデータを読み出してデータ一時記憶手段に転送す
る。データ一時記憶手段の記憶容量をメモリカードの記
憶容量以上にしておけば、メモリカード内の全データを
データ一時記憶手段に転送することができる。データに
アクセスする場合は、データ一時記憶手段に転送された
データにアクセスする。メモリカードを取り外す前に、
データ一時記憶手段に記憶されているデータをメモリカ
ードに転送する。
レス端子、及び外部データ端子に接続し、メモリカード
内のデータを読み出してデータ一時記憶手段に転送す
る。データ一時記憶手段の記憶容量をメモリカードの記
憶容量以上にしておけば、メモリカード内の全データを
データ一時記憶手段に転送することができる。データに
アクセスする場合は、データ一時記憶手段に転送された
データにアクセスする。メモリカードを取り外す前に、
データ一時記憶手段に記憶されているデータをメモリカ
ードに転送する。
【００１３】データ一時記憶手段には半導体メモリを使
用することができるため、データの高速アクセスが可能
になる。また、頻繁に書き換えられるデータに関して、
メモリカードの書換え回数を削減することができる。
用することができるため、データの高速アクセスが可能
になる。また、頻繁に書き換えられるデータに関して、
メモリカードの書換え回数を削減することができる。
【００１４】
【実施例】図１を参照して、本発明の実施例について説
明する。図１（Ａ）は、本発明の実施例によるメモリカ
ード制御装置１０とメモリカード３との接続構成を示
す。メモリカード制御装置１０は、メモリカード制御Ｉ
Ｃ１１、ＳＲＡＭバッファ１２、外部ＰＣイネーブル端
子ＴPCE 、外部ＰＣライトイネーブル端子ＴPWE 、外部
ＰＣアウトプットイネーブル端子ＴPOE 、外部アドレス
端子ＴADD 、外部データ端子ＴDT、及び外部ビジー端子
ＴBUSYを含んで構成されている。
明する。図１（Ａ）は、本発明の実施例によるメモリカ
ード制御装置１０とメモリカード３との接続構成を示
す。メモリカード制御装置１０は、メモリカード制御Ｉ
Ｃ１１、ＳＲＡＭバッファ１２、外部ＰＣイネーブル端
子ＴPCE 、外部ＰＣライトイネーブル端子ＴPWE 、外部
ＰＣアウトプットイネーブル端子ＴPOE 、外部アドレス
端子ＴADD 、外部データ端子ＴDT、及び外部ビジー端子
ＴBUSYを含んで構成されている。
【００１５】ＳＲＡＭバッファ１２は、チップイネーブ
ル端子（−ＣＥ２）、ライトイネーブル端子（−ＷＥ
２）、アウトプットイネーブル端子（−ＯＥ２）、アド
レス端子ＡＤＤ２、及びデータ端子ＤＴ２を有する。さ
らに、ＳＲＡＭバッファ１２は、複数のデータ記憶領域
を有し、各記憶領域はアドレス端子ＡＤＤ２から入力さ
れるアドレス情報によって特定される。チップイネーブ
ル端子（−ＣＥ２）がハイレベルのときアクセス不能状
態になり、ローレベルのときアクセス可能状態になる。
ル端子（−ＣＥ２）、ライトイネーブル端子（−ＷＥ
２）、アウトプットイネーブル端子（−ＯＥ２）、アド
レス端子ＡＤＤ２、及びデータ端子ＤＴ２を有する。さ
らに、ＳＲＡＭバッファ１２は、複数のデータ記憶領域
を有し、各記憶領域はアドレス端子ＡＤＤ２から入力さ
れるアドレス情報によって特定される。チップイネーブ
ル端子（−ＣＥ２）がハイレベルのときアクセス不能状
態になり、ローレベルのときアクセス可能状態になる。
【００１６】ライトイネーブル端子（−ＷＥ２）がロー
レベルのとき、ＳＲＡＭバッファ１２は書込状態にな
る。このとき、アドレス端子ＡＤＤ２に入力されている
アドレス情報で指定される記憶領域に、データ端子ＤＴ
２に入力されているデータを書き込む。アウトプットイ
ネーブル端子（−ＯＥ２）がローレベルのとき、ＳＲＡ
Ｍバッファ１２は読出状態になる。このとき、アドレス
端子ＡＤＤ２に入力されているアドレス情報で指定され
る記憶領域の情報を、データ端子ＤＴ２に出力する。
レベルのとき、ＳＲＡＭバッファ１２は書込状態にな
る。このとき、アドレス端子ＡＤＤ２に入力されている
アドレス情報で指定される記憶領域に、データ端子ＤＴ
２に入力されているデータを書き込む。アウトプットイ
ネーブル端子（−ＯＥ２）がローレベルのとき、ＳＲＡ
Ｍバッファ１２は読出状態になる。このとき、アドレス
端子ＡＤＤ２に入力されているアドレス情報で指定され
る記憶領域の情報を、データ端子ＤＴ２に出力する。
【００１７】メモリカード制御ＩＣ１１は、チップイネ
ーブル端子（−ＣＥ１）、ＰＣイネーブル端子（−ＰＣ
Ｅ１）、ライトイネーブル端子（−ＷＥ１）、アウトプ
ットイネーブル端子（−ＯＥ１）、アドレス端子ＡＤＤ
１、データ端子ＤＴ１、及びビジー端子ＢＵＳＹ１を有
する。アドレス端子ＡＤＤ１は、ＳＲＡＭバッファ１２
のアドレス端子ＡＤＤ２に接続されると共に、外部アド
レス端子ＴADD に接続されている。データ端子ＤＴ１
は、ＳＲＡＭバッファ１２のデータ端子ＤＴ２に接続さ
れると共に、外部データ端子ＴDTに接続されている。
ーブル端子（−ＣＥ１）、ＰＣイネーブル端子（−ＰＣ
Ｅ１）、ライトイネーブル端子（−ＷＥ１）、アウトプ
ットイネーブル端子（−ＯＥ１）、アドレス端子ＡＤＤ
１、データ端子ＤＴ１、及びビジー端子ＢＵＳＹ１を有
する。アドレス端子ＡＤＤ１は、ＳＲＡＭバッファ１２
のアドレス端子ＡＤＤ２に接続されると共に、外部アド
レス端子ＴADD に接続されている。データ端子ＤＴ１
は、ＳＲＡＭバッファ１２のデータ端子ＤＴ２に接続さ
れると共に、外部データ端子ＴDTに接続されている。
【００１８】メモリカード制御ＩＣ１１のチップイネー
ブル端子（−ＣＥ１）はＳＲＡＭバッファ１２のチップ
イネーブル端子（−ＣＥ２）に接続され、ＰＣイネーブ
ル端子（−ＰＣＥ１）は外部ＰＣイネーブル端子ＴPCE
に接続されている。ライトイネーブル端子（−ＷＥ１）
は、ＳＲＡＭバッファ１２のライトイネーブル端子（−
ＷＥ２）に接続されると共に、外部ＰＣライトイネーブ
ル端子ＴPWE に接続されている。同様に、アウトプット
イネーブル端子（−ＯＥ１）は、ＳＲＡＭバッファ１２
のアウトプットイネーブル端子（−ＯＥ２）に接続され
ると共に、外部ＰＣアウトプットイネーブル端子ＴPOE
に接続されている。ビジー端子ＢＵＳＹ１は、外部ビジ
ー端子ＴBUSYに接続されている。
ブル端子（−ＣＥ１）はＳＲＡＭバッファ１２のチップ
イネーブル端子（−ＣＥ２）に接続され、ＰＣイネーブ
ル端子（−ＰＣＥ１）は外部ＰＣイネーブル端子ＴPCE
に接続されている。ライトイネーブル端子（−ＷＥ１）
は、ＳＲＡＭバッファ１２のライトイネーブル端子（−
ＷＥ２）に接続されると共に、外部ＰＣライトイネーブ
ル端子ＴPWE に接続されている。同様に、アウトプット
イネーブル端子（−ＯＥ１）は、ＳＲＡＭバッファ１２
のアウトプットイネーブル端子（−ＯＥ２）に接続され
ると共に、外部ＰＣアウトプットイネーブル端子ＴPOE
に接続されている。ビジー端子ＢＵＳＹ１は、外部ビジ
ー端子ＴBUSYに接続されている。
【００１９】メモリカード３は、ＰＣイネーブル端子
（−ＰＣＥ３）、ライトイネーブル端子（−ＰＷＥ
３）、アウトプットイネーブル端子（−ＰＯＥ３）、ア
ドレス端子ＡＤＤ３、データ入出力端子ＤＴ３、及びビ
ジー端子ＢＵＳＹ３を有する。メモリカード３は、さら
に、複数のデータ記憶領域を有する。メモリカード３内
のデータ記憶領域は複数のセクタに分割されており、各
記憶領域はセクタ番号とセクタ内アドレス情報により特
定される。セクタ番号は、アドレス端子ＡＤＤ３から入
力されるアドレス情報により特定される。
（−ＰＣＥ３）、ライトイネーブル端子（−ＰＷＥ
３）、アウトプットイネーブル端子（−ＰＯＥ３）、ア
ドレス端子ＡＤＤ３、データ入出力端子ＤＴ３、及びビ
ジー端子ＢＵＳＹ３を有する。メモリカード３は、さら
に、複数のデータ記憶領域を有する。メモリカード３内
のデータ記憶領域は複数のセクタに分割されており、各
記憶領域はセクタ番号とセクタ内アドレス情報により特
定される。セクタ番号は、アドレス端子ＡＤＤ３から入
力されるアドレス情報により特定される。
【００２０】また、メモリカード３内には、アドレスカ
ウンタが配備されており、アドレスカウンタによりセク
タ内の１つの記憶領域が特定される。１つの記憶領域が
アクセスされるとアドレスカウンタが更新され、次の記
憶領域がアクセス可能になる。アドレス端子ＡＤＤ３に
入力されているアドレス情報で特定されたセクタ内のす
べての記憶領域がアクセスされると、メモリカード３は
ビジー端子ＢＵＳＹ３にビジー信号を出力する。ビジー
信号が出力されている期間は、メモリカード３にアクセ
スすることができない。メモリカード３がアクセス可能
状態になると、ビジー信号の出力を停止する。
ウンタが配備されており、アドレスカウンタによりセク
タ内の１つの記憶領域が特定される。１つの記憶領域が
アクセスされるとアドレスカウンタが更新され、次の記
憶領域がアクセス可能になる。アドレス端子ＡＤＤ３に
入力されているアドレス情報で特定されたセクタ内のす
べての記憶領域がアクセスされると、メモリカード３は
ビジー端子ＢＵＳＹ３にビジー信号を出力する。ビジー
信号が出力されている期間は、メモリカード３にアクセ
スすることができない。メモリカード３がアクセス可能
状態になると、ビジー信号の出力を停止する。
【００２１】メモリカード制御装置１０からメモリカー
ド３のデータにアクセスする時は、メモリカード３のＰ
Ｃイネーブル端子（−ＰＣＥ３）、ライトイネーブル端
子（−ＰＷＥ３）、アウトプットイネーブル端子（−Ｐ
ＯＥ３）、アドレス端子ＡＤＤ３、及びデータ入出力端
子ＤＴ３を、それぞれ外部ＰＣイネーブル端子ＴPCE、
外部ＰＣライトイネーブル端子ＴPWE 、外部ＰＣアウト
プットイネーブル端子ＴPOE 、外部アドレス端子
ＴADD 、及び外部データ端子ＴDTに接続する。
ド３のデータにアクセスする時は、メモリカード３のＰ
Ｃイネーブル端子（−ＰＣＥ３）、ライトイネーブル端
子（−ＰＷＥ３）、アウトプットイネーブル端子（−Ｐ
ＯＥ３）、アドレス端子ＡＤＤ３、及びデータ入出力端
子ＤＴ３を、それぞれ外部ＰＣイネーブル端子ＴPCE、
外部ＰＣライトイネーブル端子ＴPWE 、外部ＰＣアウト
プットイネーブル端子ＴPOE 、外部アドレス端子
ＴADD 、及び外部データ端子ＴDTに接続する。
【００２２】メモリカード３は、チップイネーブル端子
（−ＰＣＥ３）がハイレベルのときアクセス不能状態に
なり、ローレベルのときアクセス可能状態になる。ライ
トイネーブル端子（−ＰＷＥ３）がローレベルのとき、
メモリカード３は書込状態になる。このとき、アドレス
端子ＡＤＤ３に入力されているアドレス情報及びメモリ
カード３内のアドレスカウンタで指定される記憶領域
に、データ入出力端子ＤＴ３に入力されているデータを
書き込む。アウトプットイネーブル端子（−ＰＯＥ３）
がローレベルのとき、メモリカード３は読出状態にな
る。このとき、アドレス端子ＡＤＤ３に入力されている
アドレス情報及びメモリカード３内のアドレスカウンタ
で指定される記憶領域の情報を、データ入出力端子ＤＴ
３に出力する。
（−ＰＣＥ３）がハイレベルのときアクセス不能状態に
なり、ローレベルのときアクセス可能状態になる。ライ
トイネーブル端子（−ＰＷＥ３）がローレベルのとき、
メモリカード３は書込状態になる。このとき、アドレス
端子ＡＤＤ３に入力されているアドレス情報及びメモリ
カード３内のアドレスカウンタで指定される記憶領域
に、データ入出力端子ＤＴ３に入力されているデータを
書き込む。アウトプットイネーブル端子（−ＰＯＥ３）
がローレベルのとき、メモリカード３は読出状態にな
る。このとき、アドレス端子ＡＤＤ３に入力されている
アドレス情報及びメモリカード３内のアドレスカウンタ
で指定される記憶領域の情報を、データ入出力端子ＤＴ
３に出力する。
【００２３】なお、メモリカード制御ＩＣ１１、ＳＲＡ
Ｍバッファ１２及びメモリカード３のアドレス端子とデ
ータ端子は、実際には複数の端子から構成される。例え
ば、記憶されるデータが８ビットで記憶容量が３２Ｍバ
イトであれば、アドレス端子ＡＤＤ１、ＡＤＤ２は２５
個、データ端子は８個になる。また、メモリカードの１
セクタが５１２バイトであれば、アドレス端子ＡＤＤ３
は１６個になる。この場合、アドレス端子ＡＤＤ１のう
ち上位１６個のみがアドレス端子ＡＤＤ３に接続され
る。
Ｍバッファ１２及びメモリカード３のアドレス端子とデ
ータ端子は、実際には複数の端子から構成される。例え
ば、記憶されるデータが８ビットで記憶容量が３２Ｍバ
イトであれば、アドレス端子ＡＤＤ１、ＡＤＤ２は２５
個、データ端子は８個になる。また、メモリカードの１
セクタが５１２バイトであれば、アドレス端子ＡＤＤ３
は１６個になる。この場合、アドレス端子ＡＤＤ１のう
ち上位１６個のみがアドレス端子ＡＤＤ３に接続され
る。
【００２４】次に、図１（Ｂ）を参照してデータアクセ
ス方法を説明する。図１（Ｂ）は、メモリカード制御Ｉ
Ｃ１１からＳＲＡＭバッファ１２もしくはメモリカード
３にアクセスするときのタイミングチャートを示す。図
の上段から、アドレス端子ＡＤＤ１、チップイネーブル
端子（−ＣＥ１）、ＰＣイネーブル端子（−ＰＣＥ
１）、ライトイネーブル端子（−ＷＥ１）もしくはアウ
トプットイネーブル端子（−ＯＥ１）、及びデータ端子
ＤＴ１に現れる信号を示す。図の左半分はＳＲＡＭバッ
ファ１２へのアクセス、右半分はメモリカード３へのア
クセス時のシーケンスを示す。
ス方法を説明する。図１（Ｂ）は、メモリカード制御Ｉ
Ｃ１１からＳＲＡＭバッファ１２もしくはメモリカード
３にアクセスするときのタイミングチャートを示す。図
の上段から、アドレス端子ＡＤＤ１、チップイネーブル
端子（−ＣＥ１）、ＰＣイネーブル端子（−ＰＣＥ
１）、ライトイネーブル端子（−ＷＥ１）もしくはアウ
トプットイネーブル端子（−ＯＥ１）、及びデータ端子
ＤＴ１に現れる信号を示す。図の左半分はＳＲＡＭバッ
ファ１２へのアクセス、右半分はメモリカード３へのア
クセス時のシーケンスを示す。
【００２５】時刻ｔ0 において、メモリカード制御ＩＣ
１１はＳＲＡＭバッファ１２のアクセスすべきデータ記
憶領域を特定するアドレス情報をアドレス端子ＡＤＤ１
に出力する。時刻ｔ1 において、チップイネーブル端子
（−ＣＥ１）をローレベルにする。これにより、ＳＲＡ
Ｍバッファ１２がアクセス可能状態になる。このとき、
ＰＣイネーブル端子（−ＰＣＥ１）はハイレベルである
ため、メモリカード３はアクセス不能状態である。
１１はＳＲＡＭバッファ１２のアクセスすべきデータ記
憶領域を特定するアドレス情報をアドレス端子ＡＤＤ１
に出力する。時刻ｔ1 において、チップイネーブル端子
（−ＣＥ１）をローレベルにする。これにより、ＳＲＡ
Ｍバッファ１２がアクセス可能状態になる。このとき、
ＰＣイネーブル端子（−ＰＣＥ１）はハイレベルである
ため、メモリカード３はアクセス不能状態である。
【００２６】ＳＲＡＭバッファ１２にデータを書き込む
ときは、時刻ｔ2 においてライトイネーブル端子（−Ｗ
Ｅ１）をローレベルにし、時刻ｔ3 においてデータ端子
ＤＴ１から書き込むべきデータを出力する。ＳＲＡＭバ
ッファ１２は、アドレス情報で特定された記憶領域にデ
ータバス上のデータを書き込む。書き込みが終了する
と、時刻ｔ4 においてライトイネーブル端子（−ＷＥ
１）をハイレベルに戻す。時刻ｔ5 において、チップイ
ネーブル端子（−ＣＥ１）をハイレベルに戻すと共にデ
ータ端子ＤＴ１からのデータ出力を停止する。
ときは、時刻ｔ2 においてライトイネーブル端子（−Ｗ
Ｅ１）をローレベルにし、時刻ｔ3 においてデータ端子
ＤＴ１から書き込むべきデータを出力する。ＳＲＡＭバ
ッファ１２は、アドレス情報で特定された記憶領域にデ
ータバス上のデータを書き込む。書き込みが終了する
と、時刻ｔ4 においてライトイネーブル端子（−ＷＥ
１）をハイレベルに戻す。時刻ｔ5 において、チップイ
ネーブル端子（−ＣＥ１）をハイレベルに戻すと共にデ
ータ端子ＤＴ１からのデータ出力を停止する。
【００２７】ＳＲＡＭバッファ１２からデータを読み出
すときは、時刻ｔ2 においてアウトプットイネーブル端
子（−ＯＥ１）をローレベルにする。時刻ｔ3 におい
て、ＳＲＡＭバッファ１２はアドレス情報で特定された
記憶領域のデータをデータ端子ＤＴ２から出力する。デ
ータ端子ＤＴ２から出力されたデータは、メモリカード
制御ＩＣ１１のデータ端子ＤＴ１に入力される。データ
読出しが終了すると、時刻ｔ4 においてアウトプットイ
ネーブル端子（−ＯＥ１）をハイレベルに戻す。時刻ｔ
5 において、チップイネーブル端子（−ＣＥ１）をハイ
レベルに戻すとＳＲＡＭバッファ１２からのデータ出力
は停止する。
すときは、時刻ｔ2 においてアウトプットイネーブル端
子（−ＯＥ１）をローレベルにする。時刻ｔ3 におい
て、ＳＲＡＭバッファ１２はアドレス情報で特定された
記憶領域のデータをデータ端子ＤＴ２から出力する。デ
ータ端子ＤＴ２から出力されたデータは、メモリカード
制御ＩＣ１１のデータ端子ＤＴ１に入力される。データ
読出しが終了すると、時刻ｔ4 においてアウトプットイ
ネーブル端子（−ＯＥ１）をハイレベルに戻す。時刻ｔ
5 において、チップイネーブル端子（−ＣＥ１）をハイ
レベルに戻すとＳＲＡＭバッファ１２からのデータ出力
は停止する。
【００２８】メモリカード３にアクセスするときは、チ
ップイネーブル端子（−ＣＥ１）をハイレベル、チップ
イネーブル端子（−ＰＣＥ３）をローレベルにする。ラ
イトイネーブル端子（−ＷＥ１）、アウトプットイネー
ブル端子（−ＯＥ１）、アドレス端子ＡＤＤ１、及びデ
ータ端子ＤＴ１は、ＳＲＡＭバッファ１２にアクセスす
る場合と同様である。ただし、アドレス端子ＡＤＤ１の
うちアドレス端子ＡＤＤ３に接続されていない端子のレ
ベルは不定でもよい。
ップイネーブル端子（−ＣＥ１）をハイレベル、チップ
イネーブル端子（−ＰＣＥ３）をローレベルにする。ラ
イトイネーブル端子（−ＷＥ１）、アウトプットイネー
ブル端子（−ＯＥ１）、アドレス端子ＡＤＤ１、及びデ
ータ端子ＤＴ１は、ＳＲＡＭバッファ１２にアクセスす
る場合と同様である。ただし、アドレス端子ＡＤＤ１の
うちアドレス端子ＡＤＤ３に接続されていない端子のレ
ベルは不定でもよい。
【００２９】図１（Ｃ）は、ＳＲＡＭバッファ１２から
メモリカード３へデータを転送する場合のタイミングチ
ャートを示す。期間Ｔ１ｎはＳＲＡＭバッファ１２への
アクセス期間を表し、期間Ｔ２ｎはメモリカード３への
アクセス期間を表す。各アクセス期間には、図１（Ｂ）
で説明した信号シーケンスでアクセスが行われる。
メモリカード３へデータを転送する場合のタイミングチ
ャートを示す。期間Ｔ１ｎはＳＲＡＭバッファ１２への
アクセス期間を表し、期間Ｔ２ｎはメモリカード３への
アクセス期間を表す。各アクセス期間には、図１（Ｂ）
で説明した信号シーケンスでアクセスが行われる。
【００３０】期間Ｔ１ｉでＳＲＡＭバッファ１２からデ
ータを読み出し、期間Ｔ２ｉでデータをメモリカード３
へ書き込む。メモリカード３へデータが書き込まれる
と、メモリカード３内のアドレスカウンタが更新され、
次の期間Ｔ２（ｉ＋１）では、期間Ｔ２ｉで書き込まれ
た記憶領域の次の記憶領域に書き込まれる。期間Ｔ２ｉ
で指定されるアドレス情報のセクタ番号は１つのセクタ
内のすべての記憶領域がアクセスされるまで不変であ
る。
ータを読み出し、期間Ｔ２ｉでデータをメモリカード３
へ書き込む。メモリカード３へデータが書き込まれる
と、メモリカード３内のアドレスカウンタが更新され、
次の期間Ｔ２（ｉ＋１）では、期間Ｔ２ｉで書き込まれ
た記憶領域の次の記憶領域に書き込まれる。期間Ｔ２ｉ
で指定されるアドレス情報のセクタ番号は１つのセクタ
内のすべての記憶領域がアクセスされるまで不変であ
る。
【００３１】セクタ内の最後の記憶領域がアクセスされ
ると、メモリカード３はビジー端子ＢＵＳＹ３にビジー
信号を出力する。アドレスカウンタを初期設定し、ビジ
ー信号が解除されると、他のセクタへのアクセスが可能
になる。
ると、メモリカード３はビジー端子ＢＵＳＹ３にビジー
信号を出力する。アドレスカウンタを初期設定し、ビジ
ー信号が解除されると、他のセクタへのアクセスが可能
になる。
【００３２】図１（Ａ）では、ＳＲＡＭバッファ１２が
メモリカード制御ＩＣ１１と別チップで構成される。メ
モリカード制御ＩＣ１１と同一チップで構成する場合に
比べて、チップ面積による制約が低減されるため、ＳＲ
ＡＭバッファ１２の大容量化が容易になる。また、メモ
リカード制御ＩＣ１１のアドレス端子とデータ端子は、
ＳＲＡＭバッファ用とメモリカード用とを兼ねている。
このため、ＳＲＡＭバッファ専用及びメモリカード専用
の端子を設ける必要がなくなり、ＩＣのピン数の増加を
抑制することができる。
メモリカード制御ＩＣ１１と別チップで構成される。メ
モリカード制御ＩＣ１１と同一チップで構成する場合に
比べて、チップ面積による制約が低減されるため、ＳＲ
ＡＭバッファ１２の大容量化が容易になる。また、メモ
リカード制御ＩＣ１１のアドレス端子とデータ端子は、
ＳＲＡＭバッファ用とメモリカード用とを兼ねている。
このため、ＳＲＡＭバッファ専用及びメモリカード専用
の端子を設ける必要がなくなり、ＩＣのピン数の増加を
抑制することができる。
【００３３】ＳＲＡＭバッファの大容量化が容易になる
ため、メモリカードのメモリ容量と同程度の容量のＳＲ
ＡＭバッファを準備することが可能になる。ＳＲＡＭバ
ッファのメモリ容量をメモリカードのそれよりも大きく
すると、メモリカード内のデータをすべてＳＲＡＭバッ
ファに転送することができる。メモリカードを装着した
時にメモリカード内のデータをＳＲＡＭバッファに転送
し、取り外す前にＳＲＡＭバッファ内のデータをメモリ
カードに転送することにすれば、メモリカード装着中
は、ＳＲＡＭバッファとのデータ転送のみを行えばよい
ことになる。
ため、メモリカードのメモリ容量と同程度の容量のＳＲ
ＡＭバッファを準備することが可能になる。ＳＲＡＭバ
ッファのメモリ容量をメモリカードのそれよりも大きく
すると、メモリカード内のデータをすべてＳＲＡＭバッ
ファに転送することができる。メモリカードを装着した
時にメモリカード内のデータをＳＲＡＭバッファに転送
し、取り外す前にＳＲＡＭバッファ内のデータをメモリ
カードに転送することにすれば、メモリカード装着中
は、ＳＲＡＭバッファとのデータ転送のみを行えばよい
ことになる。
【００３４】ＳＲＡＭバッファのみにアクセスすればよ
いため、データの高速アクセスが可能になる。また、メ
モリカードには装着時と取り外し時の２回のみのアクセ
スになるため、頻繁にアクセスする記憶領域のアクセス
回数を減らすことができる。メモリカードにフラッシュ
メモリを使用する場合は、フラッシュメモリの寿命を延
ばすことができる。
いため、データの高速アクセスが可能になる。また、メ
モリカードには装着時と取り外し時の２回のみのアクセ
スになるため、頻繁にアクセスする記憶領域のアクセス
回数を減らすことができる。メモリカードにフラッシュ
メモリを使用する場合は、フラッシュメモリの寿命を延
ばすことができる。
【００３５】次に、図２を参照して、他の実施例につい
て説明する。図２（Ａ）は、他の実施例によるメモリカ
ード制御装置２０とメモリカード３との接続構成を示
す。図２（Ａ）に示すメモリカード制御ＩＣ２１には、
ＰＣライトイネーブル端子（−ＰＷＥ１）及びＰＣアウ
トプットイネーブル端子（−ＰＯＥ１）が、それぞれラ
イトイネーブル端子（−ＷＥ１）及びアウトプットイネ
ーブル端子（−ＯＥ１）と独立に設けられている。ライ
トイネーブル端子（−ＷＥ１）及びアウトプットイネー
ブル端子（−ＯＥ１）はＳＲＡＭバッファ２２の対応す
る端子にのみ接続され、ＰＣライトイネーブル端子（−
ＰＷＥ１）及びＰＣアウトプットイネーブル端子（−Ｐ
ＯＥ１）が、それぞれ外部ＰＣライトイネーブル端子Ｔ
PWE 及びＰＣアウトプットイネーブル端子ＴPOE に接続
されている。その他の構成は図１（Ａ）に示すメモリカ
ード制御装置と同様である。
て説明する。図２（Ａ）は、他の実施例によるメモリカ
ード制御装置２０とメモリカード３との接続構成を示
す。図２（Ａ）に示すメモリカード制御ＩＣ２１には、
ＰＣライトイネーブル端子（−ＰＷＥ１）及びＰＣアウ
トプットイネーブル端子（−ＰＯＥ１）が、それぞれラ
イトイネーブル端子（−ＷＥ１）及びアウトプットイネ
ーブル端子（−ＯＥ１）と独立に設けられている。ライ
トイネーブル端子（−ＷＥ１）及びアウトプットイネー
ブル端子（−ＯＥ１）はＳＲＡＭバッファ２２の対応す
る端子にのみ接続され、ＰＣライトイネーブル端子（−
ＰＷＥ１）及びＰＣアウトプットイネーブル端子（−Ｐ
ＯＥ１）が、それぞれ外部ＰＣライトイネーブル端子Ｔ
PWE 及びＰＣアウトプットイネーブル端子ＴPOE に接続
されている。その他の構成は図１（Ａ）に示すメモリカ
ード制御装置と同様である。
【００３６】ＳＲＡＭバッファ２２用とメモリカード３
用のライトイネーブル端子及びアウトプットイネーブル
端子を独立させたことにより、それぞれ独立して書き込
み状態若しくは読出し状態に設定することができる。
用のライトイネーブル端子及びアウトプットイネーブル
端子を独立させたことにより、それぞれ独立して書き込
み状態若しくは読出し状態に設定することができる。
【００３７】図２（Ｂ）は、メモリカード３とＳＲＡＭ
バッファ２２との間で直接データ転送を行う信号シーケ
ンスを示す。図の上段から、アドレス端子ＡＤＤ１、Ｐ
Ｃイネーブル端子（−ＰＣＥ１）及びチップイネーブル
端子（−ＣＥ１）、アウトプットイネーブル端子（−Ｏ
Ｅ１）、ライトイネーブル端子（−ＷＥ１）、ＰＣアウ
トプットイネーブル端子（−ＰＯＥ１）、ＰＣライトイ
ネーブル端子（−ＰＷＥ１）、及びデータ端子ＤＴ１に
現れる信号を示す。図の左半分はメモリカード３からＳ
ＲＡＭバッファ２２への転送、右半分はＳＲＡＭバッフ
ァ２２からメモリカード３への転送を示す。
バッファ２２との間で直接データ転送を行う信号シーケ
ンスを示す。図の上段から、アドレス端子ＡＤＤ１、Ｐ
Ｃイネーブル端子（−ＰＣＥ１）及びチップイネーブル
端子（−ＣＥ１）、アウトプットイネーブル端子（−Ｏ
Ｅ１）、ライトイネーブル端子（−ＷＥ１）、ＰＣアウ
トプットイネーブル端子（−ＰＯＥ１）、ＰＣライトイ
ネーブル端子（−ＰＷＥ１）、及びデータ端子ＤＴ１に
現れる信号を示す。図の左半分はメモリカード３からＳ
ＲＡＭバッファ２２への転送、右半分はＳＲＡＭバッフ
ァ２２からメモリカード３への転送を示す。
【００３８】図２（Ｂ）の左半分に示すように、チップ
イネーブル端子（−ＰＣＥ１）及び（−ＣＥ１）を共に
ローレベルにして、メモリカード３とＳＲＡＭバッファ
２２を共にアクセス可能状態にする。アウトプットイネ
ーブル端子（−ＰＯＥ１）及びライトイネーブル端子
（−ＷＥ１）を共にローレベルにするとメモリカード３
からデータが出力され、そのデータは直接ＳＲＡＭバッ
ファ２２に書き込まれる。
イネーブル端子（−ＰＣＥ１）及び（−ＣＥ１）を共に
ローレベルにして、メモリカード３とＳＲＡＭバッファ
２２を共にアクセス可能状態にする。アウトプットイネ
ーブル端子（−ＰＯＥ１）及びライトイネーブル端子
（−ＷＥ１）を共にローレベルにするとメモリカード３
からデータが出力され、そのデータは直接ＳＲＡＭバッ
ファ２２に書き込まれる。
【００３９】図２（Ｂ）の右半分に示すように、アウト
プットイネーブル端子（−ＯＥ１）及びライトイネーブ
ル端子（−ＰＷＥ１）を共にローレベルにすると、ＳＲ
ＡＭバッファ２２からデータが出力され、メモリカード
３に書き込まれる。
プットイネーブル端子（−ＯＥ１）及びライトイネーブ
ル端子（−ＰＷＥ１）を共にローレベルにすると、ＳＲ
ＡＭバッファ２２からデータが出力され、メモリカード
３に書き込まれる。
【００４０】ＳＲＡＭバッファ２２からメモリカード３
へのデータ転送シーケンスもしくはメモリカード３から
ＳＲＡＭバッファ２２へのデータ転送シーケンスを１セ
クタ分繰り返すことにより、メモリカード３の１セクタ
分のデータを転送することができる。
へのデータ転送シーケンスもしくはメモリカード３から
ＳＲＡＭバッファ２２へのデータ転送シーケンスを１セ
クタ分繰り返すことにより、メモリカード３の１セクタ
分のデータを転送することができる。
【００４１】図２に示す他の実施例の場合にも、図１の
実施例と同様にメモリカード制御ＩＣ２１のアドレス端
子及びデータ端子がＳＲＡＭバッファ用とメモリカード
用とを兼ねているため、ＩＣのピン数の増加を抑制する
ことができる。また、上述のように、ＳＲＡＭバッファ
とメモリカード間のデータの直接転送が可能になるた
め、データ転送速度の向上を図ることができる。
実施例と同様にメモリカード制御ＩＣ２１のアドレス端
子及びデータ端子がＳＲＡＭバッファ用とメモリカード
用とを兼ねているため、ＩＣのピン数の増加を抑制する
ことができる。また、上述のように、ＳＲＡＭバッファ
とメモリカード間のデータの直接転送が可能になるた
め、データ転送速度の向上を図ることができる。
【００４２】上記実施例では、メモリカードのデータを
一時的に記憶するためにＳＲＡＭバッファを用いた場合
を示したが、ランダムな書き込み及び読み出しが可能な
メモリであればその他のメモリを用いてもよい。例え
ば、ダイナミックＲＡＭ（ＤＲＡＭ）を用いてもよい。
一時的に記憶するためにＳＲＡＭバッファを用いた場合
を示したが、ランダムな書き込み及び読み出しが可能な
メモリであればその他のメモリを用いてもよい。例え
ば、ダイナミックＲＡＭ（ＤＲＡＭ）を用いてもよい。
【００４３】以上、実施例に沿って本発明を説明した
が、本発明はこれらに制限されるものではない。例え
ば、種々の変更、改良、組み合わせ等が可能なことは当
業者に自明であろう。
が、本発明はこれらに制限されるものではない。例え
ば、種々の変更、改良、組み合わせ等が可能なことは当
業者に自明であろう。
【００４４】
【発明の効果】以上説明したように、本発明によれば、
メモリカード制御ＩＣのチップ面積及びＩＣのピン数の
大幅な増加を伴うことなく、メモリカード制御装置内に
メモリカードのデータを一時記憶するためのメモリの記
憶容量を容易に拡大することができる。これにより、メ
モリカード装着中のデータアクセスの高速化を図ること
ができる。
メモリカード制御ＩＣのチップ面積及びＩＣのピン数の
大幅な増加を伴うことなく、メモリカード制御装置内に
メモリカードのデータを一時記憶するためのメモリの記
憶容量を容易に拡大することができる。これにより、メ
モリカード装着中のデータアクセスの高速化を図ること
ができる。
【図１】本発明の実施例によるメモリカード制御装置と
メモリカードのブロック図、及びデータ転送シーケンス
を示すタイミングチャートである。
メモリカードのブロック図、及びデータ転送シーケンス
を示すタイミングチャートである。
【図２】本発明の他の実施例によるメモリカード制御装
置とメモリカードのブロック図、及びデータ転送シーケ
ンスを示すタイミングチャートである。
置とメモリカードのブロック図、及びデータ転送シーケ
ンスを示すタイミングチャートである。
３ メモリカード １０、２０ メモリカード制御装置 １１、２１ メモリカード制御ＩＣ １２、２２ ＳＲＡＭバッファ
Claims (6)
- 【請求項１】 複数のデータ記憶領域を有し、アドレス
情報で１つのデータ記憶領域を特定することができるメ
モリカードに、データの読み出しあるいは書き込みを指
示するための信号を出力する第１の入出力制御端子と、 複数のデータ記憶領域を有し、アドレス情報で１つのデ
ータ記憶領域を特定することができるデータ一時記憶手
段に、データの読み出しあるいは書き込みを指示するた
めの信号を出力する第２の入出力制御端子と、 前記メモリカードもしくは前記データ一時記憶手段とデ
ータの送受信を行うためのデータ端子と、 前記メモリカードもしくは前記データ一時記憶手段のデ
ータ記憶領域を特定するアドレス情報を出力するための
アドレス端子とを有し、 前記第１の入出力制御端子から前記メモリカードにデー
タの読み出しあるいは書き込みを指示する場合、及び、
前記第２の入出力制御端子から前記データ一時記憶手段
にデータの読み出しあるいは書き込みを指示する場合、
共に前記アドレス端子からアドレス情報を出力し、前記
データ端子からデータの入出力を行うメモリカード制御
装置。 - 【請求項２】 さらに、複数のデータ記憶領域を有し、
アドレス情報で１つのデータ記憶領域を特定することが
できる半導体メモリであって、前記第２の入出力制御端
子、前記データ端子及び前記アドレス端子に接続され、
前記第２の入出力制御端子から出力されたデータの読み
出しあるいは書き込み指示信号に基づいて、前記アドレ
ス端子から出力されたアドレス情報で特定されるデータ
記憶領域と前記データ端子との間でデータの送受信を行
う前記半導体メモリと、 前記メモリカードに電気的に接触するための外部入出力
制御端子、外部アドレス端子、及び外部データ端子とを
有し、 前記外部入出力制御端子は前記第１の入出力制御端子
に、前記外部アドレス端子は前記アドレス端子に、前記
外部データ端子は前記データ端子にそれぞれ電気的に接
続されている請求項１に記載のメモリカード制御装置。 - 【請求項３】 前記第１の入出力制御端子が、書き込み
指示信号を出力する第１の書込指示端子、読み出し指示
信号を出力する第１の読出指示端子、及び、書き込み及
び読み出し動作可否を指示する信号を出力する第１の動
作指示端子から構成され、 前記外部入出力制御端子が、書き込み指示信号を出力す
る外部書込指示端子、読み出し指示信号を出力する外部
読出指示端子、及び、書き込み及び読み出し動作可否を
指示する信号を出力する外部動作指示端子から構成さ
れ、 前記第１の書込指示端子、前記第１の読出指示端子及び
前記第１の動作指示端子が、それぞれ前記外部書込指示
端子、前記外部読出指示端子及び前記外部動作指示端子
に電気的に接続され、 前記第２の入出力制御端子は、書き込み指示信号を出力
する第２の書込指示端子、読み出し指示信号を出力する
第２の読出指示端子、及び、書き込み及び読み出し動作
可否を指示する信号を出力する第２の動作指示端子から
構成されている請求項１または２に記載のメモリカード
制御装置。 - 【請求項４】 前記第１及び第２の書込指示端子は共通
の端子であり、前記第１及び第２の読出指示端子は共通
の端子である請求項３に記載のメモリカード制御装置。 - 【請求項５】 前記メモリカードのデータ記憶領域は、
外部から与えられるアドレス情報と内部で発生するアド
レス情報との組み合わせによって特定され、 前記外部から与えられるアドレス情報は、前記アドレス
端子から出力されるアドレス情報の一部から構成される
請求項１〜４のいずれかに記載のメモリカード制御装
置。 - 【請求項６】 前記外部アドレス端子の数は前記アドレ
ス端子の数よりも少なく、前記アドレス端子のうち一部
の端子のみが前記外部アドレス端子に接続されている請
求項２に記載のメモリカード制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7139663A JPH08335190A (ja) | 1995-06-06 | 1995-06-06 | メモリカード制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7139663A JPH08335190A (ja) | 1995-06-06 | 1995-06-06 | メモリカード制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08335190A true JPH08335190A (ja) | 1996-12-17 |
Family
ID=15250527
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7139663A Withdrawn JPH08335190A (ja) | 1995-06-06 | 1995-06-06 | メモリカード制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08335190A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7644218B2 (en) * | 2001-06-30 | 2010-01-05 | Netac Technology Co., Ltd | Multifunction semiconductor storage device and a method for booting-up computer host |
-
1995
- 1995-06-06 JP JP7139663A patent/JPH08335190A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7644218B2 (en) * | 2001-06-30 | 2010-01-05 | Netac Technology Co., Ltd | Multifunction semiconductor storage device and a method for booting-up computer host |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020806 |