JPS62157934A

JPS62157934A - メモリ・アドレス方式

Info

Publication number: JPS62157934A
Application number: JP60297608A
Authority: JP
Inventors: Akihiro Wakamatsu; 若松　明博
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1985-12-28
Filing date: 1985-12-28
Publication date: 1987-07-13

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕本発明は、アドレスの変換方式に係り、特に大規模集積
化技術によって製造できるようになった大容量の高速Ｉ
Ｃメモリをあたかも大容量低速な磁気記憶装置のように
アクセスする方式に係り、特に、三次元的なアドレスパ
ラメータから一次元的なアドレスパラメータに変換して
アクセスすることを可能とするメモリ・アドレス方式に
関するものである。

〔従来技術とその問題点〕

一般的に情報処理システムの入出力装置として、バーＦ
ディスク装置あるいはフロッピーディスク装置のような
磁気を媒体とし、しかもランダＪ１アクセス可能である
外部磁気記憶装置が有効に利用されている。この外部磁
気記４ａ装置は人容鼠の情報を格納できる利点があるが
、機械的なシーク動作を基本として磁気媒体にアクセス
するので、その速度は、半導体技術により製造され電気
的な信号によってアクセスされるメインメモリ　（内部
記憶素子）の速度と比較にならない程遅い。一方、前記
内部記憶素子は高速であるが大容量化に適さないという
問題があったが、最近の大規模集積化技術の進歩により
１チツプ２５６にあるいは１Ｍビットのものが製造でき
実用化されるようになってきた。そこで、外部磁気記憶
装置の速度に較べて非常に高速な内部記憶素子を夕）部
磁気記４ａ装置のように使うというＲＡＭＤＩＳＫの考
え方が出てきた。

しかし、アドレスの方式が両者で異なるという問題があ
る。第２図（１）に示すように、この内部記憶素子とし
て利用される半導体ＲＡＭは、１つの２進アドレス信号
を与えるだけでリードライトの動作を実行するもので、
一次元的なアクセス方式である。一方、外部磁気記憶装
置は第２図（２）に示すように、例えば、ＨＯとＨ１の
いずれかのヘッドを指定後６４個のシリンダの１つを指
定し、その後８個のセクタのうちの１つのセクタを指定
する三次元的なアクセス方式である。ＲＡＭによって構
成されるメインメモリを外部磁気記憶装置をアクセスす
るかのように使うためには、三次元的に与えられるパラ
メータを一次元的に変換する必要がある。従来、この種
のアドレス変換は特別なソフトウェアを用いて形成され
、ＲＡＭＤＩＳＫを実現するためにはソフトウェアによ
る複雑な処理が必要であった。そのためソフトウェアの
負担が大きくまた変換速度が非常に遅いという欠点があ
った。

〔発明の目的〕

本発明は、このような従来の欠点を除去し、外部磁気記
憶装置をアクセスするために必要な三次元的なアドレス
パラメータをメインメモリ用の一次元的なアドレス情報
に変換するハードウェアを提供し、すでに存在している
外部磁気記憶装置をアクセスするためのソフトウェアの
みで、その他に特別なソフトウェアを必要とせず、メイ
ンメモリとしての内部記憶素子を三次元的にアクセス可
能とするメモリ・アドレス方式を提供する。

〔発明の要点〕

本発明は、上記目的を達成するため、三次元的に与えら
れるヘッダ指定、シリンダ指定、およびセクタ指定用の
パラメータから、一次元的なメモリアドレスを連続的に
生成し、ＣＰＵ　（中央演算装置）とのデータのやりと
りを１”）ＭＡ転送により行えるようにしている。そし
てＣＰ　Ｕから見れば、三次元的なアドレスでアクセス
されるメモリ媒体を物理的には一次元的なアドレスでア
クセスされる高速大容量のＲＡＭを用いて高速処理が可
能となる記す、ａ装置を構築する。

〔発明の実施例〕

次に本発明の実施例を図面を参照して説明する。

第１図は本発明のメモリ・アドレス方式に従うアドレス
変換装置の構成ブロック図で、第２図（２）で示した三
次元的なアドレス構成に従うパラメータを用いて第２図
ｆｉｌで示すような一次元的なアドレスで指定されるＲ
ＡＭをアクセスするハードウェアの構成ブロック図であ
る。従って、この実施例では記憶容量は１Ｍバイト、シ
リンダ数は６４、ヘッド数は２、セクタ数は８、そして
セクタサイズは１０２４バイトという構成のもとで構成
されたアドレス変換装置である。以下、この実施例に基
づいて説明する。

ホスト計算機としてのＣＰＵは図示されていないがホス
トバス１０に接続されている。双方向性バッファ１はア
ドレス変換用の本回路に使用されるアドレス信号あるい
はデータ信号を入出力するためにホストバス１０と接続
される送受信用のトランシーバレシーバ回路である。こ
の双方向性バッファ１は他の装置とともに共ｊｍにボス
トハス１０に接続され、送受信の動作が行なわないとき
にはポストハス１０から装置を切り離すために高インピ
ーダンスの状態を形成できるスリーステート・バッファ
である。６４個のシリンダ数を計算するシリンダカウン
タ（ＣＬ）３．２個のヘッド数を計数するヘッドカウン
タ’（ＨＤ）４．８個のセクタ数を計数するセクタカウ
ンタ（ＳＣ）５は、すべて前記双方向バッファ１に接続
され、それぞれ６ビソト、１ビツト、３ピツ１〜のアッ
プ・カウンタである。そして前記すべてのアップ・カウ
ンタは初期値をセントするためのＬＤ（ロード）端子が
あり、ロード用の制御信号はコマンドデコーダ２から形
成されている。さらに、前記すべてのアップ・カウンタ
はカウント終了を指示するキャリー出力用のＣＹ端子、
カウントアンプ用のクロック入力用のＣＫ端子を備えて
いる。この実施例では、最大アクセス可能セクタ数を６
４とすると、指定セクタ数を計数するＢＣカウンタ６は
６ビソトのダウン・カウンタであり、初期値を設定する
だめのＬ　Ｄ端子およびカウントダウン用のクロック端
子がある。さらにカウント値がゼロになった時に論理Ｏ
にアクティブになる７下端子を備えている。オフセント
・カウンタ７は、セクタ内のバイト数を計数するもので
、この実施例では１つのセクタのセクタ・サイズが１０
２４バイトとしているため１０ビツトのアップ・カウン
タとなっている。

オフセットカウンタ７も同様に初期値設定用のＬ　Ｄ端
子、カウント終了用のＣＹ端子、カウントアンプ用のＣ
Ｋ端子を備えている。ただし、このオフセットカウンタ
フの場合、ＬＤ端子で読込む初期値は全ビットが“１”
となるようにする。前記カウンタの初期値をロードする
ためのロード信号は、コマンド・デコーダ２から出力さ
れ、前記コマンドデコーダ２はホスト側から入出力命令
実行時にホストバス１０を介して転送されて来る＋１０
アドレスをデコードするものである。前記コマンドデコ
ーダ２は前記カウンタ３．４．５．６の初期値設定を行
う以外に本装置内のＲＡＭＩＩ〜１４に対するリード／
ライトの動作を識別するためのリードライト制御信号（
Ｒ／Ｗ）を出力しメモリコントロール回路１６に与える
。従って、コマンド・デコーダ２の出力は３．４．５．
６のカウンタのＬ　Ｄ端子及び双方向性バッファ及びメ
モリコントロール１６へ接続される。シリンダカウンタ
３の６ビソトの出力信号は、ＡＯからＡ１９までの２０
ビツトのアドレスバス２０の上位１４から１９ビツト目
の信号となる。ヘッドカウンタ４の１ビツトの出力信号
はＡＯからＡ１９までの２０ビツトのアドレスバス２０
のＡ１３ビツト目の信号となる。またセクタカウンタ５
の３ビツトの出力信号はＡｎからＡ１９までの２０ピン
トのアドレスバス２０のＡＩＯからＡ１２ビツト目の信
号となる。また、オフセットカウンタ７の１０ビツトの
出力信号はＡｎからＡ１９までの２０ビツトのアドレス
バス２０の下位１０ビツトであるＡＯからＡ９までのビ
ットになる。アドレス・デコーダ８はカウンタ３．４．
５．７によって構成される本回路内部の前記ＡＯからＡ
ｌ１までの２０ビツトのアドレス・バス２０の上位２ビ
ツトをデコードして、カウンタ・アドレスの内容がメモ
リー１０＝・フ゛ロック１１．１２．１３．１４のどのフ゛ロック
に相当するかを決定する。ずわなち、ブロック１１、Ｉ
２．１３．１４に相当するＲＡＭ素子であるＭＥＭＯｌ
ｌ、２．３をそれぞれ指定する信号ＭＢＯ１ＭＢＩ、Ｍ
Ｂ２、ＭＢ３がそれぞれのメモリ素子のチップセレクト
端子に接続されている。マルチプレクサ９はカウンタ３
．４．５．７によって構成されるＡＯ〜Ａ１９の２０ビ
ツトの前記アドレス・バス２０のうち上位２ビツトを除
いた１８ビツトを入力し、メモリ・コントロール回路１
６から出力されるＣＨＧ信号の論理に従って、９ビツト
のロー・アドレスと９ビツトのカラム・アドレスに時分
割的に分けて与えるための選択回路である。

前記マルチプレクサ９の９ビツトの出力信号ＭＡＯ〜Ｍ
Ａ８は前記４つのＲＡＭであるＭＥＭｏ。

１．２．３の９ビツトのアドレス端子に入力され、メモ
リ、アドレス、を構成している。従って、メモリブロッ
ク１１．１２．１３．１４は、本実施例の場合、それぞ
れが１８ビツトでアクセスされ、２５６ＫＢを構成して
いるので、４つのブロックで合計１Ｍバイトの容量とな
る。各メモリ・ブロックは、アドレス・バスの」−位２
ピッＩ−（Ａｌ１、Ａ１９）をデコードするアドレス・
デコーダ８のテコード出力信号ＭＢＯ１ＭＢＩ、ＭＢ２
、ＭＢ３によって選択される。ＡＯ〜Ａ１９までの２０
ビツトの内部アドレス・バス空間に対して、各メモリＭ
ＥＭＯ１１，２，３のアドレスが形成する空間のメモリ
・マツプは第３図に示される。第３図に示されるように
、ＭＥＭＯ２■、２．３はそれぞれ下位から順に２５６
にバイトの空間を形成している。

メモリコントロール回路１６はメモリ・アクセスに必要
な基本信号部ら、９ビツトのローアドレスがＭＡＯ〜Ｍ
Ａ８上に有効であることを指示するＲＡＳ、９ビツトの
カラムアドレスがＭＡＯ〜ＭＡＲ上に有効であることを
指示するＣＡＳ、メモリの書き込みをイネーブルするＷ
Ｅ、ローアドレスとカラムアドレスを選択するＣ　ＨＧ
の各信号をタイミング・ジェネレータ１５から出力され
る同期クロック信号に同期して出力し、それらの信号は
メモリブロック１１．１２．１３．１４に与えられる。

また、本実施例ではメモリ素子としてゲートキャパシタ
に電荷を一時保持し、その電荷の有無を１とＯに対応し
てメモリセルを構成するダイナミック型のＤ−ＲＡＭを
使用しているため、再書き込みの動作であるリフレッシ
ュ動作が実行されこの制御もメモリコントロール回路１
６で実行される。

即ち、リフレッシュ用のアドレスはメモリコントロール
回路１６から一定時間間隔で与えられる。タイミング・
ジェネレータ１５はメモリ・コントロール回路１６のた
めの同期クロック信号及びＤＭＡ要求をＣＰＵに通知す
るためのＤＲＱ　（ＤＭＡ　　ＲＢＱＵＥＳＴ）信号、
処理の終了をＣＰＵに通知するためのＥＯＰ　（ＥＮＤ
　　ＯＦ　　ＰＲＯＣＲ３Ｓ）信号及びオフセット・カ
ウンタ７のための同期クロック信号ＡｉＮＣを生成する
。また、タイミングジェネレータ１５は出力したＤＭＡ
要求に対してＣＰＵからの了承を示すＤＡＣＫ信号を入
力し、また出力したＤＲＱ信号に対してメモリ・アクセ
ス・サイクルにウェイト・サイクルを挿入するかどうか
の制御も行う。

次にこの第１の実施例についての動作を順を追って説明
する。

Ｃ１，カウンタ３、Ｈ１’）カウンタ４、ＳＣカウンタ
５、ＢＣカウンタ６はそれぞれホスト側の１　／　ｏア
ドレス・マツプ上にマツピングされ、シリンダ、ヘッド
、セクタの２進情報は初期値として前記カウンタにセッ
トされるので、前記カウンタはロード時にはレジスタと
して動作する。そこで、この時、それぞれＣ■７レジス
タ、ＨＤレジスタ、ＳＣレジスタ、ＳＣレジスタとする
。まず、ホスト側はアクセスを開始したいシリンダ、ヘ
ッド、セクタの２進情報をそれぞれＣＬレジスタ、Ｔ（
Ｄレジスタ、ＳＣレジスタに出力命令によりセットする
。即ち、出力命令の中にあるアドレスを用いてコマンド
・デコーダを介してカウンタを指定し、同じ出力命令の
中にあるデータを双方向バッファ１を介してカウンタに
与える。次にそのセットされたシリンダ、ヘッド、セク
タの場所から何セクタをアクセスするかという２進情報
を出力命令によりＳＣレジスタ６にセットする。このよ
うにポスト側からアドレスバスを介して出力されるｉ　
／　ｏアドレスをコマンド・デコーダ２でデコードする
ことによって、カウンタ３．４．５．６のどのカウンタ
を選択するかが決定され、双方向性ハソファ１を通して
ホスト側からデータバス上に送られてくる初期値データ
がコマンド・デコーダ２からの出力信号に同期して、そ
の選択されたカウンタにセントされる。カウンタ３．４
．５．６の全てに初期値データがセットされると、ホス
ト側は本装置に対してリード動作を行うか、ライト動作
を行うかを決めるための入出力命令の転送を行う。これ
により上記レジスタ・セント動作と同様に、リード／ラ
イト動作の選択が行われ、コマンド・デコーダ２のＲ／
Ｗ出力信号がメモリ・コントロール回路１６へ入力され
メモリブロック１１．１２．１３．１４のライトイネー
ブルであるＷＥ　（ＷＲＩＴＥ　　ＥＮＡＢＬＥ＞信号
のコントロールが行なわれる。前記コマンド転送が終了
すると、タイミング・ジェネレータ１５のＡｉＮＣ信号
に同期してセクタ内のバイト数を計数するオフセット・
カウンタ７がインクリメントされる。メモリ・アクセス
前にオフセット・カウンタ７がインクリメントされるた
め、１０ビツトのオフセット・カウンタ７の初期値は、
この実施例の場合、内容をすべて“１″にする必要があ
り３ＦＦ（１６進）としなければならない。即ち、この
初期状態からオフセット・カウンタ７がインクリメント
されると内容はすべて０″となり、これがトリガとなり
ＳＣカウンタ６はデクリメントされる。このため、ＳＣ
カウンタ６の初期値即ちＳＣレジスタの内容には（アク
セスしたいセクタ数）＋１の値をセットしておかねばな
らないことになる。さらに同様にこの状態ではＳＣカウ
ンタ５は前記トリガによりインクリメントされるため、
ＳＣカウンタ５の初期値、即ちＳＣレジスタの内容には
（アクセス開始セクタ）−１の値をセットしなければな
らない。

タイミング・ジェネレータ１５に同期してインクリメン
トされるオフセット・カウンタ７は、本実施例の場合、
１０２４ハイドのセクタ内アドレスを意味しており、オ
フセソＩ−・カウンタ７が０になるとＣＹ（キャリー）
端子がアクティブになり、これをトリガとしてＳＣカウ
ンタ５がインクリメントされると同時にＳＣカウンタ６
がデクリメントされる。」−記手順が繰返し実行される
のでＳＣカウンタ５がインクリメントされ続け、ＳＣカ
ウンタ５からのＣＹ端子がアクティブになると、これを
トリガとしてＨＤカウンタ４がインクリメントされる。

さらに上記手順でＨＤカウンタ４がインクリメントされ
続けＨＤカウンタ４のＣＹ端子がアクティブになると、
これをトリガとしてＣＬカウンタ３がインクリメントさ
れる。さらに上記手順でＣＬカウンタ３がインクリメン
トされ続けＣＹ端子（図示せず）がアクティブになると
、これからＥＯＰ信号を形成して、ＥＯＰ信号を用いて
ホストに終了処理を通知する。なお、以上の処理ではＳ
Ｃカウンタ６がゼロなるまでアドレス生成が繰返される
。

次にタイミングジェネレータ１５とメモリコントロール
回路１６の基本タイミングを第４図のタイミングチャー
トを用いて説明する。

第４図においてＣＬＫはＣＰ　Ｕの基本クロックであり
、Ｔ１、Ｔ２、Ｔ８、Ｔ４の４つの周期で１マシンザイ
クルを構成し、Ｔ、、はＣＰ　ＩＪのウェイトタイミン
グである。ホストリード時には本装置のＲＡＭからデー
タが読出されてホストバスを介してデータがＣＰ　Ｕへ
あるいはＣＰ　Ｕを介さずに他の装置にＤＭＡ転送され
る。この場合、本装置において、データがＲＡＭより読
出されデータ出力の準備ができた時点でＤＭＡ要求信号
ＤＲＱをＴ４４クロツク期でアクティブにする。そして
、Ｔ４クロックの立下りでタイミングジェネレータ１５
から出力される内部回路に対する同期用のクロックであ
るＡｉＮＣ信号を出ノＪする。ＡｉＮＣ信号が出力され
ると内部のカウンタ動作が開始され読出し用の次のアド
レスが生成される。このアドレス生成は第４図に示すタ
イミング・チャートのＴ、（ホスト・アクセス・サイク
ル）間に行なわれる。即ち、ＤＲＱ信号でデータ要求を
ホストに通知後ホストが了承を示すＤＡＣＫ信号が立上
げ、ホストがその要求を受は付けて前記ＤＡＣＫ信号を
立下げるまでの間はウェイト期間であり、これがホスト
アクセスサイクルである。アドレスが生成されるとこの
７ドレスの４二位２ビットをアドレス・デコーダ８でデ
コードして、メモリ・ブロック１１．１２．１３．１４
の１つを選択する。またこのアドレスの残り１８ビツト
はマルチプレクサ９によって、メモリ・コントロール回
路１６から出力されるＣＨＧ信号と同期して、メモリ・
アドレス・バスＭＡＯ〜ＭＡ８上にロー・アドレスとカ
ラム・アドレスに分離する。メモリ・コントロール回路
１６ではタイミングジェネレータ１５のＡｉＮＣ信号に
同期して第４図のタイミング・チャートで示されている
タイミングでＲＡＳ、、ＣＨＧ、、ＣＡＳ信号が生成さ
れる。即ち、ＣＨＧが論理０のときＲＡＭ１ｌ〜１４に
対してローアドレスを指定し、論理１の時カラムアドレ
スを指定する。このようにして、ホスト・リード時、メ
モリ・ブロック１１．１２．１３．１４から出力された
データがラッチされると同時に、データがリード可能な
状態になったことをホストに知らせるためにＤＲＱ信号
がアクティブとなる。ホストがこのＤＲＱ信号を受υつ
ＢＪる間または実際にデータをリードしている間（ＤＡ
ＣＫ信号がアクティブの間）本装置もＴ、４サイクルに
入る。

一方、ホスト・５４１〜時、本装置がデータ受取り可能
な状態をホストに知らせるためＧこＤＲＱ信号がアクテ
ィブになる。ホストがこのＤＲＱ信号を受けつける間ま
たは実際にデータをライｌ−している間（ＤＡＣＫ信号
がアクティブの間）本装置はＴ。サイクルに入る。ＤＲ
Ｑ信号でデータ要求をホストに通知後、ホストが了承を
示すＤＡＣＫ信号を立上げ、ホストがその要求を受けつ
りて前記ＤＡＣＫ信号を立下げるまでかうエイト曲間で
あるが、ＤＡＣＫ信号が立下がる時には、ホストバス上
にはデータはホストより出力されている。

従って、ホストからのデータは本装置にラッチされ、Ｃ
ＡＳ信号をストローブとして実際にメモリにライトされ
る。１す上の動作がＢＣカウンタ６がゼロとなるまで繰
り返され、ＢＣ力うンタ６がゼロとなるとタイミング・
ジェネレータ１５よりＥＯＰ信号が出力され、ホストに
対して処理終了が伝えられ、本回路はアイドル状態とな
る。なおりＭＡ転送の場合には、ＣＰＵを介さずに他の
装置とデータの転送を行うので、ＣＰＵにＤＭＡ要求を
行った後受けつけられた場合には、本装置に対して書き
込みあるいは読み出しの初期アドレスとそこからの容量
数に対応する初期値がカウンタにセントされることにな
り、カウンタ動作に従ってＤＭＡが実行できることにな
る。

以上の一連の動作でホストから見ると本回路は一般の外
部磁気記憶装置と同様にアクセスすることができ、しか
もデータの転送は非常に高速で行える。

以上述べた第１の実施例ではメモリ・ブロック１１．１
２．１３．１４をディスク専用の記ｔｅ素子として使い
、本発明を単純に三次元的なメモリ・アドレス方式とし
て使っている。これを拡張して、第１の実施例の内部ア
ドレス生成部から出力されるアドレス・バスとホスト側
のアドレス・バスをさらにマルチプレクサすることによ
り、メモリ・プロツク１１．１２．１３．１４を従来の
一次元的なメモリ・アドレス方式でもアクセスすること
ができるように構成できる。この場合、ホストはこのメ
モリ・ブロックを外部記憶装置として使ったり、一般の
メモリとして使うことをソフトうエアの負担なしに行な
うことになる。

また、メモリ素子として第１の実施例ではりフレッシュ
を必要とするＤ−ＲＡＭを使用したが、リフレッシュの
必要がない５−ＲＡＭを使用してバッテリー・バックア
ンプ機能を付加することもできる。この場合、システム
の電源を０ＦＦ１．、でもデータが消えることのない不
揮発性の記憶回路を実現できる。さらにＲＯＭを使用す
ると、アクセスはリードのみであるが、ワードプロセッ
サ等の辞書をプログラムしておけば、高速の辞書ファイ
ルが可能となる。また、半導体素子のみならず、内部記
憶装置として直接アクセス可能なその他の記憶素子、記
憶媒体であってもよい。

〔発明の効果〕

本発明は、以上述べたように、大容量な半導体ＲＡＭに
よる一次元的なメモリ空間をシリンダ、ヘッド、セクタ
指定による三次元的なアクセス方式に従うメモリ空間に
アドレス変換することができ、メモリディスク装置をソ
フトウェアの負担無しに、しかも既存の外部磁気記４ａ
装置のソフトウェアのみで高速アクセスが実現できると
いう効果がある。

さらに、第２の実施例のように従来の一次元的なメモリ
・アドレス方式でもアクセス可能なように構成すると、
ホスト側のメイン・メモリの記憶容量が一挙に増大する
という効果が得られる。また第３の実施例のように５−
ＲＡＭを使用し、ハソテリー・バンクアンプ機能を付加
することにより、メモリの内容を外部磁気記憶装置に保
存したり外部磁気記憶装置より読出す手間が省けるとい
う効果がある。さらに第４の実施例のようにＲＯＭを使
用すると、データは常に保存されるため、データの書変
えを行う必要のないシステムでも高速大容量化の効果が
得られる。

【図面の簡単な説明】

第１図は、本発明のメモリアドレス方式に従うアドレス
変換装置の構成ブロック図、第２図は、メインメモリと外部磁気記憶装置とのアドレ
ス方式の違いを説明するだめの説明図、第３図は、本発
明の装置に使用するＲＡＭのメモリマツプ図、第４図は、本発明の装置の動作タイミングを示すタイミ
ング図である。１・・・双方向バッファ、２・・・コマンドデコーダ、３・・・シリンダカウンク、４・・・ヘッドカウンタ、５・・・セクタカウンタ、６・・・ＢＣカウンタ、７・・・オフセットカウンタ、８・・・アドレスデコーダ、９・・・マルチプレクサ、１０・・・ホストバス、１１．１２，１３．１４・・・ＲＡＭ。１５・・・タイミングジェネレータ、１６・・・メモリコントロール回路、２０・・・アドレスバス。特許出願人　　　カシオ計算機株式会社ＨＯＨｌ（１）メインメモリー（内部店二億崇子ン第１　め　実
オ在ケ炒づ′７刀メモリー−マッフ。第３図第１の大方散イ列１第９ｆｌＱ− ；お（Ｊり机皓り弓ム千ｑ−ト４図

Claims

【特許請求の範囲】

（１）アドレス空間を第１のパラメータで指定される第
１の領域の各領域内を第２のパラメータで指定される第
２の領域で分割し、あるいはさらに前記第２の各領域を
第３のパラメータで指定される第３の領域で分割するこ
とにより、少なくとも二次以上の階層構造でアドレスが
構成されている磁気記憶媒体をアクセスできるように、
前記各パラメータを生成する計算機システムにおいて、
一次元的な２進アドレス信号を与えて書き込み、および
読み出しの動作を実行し前記磁気記憶媒体の代りに設置
される半導体記憶媒体と、前記半導体記憶媒体のアドレス線に接続され前記各パラ
メータの初期値を置数した後前記半導体記憶媒体の一次
元的なアドレス空間上の対応する開始アドレスから対応
する指定されたバイト数だけ前記一次元的なアドレス空
間を逐次に計数するアドレスカウンタ手段と、前記半導体記憶媒体の書き込みまたは読み出しの制御を
行う制御手段と、前記アドレスカウンタ手段と前記制御手段に接続され前
記アドレスカウンタ手段の計数用の同期信号を生成し前
記半導体記憶媒体の書き込みあるいは読み出しのタイミ
ングの制御を少なくとも実行するタイミング生成手段と
、ホストからの入出力命令を置数し前記各パラメータの初
期値を前記アドレスカウンタ手段に置数するためのデコ
ード信号あるいは読み出しか書き込みかの選択を指示す
るための制御信号を少なくとも生成する命令解読手段と
を有し、階層的なアドレス情報を一次元的なアドレス情
報に変換することを特徴とするメモリ・アドレス方式。
（２）前記アドレスカウンタ手段は外部から初期値を設
定することができる３つのアップ・カウンタと、指定セ
クタ数を計数する１つのダウン・カウンタ及びそのセク
タ内を１バイトずつアドレスするための１つのアップ・
カウンタから構成され、三次元的なアドレス・パラメー
タから一次元的なアドレスを生成することを特徴とする
特許請求の範囲第１項記載のメモリ・アドレス方式。
（３）前記半導体記憶媒体は、外部より一次元的なアド
レス情報で直接アクセスすることができるように前記階
層的なアドレス情報と前記一次元的なアドレス情報を選
択する選択手段および制御手段を有することを特徴とす
る特許請求の範囲第１項記載のメモリ・アドレス方式。
（４）前記半導体記憶媒体にＲＯＭを用いることを特徴
とする特許請求の範囲第１項記載のメモリ・アドレス方
式。