KR20220077400A - 메모리 장치, 메모리 시스템 및 이의 동작 방법 - Google Patents

메모리 장치, 메모리 시스템 및 이의 동작 방법 Download PDF

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신승용
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Abstract

메모리 장치, 메모리 시스템 및 이의 동작 방법이 제공된다. 메모리 장치는, 각각 상태 출력 핀을 포함하는 복수의 비휘발성 메모리 칩, 및 상태 출력 핀으로부터 각각의 복수의 비휘발성 메모리 칩의 상태를 지시하는 복수의 내부 상태 신호를 제공받고, 제1 상태를 지시하는 내부 상태 신호에 기초하여 설정 주기를 갖는 외부 상태 신호를 출력하는 버퍼 칩을 포함하고, 외부 상태 신호의 설정 주기를 갖는 제1 구간에서, 외부 상태 신호의 듀티 사이클은 복수의 비휘발성 메모리 칩 중 제1 상태를 지시하는 내부 상태 신호를 출력한 비휘발성 메모리 칩의 ID에 따라 다르다.

Description

메모리 장치, 메모리 시스템 및 이의 동작 방법{NONVOLATILE MEMORY DEVICE, MEMORY SYSTEM AND OPERATIONG METHOD THEREOF}
본 발명은 메모리 장치, 메모리 시스템 및 이의 동작 방법에 관한 것이다.
반도체 기술의 발전에 따라 컴퓨터 시스템들과 휴대용 장치들에서 자기 디스크 대신 플래시 메모리(예를 들어, NAND-타입 플래시 메모리)와 같은 비휘발성 메모리를 데이터 저장 장치로서 사용하는 솔리드 스테이트 드라이브(Solid State Drive; SSD) 장치와 같은 스토리지 장치가 점차 사용되는 추세이다.
일반적으로 스토리지 장치는 복수의 비휘발성 메모리를 포함한다. 이에 따라 복수의 비휘발성 메모리를 보다 효율적으로 제어할 수 있는 방안이 필요하다.
본 발명이 해결하고자 하는 기술적 과제는 상태 리드 커맨드 사용에 따른 커맨드 오버헤드 없이 비휘발성 메모리 칩의 상태를 리드할 수 있는 메모리 장치, 메모리 시스템 및 이의 동작 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 메모리 장치는, 각각 상태 출력 핀을 포함하는 복수의 비휘발성 메모리 칩, 및 상태 출력 핀으로부터 각각의 복수의 비휘발성 메모리 칩의 상태를 지시하는 복수의 내부 상태 신호를 제공받고, 제1 상태를 지시하는 내부 상태 신호에 기초하여 설정 주기를 갖는 외부 상태 신호를 출력하는 버퍼 칩을 포함하고, 외부 상태 신호의 설정 주기를 갖는 제1 구간에서, 외부 상태 신호의 듀티 사이클은 복수의 비휘발성 메모리 칩 중 제1 상태를 지시하는 내부 상태 신호를 출력한 비휘발성 메모리 칩의 ID에 따라 다르다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 메모리 시스템은, 각각 상태 출력 핀을 포함하는 복수의 비휘발성 메모리 칩, 복수의 비휘발성 메모리 칩을 제어하고 제1 핀을 포함하는 메모리 컨트롤러, 및 복수의 비휘발성 메모리 칩과 메모리 컨트롤러 사이에 연결되고, 제1 핀으로 외부 상태 신호를 출력하는 제2 핀 및 각각의 상태 출력 핀으로부터 각각의 복수의 비휘발성 메모리 칩의 상태를 지시하는 복수의 내부 상태 신호를 제공받는 제3 핀을 포함하는 버퍼 칩을 포함하고, 버퍼 칩은, 복수의 내부 상태 신호에 기초하여 외부 상태 신호의 듀티 사이클을 변경하여 출력하고, 메모리 컨트롤러는, 외부 상태 신호에 기초하여 복수의 비휘발성 메모리 칩에 상태 리드 커맨드를 제공하지 않고 복수의 비휘발성 메모리 칩 중 적어도 어느 하나에 입출력 커맨드를 제공한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 메모리 시스템은, 각각 상태 출력 핀을 포함하는 복수의 비휘발성 메모리 칩, 복수의 비휘발성 메모리 칩을 제어하는 메모리 컨트롤러, 및 복수의 비휘발성 메모리 칩과 메모리 컨트롤러 사이에 연결되고, 상태 출력 핀으로부터 각각의 복수의 비휘발성 메모리 칩의 상태를 지시하는 복수의 내부 상태 신호를 제공받고, 설정 주기마다 복수의 내부 상태 신호 중 제1 상태를 지시하는 내부 상태 신호에 기초하여 외부 상태 신호를 출력하는 버퍼 칩을 포함하고, 외부 상태 신호의 설정 주기는 제1 논리 레벨을 갖는 제1 구간과 제2 논리 레벨을 갖는 제2 구간을 포함하고, 메모리 컨트롤러는, 버퍼 칩으로부터 외부 상태 신호를 제공받고, 복수의 비휘발성 메모리 칩에 상태 리드 커맨드를 제공하지 않고 외부 상태 신호에 포함된 제1 구간의 길이에 기초하여 버퍼 칩을 통해 복수의 비휘발성 메모리 칩 중 적어도 하나의 비휘발성 메모리 칩에 리드 커맨드를 제공하고, 버퍼 칩을 통해 리드 커맨드를 제공받은 적어도 하나의 비휘발성 메모리 칩으로부터 리드된 데이터를 제공받는다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 메모리 시스템의 동작 방법은, 버퍼 칩이 복수의 비휘발성 메모리 칩으로부터 각각 복수의 비휘발성 메모리 칩의 상태를 지시하는 복수의 내부 상태 신호를 제공받고, 버퍼 칩이, 복수의 내부 상태 신호 및 복수의 비휘발성 메모리 칩의 ID에 기초하여 설정 주기를 갖는 하나의 외부 상태 신호를 메모리 컨트롤러로 출력하는 것을 포함하고, 외부 상태 신호의 설정 주기를 갖는 제1 구간에서, 외부 상태 신호의 듀티 사이클은 복수의 비휘발성 메모리 칩 중 제1 상태를 지시하는 내부 상태 신호를 출력한 비휘발성 메모리 칩의 ID에 따라 다르다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예들에 따른 메모리 시스템을 설명하기 위한 블록도이다.
도 2는 몇몇 실시예들에 따라, 도 1의 비휘발성 메모리 패키지를 설명하기 위한 도면이다.
도 3은 도 1의 메모리 시스템을 설명하기 위한 블록도이다.
도 4는 몇몇 실시예들에 따른 메모리 시스템의 동작을 설명하기 위한 블록도이다.
도 5 내지 도 7은 몇몇 실시예들에 따른 도 4의 메모리 시스템의 동작을 설명하기 위한 도면들이다.
도 8은 몇몇 실시예들에 따른 메모리 시스템의 동작을 설명하기 위한 흐름도이다.
도 9는 몇몇 실시예들에 따른 메모리 시스템의 동작을 설명하기 위한 흐름도이다.
도 10은 몇몇 실시예들에 따른 비휘발성 메모리 패키지의 동작을 설명하기 위한 흐름도이다.
도 11은 몇몇 실시예들에 따른 비휘발성 메모리 칩에 적용될 수 있는 3D V-NAND를 설명하기 위한 도면이다.
도 12는 몇몇 실시예들에 따른 비휘발성 메모리 칩에 적용될 수 있는 BVNAND 구조에 대해 설명하기 위한 도면이다.
도 13은 몇몇 실시예들에 따른 메모리 시스템이 적용된 시스템을 설명하기 위한 도면이다.
도 14는 몇몇 실시예에 따른 UFS 시스템에 대해 설명하기 위한 도면이다.
도 15는 몇몇 실시예들에 따른 호스트-스토리지 시스템을 나타내는 블록도이다.
도 1은 몇몇 실시예들에 따른 메모리 시스템을 설명하기 위한 블록도이다.
도 1을 참조하면, 몇몇 실시예들에 따른 메모리 시스템(10)은 비휘발성 메모리 패키지(100) 및 메모리 컨트롤러(200)를 포함할 수 있다.
비휘발성 메모리 패키지(100)는 버퍼 칩(110) 및 메모리 장치(120)를 포함할 수 있다.
버퍼 칩(110)은 메모리 컨트롤러(200)와 메모리 장치(120) 사이에 연결될 수 있다. 버퍼 칩(110)은 복수의 핀(111, 112, 113)을 포함할 수 있다. 핀(111)과 메모리 컨트롤러(200) 사이에 채널(11)이 형성될 수 있다. 버퍼 칩(110)은 채널(11)을 통해 메모리 컨트롤러(200)와 연결될 수 있다. 핀(112)과 메모리 장치(120) 사이에 제1 내부 채널(121)이 형성될 수 있다. 버퍼 칩(110)은 제1 내부 채널(121)을 통해 메모리 장치(120)와 연결될 수 있다. 핀(113)과 메모리 장치(120) 사이에 제2 내부 채널(122)이 형성될 수 있다. 버퍼 칩(110)은 제2 내부 채널(122)을 통해 메모리 장치(120)와 연결될 수 있다. 채널(11)은 버퍼 칩(110)을 통해 제1 내부 채널(121) 및/또는 제2 내부 채널(122)과 연결될 수 있다.
버퍼 칩(110)은 예를 들어 주파수 부스팅 인터페이스(Frequency Boosting Interface, FBI) 회로라고 지칭될 수도 있다.
메모리 장치(120)는 복수의 비휘발성 메모리 칩들(NVM11~NVM2n)을 포함할 수 있다. 복수의 비휘발성 메모리 칩들(NVM11~NVM2n) 각각은 대응하는 웨이(way)를 통해 복수의 내부 채널들(121, 122) 중 하나에 연결될 수 있다. 예를 들어, 비휘발성 메모리 칩들(NVM11~NVM1n)은 웨이들(W11~W1n)을 통해 제1 내부 채널(121)에 연결되고, 비휘발성 메모리 칩들(NVM21~NVM2n)은 웨이들(W21~W2n)을 통해 제2 내부 채널(122)에 연결될 수 있다. 예시적인 실시 예에서, 비휘발성 메모리 칩들(NVM11~NVM2n) 각각은 메모리 컨트롤러(200)로부터의 개별적인 명령에 따라 동작할 수 있는 임의의 메모리 단위로 구현될 수 있다. 예를 들어, 비휘발성 메모리 칩들(NVM11~NVM2n) 각각은 칩(chip) 또는 다이(die)로 구현될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
복수의 비휘발성 메모리 칩(NVM11~NVM2n)은 플래시 메모리 장치를 포함할 수 있다. 또는 예를 들어, 복수의 비휘발성 메모리 칩(NVM11~NVM2n)은 낸드 플래시 메모리(NAND Flash Memory), 수직형 낸드 플래시 메모리(Vertical NAND; VNAND), 노아 플래시 메모리(NOR Flash Memory), 저항성 램(Resistive Random Access Memory; RRAM), 상변화 메모리(Phase-Change Memory; PRAM), 자기저항 메모리(Magnetoresistive Random Access Memory; MRAM), 강유전체 메모리(Ferroelectric Random Access Memory; FRAM), 스핀주입 자화반전 메모리(Spin Transfer Torque Random Access Memory: STT-RAM) 등이 될 수 있다. 또한, 몇몇 실시예에 따른 복수의 비휘발성 메모리 칩(NVM11~NVM2n)은 3차원 어레이 구조(three-dimensional array structure)를 포함할 수 있다.
메모리 컨트롤러(200)는 채널(11) 및 제1 내부 채널(121) 또는 제2 내부 채널(122)을 통해 메모리 장치(120)와 연결될 수 있다. 예를 들어, 메모리 컨트롤러(200)는 채널(11) 및 제1 내부 채널(121)을 통해 메모리 장치(120)로 커맨드들(CMDa, CMDb), 어드레스들(ADDRa, ADDRb), 및 데이터(DATAa, DATAb)를 메모리 장치(120)로 전송하거나, 메모리 장치(120)로부터 데이터(DATAa, DATAb)를 수신할 수 있다.
메모리 컨트롤러(200)는 각각의 채널을 통해 해당 채널에 연결된 비휘발성 메모리 장치들 중 하나를 선택하고, 선택된 비휘발성 메모리 장치와 신호들을 송수신할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 제1 내부 채널(121)에 연결된 비휘발성 메모리 칩들(NVM11~NVM1n) 중 비휘발성 메모리 칩(NVM11)을 선택할 수 있다. 메모리 컨트롤러(200)는 선택된 비휘발성 메모리 칩(NVM11)으로 채널(11) 및 제1 내부 채널(121)을 통해 커맨드(CMDa), 어드레스(ADDRa), 및 데이터(DATAa)를 전송하거나, 선택된 비휘발성 메모리 칩(NVM11)로부터 데이터(DATAa)를 수신할 수 있다.
메모리 컨트롤러(200)는 서로 다른 채널들을 통해 메모리 장치(120)와 신호들을 병렬적으로 송수신할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 채널(11) 및 제1 내부 채널(121)을 통해 메모리 장치(120)로 커맨드(CMDa)를 전송하는 동안 채널(11) 및 제2 내부 채널(122)을 통해 메모리 장치(120)로 커맨드(CMDb)를 전송할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 채널(11) 및 제1 내부 채널(121)을 통해 메모리 장치(120)로부터 데이터(DATAa)를 수신하는 동안 채널(11) 및 제2 내부 채널(122)을 통해 메모리 장치(120)로부터 데이터(DATAb)를 수신할 수 있다.
메모리 컨트롤러(200)는 메모리 장치(120)의 전반적인 동작을 제어할 수 있다. 메모리 컨트롤러(200)는 채널(11)로 신호를 전송하여 내부 채널들(121, 122)에 연결된 비휘발성 메모리 칩들(NVM11~NVM2n) 각각을 제어할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 채널(11) 및 제1 내부 채널(121)로 커맨드(CMDa) 및 어드레스(ADDRa)를 전송하여 비휘발성 메모리 칩들(NVM11~NVM1n) 중 선택된 하나를 제어할 수 있다.
비휘발성 메모리 장치들(NVM11~NVM1n) 각각은 메모리 컨트롤러(200)의 제어에 따라 동작할 수 있다. 예를 들어, 비휘발성 메모리 장치(NVM11)는 제1 내부 채널(121)로 제공되는 커맨드(CMDa), 어드레스(ADDRa), 및 데이터(DATAa)에 따라 데이터(DATAa)를 프로그램할 수 있다. 예를 들어, 비휘발성 메모리 장치(NVM21)는 제2 내부 채널(122)로 제공되는 커맨드(CMDb) 및 어드레스(ADDRb)에 따라 데이터(DATAb)를 독출하고, 독출된 데이터(DATAb)를 메모리 컨트롤러(200)로 전송할 수 있다.
도 1에서는 채널(11)에 2개의 내부 채널들(121, 122)이 연결되고, 각각의 내부 채널들(121, 122)에 n개의 비휘발성 메모리 칩이 연결되는 것으로 도시하였지만, 채널(11)에 연결되는 내부 채널들의 개수와 각각의 내부 채널들(121, 122)에 연결되는 비휘발성 메모리 장치의 개수는 다양하게 변형될 수 있다.
도 2는 몇몇 실시예들에 따라, 도 1의 비휘발성 메모리 패키지를 설명하기 위한 도면이다.
도 1 및 도 2를 참조하면, 비휘발성 메모리 패키지(100)는 적층된 복수의 비휘발성 메모리 칩들(NVM11~NVM2n)과 버퍼 칩(110)을 포함할 수 있다.
도 2에서는 복수의 비휘발성 메모리 칩들(NVM11~NVM2n)이 일방향으로 적층된 것으로 도시하였지만, 복수의 비휘발성 메모리 칩들(NVM11~NVM2n)은 다양한 방법으로 적층될 수 있다. 예를 들어, 복수의 비휘발성 메모리 칩들(NVM11~NVM2n)의 일부는 제1 방향으로 적층되고 복수의 비휘발성 메모리 칩들(NVM11~NVM2n)의 다른 일부는 제1 방향과 다른 제2 방향으로 적층될 수도 있다. 또한 복수의 비휘발성 메모리 칩들(NVM11~NVM2n)은 서로 소정의 간격으로 이격되어 적층될 수도 있다.
버퍼 칩(110)은 복수의 비휘발성 메모리 칩들(NVM11~NVM2n)과 이격되어 배치될 수 있다. 버퍼 칩(110)은 비휘발성 메모리 칩(NVM11)과 동일한 층에 배치될 수 있다. 하지만, 본 발명이 이에 제한되는 것은 아니며, 버퍼 칩(110)은 복수의 비휘발성 메모리 칩들(NVM11~NVM2n)과 함께 적층될 수도 있다.
버퍼 칩(110)은 제2 핀(112)과 제1 내부 채널(121)을 통해 비휘발성 메모리 칩들(NVM11~NVM1n)과 연결될 수 있고, 제3 핀(113)과 제2 내부 채널(122)을 통해 비휘발성 메모리 칩들(NVM21~NVM2n)과 연결될 수 있다.
비휘발성 메모리 패키지(100)는 채널(11)을 통해 기판(232)과 연결될 수 있다. 도 2에 도시된 바와 달리, 비휘발성 메모리 패키지(100)는 기판(232) 상에 배치될 수 있다.
메모리 컨트롤러(200)는 기판(232) 상에 배치될 수 있다. 또한 비휘발성 메모리 패키지(100)와 인터페이싱을 수행하기 위한 비휘발성 인터페이스 회로(202)가 기판(232) 상에 구현될 수 있다. 기판(232)은 예를 들어, 인쇄 회로 기판(PCB)일 수 있다.
채널(11), 제1 내부 채널(121) 및 제2 내부 채널(122)은 예를 들어, 와이어 본딩(wire bonding)으로 구현될 수 있다.
도 3은 도 1의 메모리 시스템을 설명하기 위한 블록도이다. 도 3은 도 1의 복수의 비휘발성 메모리 칩들(NVM11~NVM2n) 중 제1 내부 채널(121)을 기반으로 버퍼 칩(110)과 통신하는 비휘발성 메모리 칩들 (NVM11~NVM1n)만을 도시한 도면이다.
도 3을 참조하면, 각각의 비휘발성 메모리 칩들 (NVM11~NVM1n)은 제1 내지 제8 핀들(P11~P18), 메모리 인터페이스 회로(131), 제어 로직 회로(132) 및 메모리 셀 어레이(133)를 포함할 수 있다.
메모리 인터페이스 회로(131)는 제1 핀(P11)을 통해 메모리 컨트롤러(200)로부터 칩 인에이블 신호(nCE)를 수신할 수 있다. 메모리 인터페이스 회로(131)는 칩 인에이블 신호(nCE)에 따라 제2 내지 제8 핀들(P12~P18)을 통해 메모리 컨트롤러(200)와 신호들을 송수신할 수 있다. 예를 들어, 칩 인에이블 신호(nCE)가 인에이블 상태(예를 들어, 로우 레벨)인 경우, 메모리 인터페이스 회로(131)는 제2 내지 제8 핀들(P12~P18)을 통해 메모리 컨트롤러(200)와 신호들을 송수신할 수 있다.
메모리 인터페이스 회로(131)는 제2 내지 제4 핀들(P12~P14)을 통해 메모리 컨트롤러(200)로부터 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 및 쓰기 인에이블 신호(nWE)를 수신할 수 있다. 메모리 인터페이스 회로(131)는 제7 핀(P17)을 통해 메모리 컨트롤러(200)로부터 데이터 신호(DQ)를 수신하거나, 메모리 컨트롤러(200)로 데이터 신호(DQ)를 전송할 수 있다. 데이터 신호(DQ)를 통해 커맨드(CMD), 어드레스(ADDR), 및 데이터(DATA)가 전달될 수 있다. 예를 들어, 데이터 신호(DQ)는 복수의 데이터 신호 라인들을 통해 전달될 수 있다. 이 경우, 제7 핀(P17)은 복수의 데이터 신호들에 대응하는 복수개의 핀들을 포함할 수 있다.
메모리 인터페이스 회로(131)는 쓰기 인에이블 신호(nWE)의 토글 타이밍들에 기초하여 커맨드 래치 인에이블 신호(CLE)의 인에이블 구간(예를 들어, 하이 레벨 상태)에서 수신되는 데이터 신호(DQ)로부터 커맨드(CMD)를 획득할 수 있다. 메모리 인터페이스 회로(131)는 쓰기 인에이블 신호(nWE)의 토글 타이밍들에 기초하여 어드레스 래치 인에이블 신호(ALE)의 인에이블 구간(예를 들어, 하이 레벨 상태)에서 수신되는 데이터 신호(DQ)로부터 어드레스(ADDR)를 획득할 수 있다.
예시적인 실시 예에서, 쓰기 인에이블 신호(nWE)는 고정된(static) 상태(예를 들어, 하이(high) 레벨 또는 로우(low) 레벨)를 유지하다가 하이 레벨과 로우 레벨 사이에서 토글할 수 있다. 예를 들어, 쓰기 인에이블 신호(nWE)는 커맨드(CMD) 또는 어드레스(ADDR)가 전송되는 구간에서 토글할 수 있다. 이에 따라, 메모리 인터페이스 회로(131)는 쓰기 인에이블 신호(nWE)의 토글 타이밍들에 기초하여 커맨드(CMD) 또는 어드레스(ADDR)를 획득할 수 있다.
메모리 인터페이스 회로(131)는 제5 핀(P15)을 통해 메모리 컨트롤러(200)로부터 읽기 인에이블 신호(nRE)를 수신할 수 있다. 메모리 인터페이스 회로(131)는 제6 핀(P16)을 통해 메모리 컨트롤러(200)로부터 데이터 스트로브 신호(DQS)를 수신하거나, 메모리 컨트롤러(200)로 데이터 스트로브 신호(DQS)를 전송할 수 있다.
메모리 장치(300)의 데이터(DATA) 출력 동작에서, 메모리 인터페이스 회로(131)는 데이터(DATA)를 출력하기 전에 제5 핀(P15)을 통해 토글하는 읽기 인에이블 신호(nRE)를 수신할 수 있다. 메모리 인터페이스 회로(131)는 읽기 인에이블 신호(nRE)의 토글링에 기초하여 토글하는 데이터 스트로브 신호(DQS)를 생성할 수 있다. 예를 들어, 메모리 인터페이스 회로(131)는 읽기 인에이블 신호(nRE)의 토글링 시작 시간을 기준으로 미리 정해진 딜레이(예를 들어, tDQSRE) 이후에 토글하기 시작하는 데이터 스트로브 신호(DQS)를 생성할 수 있다. 메모리 인터페이스 회로(131)는 데이터 스트로브 신호(DQS)의 토글 타이밍에 기초하여 데이터(DATA)를 포함하는 데이터 신호(DQ)를 전송할 수 있다. 이에 따라, 데이터(DATA)는 데이터 스트로브 신호(DQS)의 토글 타이밍에 정렬되어 메모리 컨트롤러(200)로 전송될 수 있다.
메모리 장치(300)의 데이터(DATA) 입력 동작에서, 메모리 컨트롤러(200)로부터 데이터(DATA)를 포함하는 데이터 신호(DQ)가 수신되는 경우, 메모리 인터페이스 회로(131)는 메모리 컨트롤러(200)로부터 데이터(DATA)와 함께 토글하는 데이터 스트로브 신호(DQS)를 수신할 수 있다. 메모리 인터페이스 회로(131)는 데이터 스트로브 신호(DQS)의 토글 타이밍에 기초하여 데이터 신호(DQ)로부터 데이터(DATA)를 획득할 수 있다. 예를 들어, 메모리 인터페이스 회로(131)는 데이터 스트로브 신호(DQS)의 상승 에지 및 하강 에지에서 데이터 신호(DQ)를 샘플링함으로써 데이터(DATA)를 획득할 수 있다.
메모리 인터페이스 회로(131)는 제8 핀(P18)을 통해 레디/비지 출력 신호(nR/B)를 메모리 컨트롤러(200)로 전송할 수 있다. 메모리 인터페이스 회로(131)는 레디/비지 출력 신호(nR/B)를 통해 메모리 장치(300)의 상태 정보를 메모리 컨트롤러(200)로 전송할 수 있다. 메모리 장치(300)가 비지 상태인 경우(즉, 메모리 장치(300) 내부 동작들이 수행 중인 경우), 메모리 인터페이스 회로(131)는 비지 상태를 나타내는 레디/비지 출력 신호(nR/B)를 메모리 컨트롤러(200)로 전송할 수 있다. 메모리 장치(300)가 레디 상태인 경우(즉, 메모리 장치(300) 내부 동작들이 수행되지 않거나 완료된 경우), 메모리 인터페이스 회로(131)는 레디 상태를 나타내는 레디/비지 출력 신호(nR/B)를 메모리 컨트롤러(200)로 전송할 수 있다. 예를 들어, 메모리 장치(300)가 페이지 독출 명령에 응답하여 메모리 셀 어레이(133)로부터 데이터(DATA)를 독출하는 동안, 메모리 인터페이스 회로(131)는 비지 상태(예를 들어, 로우 레벨)를 나타내는 레디/비지 출력 신호(nR/B)를 메모리 컨트롤러(200)로 전송할 수 있다. 예를 들어, 메모리 장치(300)가 프로그램 명령에 응답하여 메모리 셀 어레이(133)로 데이터(DATA)를 프로그램하는 동안, 메모리 인터페이스 회로(131)는 비지 상태를 나타내는 레디/비지 출력 신호(nR/B)를 메모리 컨트롤러(200)로 전송할 수 있다.
제어 로직 회로(132)는 메모리 장치(300)의 각종 동작을 전반적으로 제어할 수 있다. 제어 로직 회로(132)는 메모리 인터페이스 회로(131)로부터 획득된 커맨드/어드레스(CMD/ADDR)를 수신할 수 있다. 제어 로직 회로(132)는 수신된 커맨드/어드레스(CMD/ADDR)에 따라 메모리 장치(300)의 다른 구성 요소들을 제어하기 위한 제어 신호들을 생성할 수 있다. 예를 들어, 제어 로직 회로(132)는 메모리 셀 어레이(133)에 데이터(DATA)를 프로그램하거나, 또는 메모리 셀 어레이(133)로부터 데이터(DATA)를 독출하기 위한 각종 제어 신호들을 생성할 수 있다.
메모리 셀 어레이(133)는 제어 로직 회로(132)의 제어에 따라 메모리 인터페이스 회로(131)로부터 획득된 데이터(DATA)를 저장할 수 있다. 메모리 셀 어레이(133)는 제어 로직 회로(132)의 제어에 따라 저장된 데이터(DATA)를 메모리 인터페이스 회로(131)로 출력할 수 있다.
메모리 셀 어레이(133)는 복수의 메모리 셀들을 포함할 수 있다. 예를 들어, 복수의 메모리 셀들은 플래시 메모리 셀들일 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 메모리 셀들은 RRAM(Resistive Random Access Memory) 셀, FRAM(Ferroelectric Random Access Memory) 셀, PRAM(Phase Change Random Access Memory) 셀, TRAM(Thyristor Random Access Memory) 셀, MRAM(Magnetic Random Access Memory) 셀들일 수 있다. 이하에서는, 메모리 셀들이 낸드(NAND) 플래시 메모리 셀들인 실시 예를 중심으로 본 발명의 실시 예들이 설명될 것이다.
버퍼 칩(110)은 제1 내지 제8 핀들(P21~P28), 제1 내지 제8 핀들(P31~P38), 제1 인터페이스 회로(114) 및 제2 인터페이스 회로(115)를 포함할 수 있다.
버퍼 칩(110)의 제1 내지 제8 핀들(P21~P28)은 메모리 장치(120)의 제1 내지 제8 핀들(P11~P18)에 대응할 수 있다. 버퍼 칩(110)의 제1 내지 제8 핀들(P21~P28)은 비휘발성 메모리 칩들(NVM11~NVM1n)의 제1 내지 제8 핀들(P11~P18)에 공통으로 연결될 수 있다. 버퍼 칩(110)의 제1 내지 제8 핀들(P31~P38)은 버퍼 칩(110)의 제1 내지 제8 핀들(P21~P28)에 대응할 수 있다.
예를 들어, 버퍼 칩(110)의 제1 내지 제8 핀들(P21~P28) 각각은 도 1 및 도 2의 제2 핀(112)으로 구현될 수 있고, 버퍼 칩(110)의 제1 내지 제8 핀들(P31~P38) 각각은 도 1 및 도 2의 제1 핀(111)으로 구현될 수 있다.
메모리 컨트롤러(200)는 제1 내지 제8 핀들(P41~P48), 및 컨트롤러 인터페이스 회로(235)를 포함할 수 있다. 메모리 컨트롤러(200)의 제1 내지 제8 핀들(P41~P48)은 버퍼 칩(110)의 제1 내지 제8 핀들(P31~P38)에 대응할 수 있다. 이에 따라 메모리 컨트롤러(200)의 제1 내지 제8 핀들(P41~P48)은 메모리 장치(120)의 제1 내지 제8 핀들(P11~P18)에 대응할 수 있다.
컨트롤러 인터페이스 회로(235)는 제1 핀(P41)을 통해 메모리 장치(300)로 칩 인에이블 신호(nCE)를 전송할 수 있다. 컨트롤러 인터페이스 회로(235)는 칩 인에이블 신호(nCE)를 통해 선택한 메모리 장치(300)와 제2 내지 제8 핀들(P22~P28)을 통해 신호들을 송수신할 수 있다.
컨트롤러 인터페이스 회로(235)는 제2 내지 제4 핀들(P42~P44)을 통해 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 및 쓰기 인에이블 신호(nWE)를 메모리 장치(300)로 전송할 수 있다. 컨트롤러 인터페이스 회로(235)는 제7 핀(P47)을 통해 메모리 장치(300)로 데이터 신호(DQ)를 전송하거나, 메모리 장치(300)로부터 데이터 신호(DQ)를 수신할 수 있다.
컨트롤러 인터페이스 회로(235)는 토글하는 쓰기 인에이블 신호(nWE)와 함께 커맨드(CMD) 또는 어드레스(ADDR)를 포함하는 데이터 신호(DQ)를 메모리 장치(300)로 전송할 수 있다. 컨트롤러 인터페이스 회로(235)는 인에이블 상태를 가지는 커맨드 래치 인에이블 신호(CLE)를 전송함에 따라 커맨드(CMD)를 포함하는 데이터 신호(DQ)를 메모리 장치(300)로 전송하고, 인에이블 상태를 가지는 어드레스 래치 인에이블 신호(ALE)를 전송함에 따라 어드레스(ADDR)를 포함하는 데이터 신호(DQ)를 메모리 장치(300)로 전송할 수 있다.
컨트롤러 인터페이스 회로(235)는 제5 핀(P45)을 통해 메모리 장치(300)로 읽기 인에이블 신호(nRE)를 전송할 수 있다. 컨트롤러 인터페이스 회로(235)는 제6 핀(P46)을 통해 메모리 장치(300)로부터 데이터 스트로브 신호(DQS)를 수신하거나, 메모리 장치(300)로 데이터 스트로브 신호(DQS)를 전송할 수 있다.
메모리 장치(300)의 데이터(DATA) 출력 동작에서, 컨트롤러 인터페이스 회로(235)는 토글하는 읽기 인에이블 신호(nRE)를 생성하고, 읽기 인에이블 신호(nRE)를 메모리 장치(300)로 전송할 수 있다. 예를 들어, 컨트롤러 인터페이스 회로(235)는 데이터(DATA)가 출력되기 전에 고정된 상태(예를 들어, 하이 레벨 또는 로우 레벨)에서 토글 상태로 변경되는 읽기 인에이블 신호(nRE)를 생성할 수 있다. 이에 따라, 메모리 장치(300)에서 읽기 인에이블 신호(nRE)에 기초하여 토글하는 데이터 스트로브 신호(DQS)가 생성될 수 있다. 컨트롤러 인터페이스 회로(235)는 메모리 장치(300)로부터 토글하는 데이터 스트로브 신호(DQS)와 함께 데이터(DATA)를 포함하는 데이터 신호(DQ)를 수신할 수 있다. 컨트롤러 인터페이스 회로(235)는 데이터 스트로브 신호(DQS)의 토글 타이밍에 기초하여 데이터 신호(DQ)로부터 데이터(DATA)를 획득할 수 있다.
메모리 장치(300)의 데이터(DATA) 입력 동작에서, 컨트롤러 인터페이스 회로(235)는 토글하는 데이터 스트로브 신호(DQS)를 생성할 수 있다. 예를 들어, 컨트롤러 인터페이스 회로(235)는 데이터(DATA)를 전송하기 전에 고정된 상태(예를 들어, 하이 레벨 또는 로우 레벨)에서 토글 상태로 변경되는 데이터 스트로브 신호(DQS)를 생성할 수 있다. 컨트롤러 인터페이스 회로(235)는 데이터 스트로브 신호(DQS)의 토글 타이밍들에 기초하여 데이터(DATA)를 포함하는 데이터 신호(DQ)를 메모리 장치(300)로 전송할 수 있다.
컨트롤러 인터페이스 회로(235)는 제8 핀(P48)을 통해 메모리 장치(300)로부터 레디/비지 출력 신호(nR/B)를 수신할 수 있다. 컨트롤러 인터페이스 회로(235)는 레디/비지 출력 신호(nR/B)에 기초하여 메모리 장치(300)의 상태 정보를 판별할 수 있다.
도 4는 몇몇 실시예들에 따른 메모리 시스템의 동작을 설명하기 위한 블록도이다. 도 4는 도 3의 복수의 출력 신호들 중 레디/비지 출력 신호만을 도시한 도면이다.
도 4를 참조하면, 복수의 비휘발성 메모리 칩들(NVM11~NVM2n)은 각각 제1 핀(P11_1~P11_n)을 포함할 수 있다. 비휘발성 메모리 칩들(NVM11~NVM1n)은 각각 버퍼 칩(110)의 핀(P4)으로 내부 상태 신호(IR/B_11~IR/B_1n)를 제공할 수 있다. 비휘발성 메모리 칩들(NVM21~NVM2n)은 각각 버퍼 칩(110)의 핀(P5)으로 내부 상태 신호(IR/B_21~IR/B_2n)를 제공할 수 있다.
이에 따라 버퍼 칩(110)은 메모리 장치(120)로부터 복수의 내부 상태 신호(IR/B_11~IR/B_2n)를 제공받을 수 있다. 버퍼 칩(110)은 복수의 내부 상태 신호(IR/B_11~IR/B_2n)에 기초하여 핀(P3)을 통해 외부 상태 신호(R/B)를 출력할 수 있다. 외부 상태 신호(R/B)는 예를 들어, 하나의 신호일 수 있다.
버퍼 칩(110)은 예를 들어, 설정 주기 마다 외부 상태 신호(R/B)를 출력할 수 있다. 또 다른 예를 들어, 버퍼 칩(110)은 메모리 컨트롤러(200)가 커맨드를 제공받은 경우, 이에 응답하여 외부 상태 신호(R/B)를 출력할 수 있다. 커맨드는 예를 들어, 리드 커맨드 또는 라이트 커맨드 등과 같은 입출력 커맨드일 수 있다.
메모리 컨트롤러(200)는 버퍼 칩(110)으로부터 외부 상태 신호(R/B)를 제공받고, 외부 상태 신호(R/B)에 기초하여 복수의 메모리 칩들(NVM11~NVM2n)의 상태를 판단할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 외부 상태 신호(R/B)의 듀티 사이클에 따라 복수의 메모리 칩들(NVM11~NVM2n)의 상태를 판단할 수 있다. 다르게 설명하면, 메모리 컨트롤러(200)는 예를 들어, 외부 상태 신호(R/B)의 설정 주기 마다 포함된 제1 논리 레벨을 갖는 구간의 길이에 기초하여 복수의 메모리 칩들(NVM11~NVM2n)의 상태를 판단할 수 있다. 여기서 제1 논리 레벨은 로우 레벨일 수 있다.
상태는 예를 들어, 제1 내지 제3 상태를 포함할 수 있다. 제1 내지 제3 상태는 각각 예를 들어, 레디 상태, 비지 상태 및 미리 설정된 상태일 수 있다. 미리 설정된 상태는 예를 들어, 메모리 컨트롤러(200)와 버퍼 칩(110) 사이에 미리 설정된 상태로, 이는 메모리 시스템(10)의 출하 전에 설정될 수 있다. 미리 설정된 상태는 예를 들어, 비휘발성 메모리 칩의 라이트 에러 또는 리드 에러 등일 수 있다. 이하 도 5 내지 도 7을 참조하여 자세히 설명한다.
도 5 내지 도 7은 몇몇 실시예들에 따른 도 4의 메모리 시스템의 동작을 설명하기 위한 도면들이다.
도 4 및 도 5를 참조하면, 버퍼 칩(110)은 설정 주기(PR2)마다 복수의 내부 상태 신호(IR/B_11~IR/B_2n) 중 제1 상태를 지시하는 내부 상태 신호에 기초하여 외부 상태 신호(R/B)를 출력할 수 있다. 즉, 버퍼 칩(110)은 설정 주기(PR2)마다 비휘발성 메모리 칩들(NVM11~NVM2n) 중 어느 하나가 제1 상태임을 지시하는 외부 상태 신호(R/B)를 출력할 수 있다. 버퍼 칩(110)은 제1 상태를 지시하는 내부 상태 신호(IR/B_11~IR/B_2n)를 출력하는 비휘발성 메모리 칩(NVM11~NVM2n)의 ID에 기초하여 설정 주기(PR2)에서 듀티 사이클을 결정할 수 있다. 예를 들어, 설정 주기(PR2)에서 외부 상태 신호(R/B)의 듀티 사이클은 비휘발성 메모리 칩(NVM11~NVM2n)의 ID에 비례할 수 있다.
다르게 설명하면, 설정 주기(PR2)에서 제1 논리 레벨을 갖는 구간의 길이는 비휘발성 메모리 칩(NVM11~NVM2n)의 ID와 클럭 사이클(PR1)의 곱일 수 있으며, 설정 주기(PR2)는 비휘발성 메모리 칩(NVM11~NVM2n)의 개수와 클럭 사이클(PR1)의 곱보다 클 수 있다.
여기서 제1 상태는 레디 상태일 수 있다. 또한 비휘발성 메모리 칩(NVM11~NVM2n)의 ID와 제1 상태가 레디 상태임은 메모리 컨트롤러(200) 및 버퍼 칩(110) 내에서 미리 설정될 수 있다.
구체적으로, 도 5를 참조하면, 메모리 장치(120)의 비휘발성 메모리 칩(NVM12)은 시점(T1)에서 제2 논리 레벨을 갖는 내부 상태 신호(IR/B_12)를 출력할 수 있다. 메모리 장치(120)의 비휘발성 메모리 칩(NVM15)은 시점(T1) 보다 늦은 시점(T4)에서 제2 논리 레벨을 갖는 내부 상태 신호(IR/B_15)를 출력할 수 있다. 여기서 제1 논리 레벨은 로우 레벨로 비지 상태를 지시할 수 있고, 제2 논리 레벨은 하이 레벨로 레디 상태를 지시할 수 있다. 즉, 비휘발성 메모리 칩(NVM12)은 시점(T1)에서 레디 상태이고, 비휘발성 메모리 칩(NVM15)은 시점(T4)에서 레디 상태일 수 있다. 여기서, 비휘발성 메모리 칩(NVM12)의 ID는 2일 수 있고, 비휘발성 메모리 칩(NVM15)의 ID는 5일 수 있다.
비휘발성 메모리 칩(NVM12)의 ID가 2이기 때문에 제1 구간(T2~T5)에 포함된 제1 논리 레벨을 갖는 구간(TD1)의 길이는 클럭 사이클(PR1)의 2배이고, 비휘발성 메모리 칩(NVM12)의 ID가 5이기 때문에 제2 구간(T5~T7)에 포함된 제1 논리 레벨을 갖는 구간(TD2)의 길이는 클럭 사이클(PR1)의 5배일 수 있다. 즉, 제2 구간(T5~T7)에서 외부 상태 신호(R/B)의 듀티 사이클은 제1 구간(T2~T5)에서 외부 상태 신호(R/B)의 듀티 사이클의 2.5배일 수 있다.
이에 따라 메모리 컨트롤러(200)는 제1 구간(T2~T5)에서 제1 논리 레벨을 갖는 구간(TD1)의 길이가 클럭 사이클(PR1)의 2배이므로 ID가 2인 비휘발성 메모리 칩(NVM12)은 레디 상태라고 판단할 수 있다. 또한 메모리 컨트롤러(200)는 제2 구간(T5~T7)에서 제1 논리 레벨을 갖는 구간(TD2)의 길이가 클럭 사이클(PR1)의 5배이므로 ID가 5인 비휘발성 메모리 칩(NVM15)은 레디 상태라고 판단할 수 있다.
도 5에서는 제1 상태가 레디 상태임을 가정하여 설명하였으나, 본 발명이 이에 제한되는 것은 아니며, 제1 상태는 비지 상태 또는 미리 설정된 상태일 수 있다. 또한, 버퍼 칩(110)은 제1 상태를 지시하는 내부 상태 신호(IR/B_11~IR/B_2n)를 출력한 비휘발성 메모리 칩(NVM11~NVM2n)의 ID에 기초하여 설정 주기(PR2)에서 제2 논리 레벨을 갖는 제2 구간의 길이를 결정할 수 있다. 즉, 제2 논리 레벨을 갖는 제2 구간의 길이가 제1 상태를 지시하는 내부 상태 신호(IR/B_11~IR/B_2n)를 출력한 비휘발성 메모리 칩(NVM11~NVM2n)의 ID에 비례할 수 있다.
버퍼 칩(110)이 복수의 내부 상태 신호(IR/B_11~IR/B_2n)를 먹스하여 외부 상태 신호(R/B)를 출력하는 경우, 메모리 컨트롤러(200)는 복수의 비휘발성 메모리 칩(NVM11~NVM2n) 중 어느 칩이 레디 상태이고 어느 칩이 비지 상태인지 판단할 수 없다. 따라서 메모리 컨트롤러(200)는 복수의 비휘발성 메모리 칩(NVM11~NVM2n)의 상태를 리드하기 위해 복수의 비휘발성 메모리 칩(NVM11~NVM2n)에 별도의 상태 리드 커맨드(status read command)를 제공해야한다.
이에 반해, 몇몇 실시예들에 따른 메모리 시스템에서 버퍼 칩(110)은 제1 논리 레벨을 갖는 구간의 길이 또는 듀티 사이클을 이용하여 외부 상태 신호(R/B)에 레디 상태인 비휘발성 메모리 칩(NVM11~NVM2n)의 ID를 전달할 수 있다. 이에 따라 메모리 컨트롤러(200)는 별도의 상태 리드 커맨드 없이 어떤 비휘발성 메모리 칩(NVM11~NVM2n)이 레디 상태 또는 비지 상태를 판단할 수 있다. 따라서 몇몇 실시예들에 따른 메모리 시스템은 상태 리드 커맨드 사용에 따른 커맨드 오버헤드(command overhead)가 발생되지 않는다.
도 4 및 도 6을 참조하면, 외부 상태 신호(R/B)는 차례로 연속되는 제1 구간(T2~T5), 제2 구간(T5~T7), 제3 구간(T7~T9) 및 제4 구간(T9~T11)을 포함할 수 있다. 제1 상태는 제2 내지 제4 상태를 포함할 수 있다.
버퍼 칩(110)은 내부 상태 신호(IR/B_11~IR/B_2n)를 출력한 비휘발성 메모리 칩(NVM11~NVM2n)의 ID에 기초하여 제1 구간(T2~T5)에서 제1 논리 레벨을 갖는 구간의 길이를 결정하고, 내부 상태 신호(IR/B_11~IR/B_2n)가 제2 내지 제4 상태 중 어느 상태인지에 기초하여 제2 구간(T5~T7)에서 제1 논리 레벨을 갖는 구간의 길이를 결정할 수 있다.
예를 들어, 제2 상태는 레디 상태일 수 있고, 제3 상태는 비지 상태일 수 있고, 제4 상태는 미리 설정된 이벤트가 발생된 상태로 비휘발성 메모리 칩(NVM11~NVM2n)에 에러가 발생된 상태일 수 있다. 또한 예를 들어, 레디 상태의 경우 제1 논리 레벨을 갖는 구간의 길이는 클럭 사이클(PR1)의 1배이고, 비지 상태의 경우 제1 논리 레벨을 갖는 구간의 길이는 클럭 사이클(PR1)의 2배이고, 에러가 발생된 상태의 경우 제1 논리 레벨을 갖는 구간의 길이는 클럭 사이클(PR1)의 3배일 수 있다. 제2 내지 제4 상태와 이 경우 제1 논리 레벨을 갖는 구간의 길이가 클럭 사이클의 몇배인지는 메모리 컨트롤러(200) 및 버퍼 칩(110) 내에서 미리 설정될 수 있다.
구체적으로, 도 6을 참조하면, 메모리 장치(120)의 비휘발성 메모리 칩(NVM12)은 시점(T1)에서 제1 논리 레벨을 갖는 내부 상태 신호(IR/B_12)를 출력할 수 있다. 메모리 장치(120)의 비휘발성 메모리 칩(NVM15)은 시점(T1)보다 늦은 시점(T4)에서 제2 논리 레벨을 갖는 내부 상태 신호(IR/B_15)를 출력할 수 있다. 즉, 비휘발성 메모리 칩(NVM12)은 시점(T1)에서 에러가 발생된 상태이고, 비휘발성 메모리 칩(NVM15)은 레디 상태일 수 있다. 여기서, 비휘발성 메모리 칩(NVM12)의 ID는 2일 수 있고, 비휘발성 메모리 칩(NVM15)의 ID는 5일 수 있다.
비휘발성 메모리 칩(NVM12)의 ID가 2이기 때문에 제1 구간(T2~T5)에 포함된 제1 논리 레벨을 갖는 구간(TD1)의 길이는 클럭 사이클(PR1)의 2배이고, 비휘발성 메모리 칩(NVM12)의 상태가 에러가 발생된 상태이기 때문에 제2 구간(T5~T7)에 포함된 제1 논리 레벨을 갖는 구간(TD2)의 길이는 클럭 사이클(PR1)의 3배일 수 있다. 즉, 제2 구간(T5~T7)에서 외부 상태 신호(R/B)의 듀티 사이클은 제1 구간(T2~T5)에서 외부 상태 신호(R/B)의 듀티 사이클의 1.5배일 수 있다.
이어서 비휘발성 메모리 칩(NVM15)의 ID가 5이기 때문에 제3 구간(T7~T10)에 포함된 제1 논리 레벨을 갖는 구간(TD3)의 길이는 클럭 사이클(PR1)의 5배이고, 비휘발성 메모리 칩(NVM15)의 상태가 레디 상태이기 때문에 제4 구간(T9~T11)에 포함된 제1 논리 레벨을 갖는 구간(TD4)의 길이는 클럭 사이클(PR1)의 1배일 수 있다. 즉, 제4 구간(T9~T11)에서 외부 상태 신호(R/B)의 듀티 사이클은 제3 구간(T7~T10)에서 외부 상태 신호(R/B)의 듀티 사이클의 0.2배일 수 있다.
이에 따라 메모리 컨트롤러(200)는 제1 구간(T2~T5)에서 제1 논리 레벨을 갖는 구간(TD1)의 길이가 클럭 사이클(PR1)의 2배이고, 연속된 제2 구간(T5~T7)에서 제1 논리 레벨을 갖는 구간(TD2)의 길이가 클럭 사이클(PR1)의 3배이므로 ID가 2인 비휘발성 메모리 칩(NVM12)은 에러가 발생된 상태라고 판단할 수 있다. 또한 메모리 컨트롤러(200)는 제3 구간(T7~T9)에서 제1 논리 레벨을 갖는 구간(TD3)의 길이가 클럭 사이클(PR1)의 5배이고, 연속된 제4 구간(T9~T11)에서 제1 논리 레벨을 갖는 구간(TD4)의 길이가 클럭 사이클(PR1)의 1배이므로 ID가 5인 비휘발성 메모리 칩(NVM15)은 레디 상태라고 판단할 수 있다.
즉 몇몇 실시예들에 따른 메모리 시스템에서 메모리 컨트롤러(200)는 짝수 주기의 외부 상태 신호(R/B)에 기초하여 상태를 판단할 수 있고, 홀수 주기의 외부 상태 신호(R/B)에 기초하여 비휘발성 메모리 칩(NVM11~NVM2n)의 ID를 알 수 있다.
본 도면에서는 에러가 발생된 경우 내부 상태 신호가 제1 논리 레벨에서 제2 논리 레벨로 천이되는 것으로 설명하였으나, 본 발명이 이에 제한되는 것은 아니다. 에러가 발생된 경우 내부 상태 신호는 제2 논리 레벨에서 제1 논리 레벨로 천이될 수도 있다.
도 4 및 도 7을 참조하면, 버퍼 칩(110)은 내부 상태 신호(IR/B_11~IR/B_2n)가 제2 내지 제4 상태 중 어느 상태인지에 기초하여 제1 구간(T2~T5)에서 제1 논리 레벨을 갖는 구간의 길이를 결정하고, 내부 상태 신호를 출력한 비휘발성 메모리 칩(NVM11~NVM2n)의 ID에 기초하여 제2 구간(T5~T7)에서 제1 논리 레벨을 갖는 구간의 길이를 결정할 수 있다.
구체적으로, 도 7을 참조하면, 비휘발성 메모리 칩(NVM12)은 시점(T1)에서 에러가 발생된 상태이고, 비휘발성 메모리 칩(NVM15)은 레디 상태일 수 있다. 여기서, 비휘발성 메모리 칩(NVM12)의 ID는 2일 수 있고, 비휘발성 메모리 칩(NVM15)의 ID는 5일 수 있다.
비휘발성 메모리 칩(NVM12)의 상태가 에러가 발생된 상태이기 때문에 제1 구간(T2~T5)에 포함된 제1 논리 레벨을 갖는 구간(TD1)의 길이는 클럭 사이클(PR1)의 3배이고, 비휘발성 메모리 칩(NVM12)의 ID가 2이기 때문에 제2 구간(T5~T7)에 포함된 제1 논리 레벨을 갖는 구간(TD2)의 길이는 클럭 사이클(PR1)의 2배일 수 있다. 즉, 제1 구간(T2~T5)에서 외부 상태 신호(R/B)의 듀티 사이클은 제2 구간(T5~T7)에서 외부 상태 신호(R/B)의 듀티 사이클의 1.5배일 수 있다.
이어서 비휘발성 메모리 칩(NVM15)의 상태가 레디 상태이기 때문에 제3 구간(T7~T10)에 포함된 제1 논리 레벨을 갖는 구간(TD3)의 길이는 클럭 사이클(PR1)의 1배이고, 비휘발성 메모리 칩(NVM15)의 ID가 5이기 때문에 제4 구간(T10~T11)에 포함된 제1 논리 레벨을 갖는 구간(TD4)의 길이는 클럭 사이클(PR1)의 5배일 수 있다. 즉, 제4 구간(T10~T11)에서 외부 상태 신호(R/B)의 듀티 사이클은 제3 구간(T7~T10)에서 외부 상태 신호(R/B)의 듀티 사이클의 5배일 수 있다.
이에 따라 메모리 컨트롤러(200)는 외부 상태 신호(R/B)에 기초하여 비휘발성 메모리 칩(NVM12)은 에러가 발생된 상태이고, 비휘발성 메모리 칩(NVM15)은 레디 상태라고 판단할 수 있다. 즉, 메모리 컨트롤러(200)는 홀수 주기의 외부 상태 신호(R/B)에 기초하여 상태를 판단할 수 있고, 짝수 주기의 외부 상태 신호(R/B)에 기초하여 비휘발성 메모리 칩(NVM11~NVM2n)의 ID를 알 수 있다.
도 8은 몇몇 실시예들에 따른 메모리 시스템의 동작을 설명하기 위한 흐름도이다.
도 8을 참조하면, 메모리 컨트롤러(200)는 외부로부터 리드 커맨드(CMD_READ)를 제공받을 수 있다(S110).
이에 응답하여 메모리 장치(120)에 포함된 복수의 비휘발성 메모리 칩들은 각각 내부 상태 신호(IR/B)를 버퍼 칩(110)에 제공할 수 있다(S120).
버퍼 칩(110)은 내부 상태 신호(IR/B)에 기초하여 외부 상태 신호(R/B)를 출력할 수 있다(S130). 버퍼 칩(110)은 앞서 도 1 내지 도 7을 참조하여 설명한 바에 따라 외부 상태 신호(R/B)를 출력할 수 있다. 버퍼 칩(110)은 예를 들어, 설정 주기(PR2)의 시작 시점에서 내부 상태 신호(IR/B)가 제2 논리 레벨로 유지되는 경우, 그 시점을 내부 상태 신호(IR/B)의 종료 시점으로 판단하여 외부 상태 신호(R/B)를 출력할 수 있다.
메모리 컨트롤러(200)는 외부 상태 신호(R/B)에 기초하여 메모리 장치(120)에 포함된 복수의 비휘발성 메모리 칩들의 상태를 판단할 수 있고, 판단된 복수의 메모리 칩들의 상태에 기초하여 버퍼 칩(110)을 통해 메모리 장치(120)에 외부로부터 제공받은 리드 커맨드(CMD_READ)를 제공할 수 있다(S140). 메모리 컨트롤러(200)는 앞서 도 1 내지 도 7을 참조하여 설명한 바에 따라 복수의 비휘발성 메모리 칩들 중 어느 칩이 레디 상태인지 판단할 수 있다. 메모리 컨트롤러(200)는 레디 상태인 비휘발성 메모리 칩에 버퍼 칩(110)을 통해 상기 리드 커맨드(CMD_READ)를 제공할 수 있다.
메모리 장치(120) 중 리드 커맨드(CMD_READ)를 제공받은 비휘발성 메모리 칩은 리드 커맨드(CMD_READ)에 응답하여 데이터를 리드할 수 있다(S150).
메모리 장치(120) 중 리드 커맨드(CMD_READ)를 제공받은 비휘발성 메모리 칩은 리드된 데이터를 버퍼 칩(110)을 통해 메모리 컨트롤러(200)에 제공할 수 있다(S160).
메모리 컨트롤러(200)는 외부로부터 제공된 리드 커맨드(CMD_READ)에 응답하여 리드된 데이터를 외부로 제공할 수 있다(S170).
몇몇 실시예들에 따른 메모리 시스템에서 메모리 컨트롤러(200)는 별도의 상태 리드 커맨드 없이 메모리 장치(120)에 포함된 비휘발성 메모리 칩들의 상태를 판단할 수 있다. 따라서 메모리 시스템은 외부로부터 제공된 커맨드에 보다 빠르게 응답할 수 있다.
도 9는 몇몇 실시예들에 따른 메모리 시스템의 동작을 설명하기 위한 흐름도이다. 도 8을 참조하여 설명한 것과 다른 점을 중심으로 설명한다.
도 9를 참조하면, 몇몇 실시예들에 따른 메모리 시스템에서 메모리 장치(120)에 포함된 복수의 비휘발성 메모리 칩들은 주기적으로 버퍼 칩(110)으로 내부 상태 신호(IR/B)를 제공할 수 있다(S120_1, S120_2, S120_3). 상기 주기는 미리 설정된 주기일 수 있다.
버퍼 칩(110)은 내부 상태 신호(IR/B)에 기초하여 주기적으로 외부 상태 신호(R/B)를 출력할 수 있다(S130_1, S130_2, S130_3). 상기 주기는 미리 설정된 주기일 수 있다. 또한 상기 주기는 메모리 장치(120)로부터 버퍼 칩(110)으로 내부 상태 신호(IR/B)가 제공되는 주기와 동일할 수도 있고 다를 수도 있다.
메모리 컨트롤러(200)는 외부로부터 리드 커맨드(CMD_READ)를 제공받을 수 있다(S110).
메모리 컨트롤러(200)는 리드 커맨드(CMD_READ)가 제공된 이후에 버퍼 칩(110)으로부터 제공받은 외부 상태 신호(R/B)에 기초하여 메모리 장치(120)에 포함된 복수의 비휘발성 메모리 칩들의 상태를 판단할 수 있고, 판단된 복수의 메모리 칩들의 상태에 기초하여 버퍼 칩(110)을 통해 메모리 장치(120)에 외부로부터 제공받은 리드 커맨드(CMD_READ)를 제공할 수 있다(S140).
이어서 도 8을 참조하여 설명한 바와 같이 메모리 장치(120) 중 리드 커맨드(CMD_READ)를 제공받은 비휘발성 메모리 칩은 리드 커맨드(CMD_READ)에 응답하여 데이터를 리드할 수 있고(S150), 리드된 데이터는 버퍼 칩(110)을 통해 메모리 컨트롤러(200)에 제공될 수 있다(S160).
메모리 컨트롤러(200)는 외부로부터 제공된 리드 커맨드(CMD_READ)에 응답하여 리드된 데이터를 외부로 제공할 수 있다(S170).
도 10은 몇몇 실시예들에 따른 비휘발성 메모리 패키지의 동작을 설명하기 위한 흐름도이다.
도 1 및 도 10을 참조하면, 몇몇 실시예들에 따른 비휘발성 메모리 패키지(100)에 파워가 공급될 수 있다(S210). 이에 따라 비휘발성 메모리 패키지(100)가 부팅될 수 있다. 또는 비휘발성 메모리 패키지(100)는 리셋될 수 있다.
이어서, 버퍼 칩(110)의 입출력 라인이 설정될 수 있다(S220). 버퍼 칩(110)에 연결된 채널(11), 제1 내부 채널(121) 및 제2 내부 채널(122)이 설정될 수 있다.
이어서, 메모리 장치(120)의 입출력 라인이 설정될 수 있다(S230). 메모리 장치(120)에 포함된 복수의 비휘발성 메모리 칩(NVM11~NVM2n)의 입출력 라인이 설정될 수 있다. 제1 내부 채널(121)에 연결되는 비휘발성 메모리 칩들(NVM11~NVM1n)의 웨이들(W11~W1n)이 설정될 수 있다. 제2 내부 채널(122)에 연결되는 비휘발성 메모리 칩들(NVM21~NVM2n)의 웨이들(W21~W2n)이 설정될 수 있다.
이어서, 복수의 비휘발성 메모리 칩(NVM11~NVM2n)이 초기화될 수 있다(S240). 이에 따라 복수의 비휘발성 메모리 칩(NVM11~NVM2n)의 ID가 설정될 수 있다.
도 11은 몇몇 실시예들에 따른 비휘발성 메모리 칩에 적용될 수 있는 3D V-NAND를 설명하기 위한 도면이다. 몇몇 실시예들에 따른 비휘발성 메모리 칩이 3D V-NAND 타입의 플래시 메모리로 구현될 경우, 몇몇 실시예들에 따른 비휘발성 메모리 칩을 구성하는 복수의 메모리 블록 각각은 도 11에 도시된 바와 같은 등가 회로로 표현될 수 있다.
도 11에 도시된 메모리 블록 도시된 메모리 블록(BLKi)은 기판 상에 삼차원 구조로 형성되는 삼차원 메모리 블록을 나타낸다. 예를 들어, 메모리 블록(BLKi)에 포함되는 복수의 메모리 낸드 스트링들은 상기 기판과 수직한 방향으로 형성될 수 있다.
도 11을 참조하면, 메모리 블록(BLKi)은 비트 라인들(BL1, BL2, BL3)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 메모리 낸드 스트링들(NS11~NS33)을 포함할 수 있다. 복수의 메모리 낸드 스트링들(NS11~NS33) 각각은 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1, MC2, ..., MC8) 및 접지 선택 트랜지스터(GST)를 포함할 수 있다. 도 11에는 복수의 메모리 낸드 스트링들(NS11~NS33) 각각이 8개의 메모리 셀들(MC1, MC2, ..., MC8)을 포함하는 것으로 도시되어 있으나, 반드시 이에 한정되는 것은 아니다.
스트링 선택 트랜지스터(SST)는 상응하는 스트링 선택 라인(SSL1, SSL2, SSL3)에 연결될 수 있다. 복수의 메모리 셀들(MC1, MC2, ..., MC8)은 각각 상응하는 게이트 라인(GTL1, GTL2, ..., GTL8)에 연결될 수 있다. 게이트 라인(GTL1, GTL2, ..., GTL8)은 워드 라인들에 해당할 수 있으며, 게이트 라인(GTL1, GTL2, ..., GTL8)의 일부는 더미 워드 라인에 해당할 수 있다. 접지 선택 트랜지스터(GST)는 상응하는 접지 선택 라인(GSL1, GSL2, GSL3)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)는 상응하는 비트 라인(BL1, BL2, BL3)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다.
동일 높이의 워드 라인(예를 들면, WL1)은 공통으로 연결되고, 접지 선택 라인(GSL1, GSL2, GSL3) 및 스트링 선택 라인(SSL1, SSL2, SSL3)은 각각 분리될 수 있다. 도 11에는 메모리 블록(BLK)이 여덟 개의 게이트 라인(GTL1, GTL2, ..., GTL8) 및 세 개의 비트 라인들(BL1, BL2, BL3)에 연결되는 것으로 도시되어 있으나, 반드시 이에 한정되는 것은 아니다.
도 12는 몇몇 실시예들에 따른 비휘발성 메모리 칩에 적용될 수 있는 BVNAND 구조에 대해 설명하기 위한 도면이다.
도 12를 참조하면, 메모리 장치(400)는 C2C(chip to chip) 구조일 수 있다. C2C 구조는 제1 웨이퍼 상에 셀 영역(CELL)을 포함하는 상부 칩을 제작하고, 제1 웨이퍼와 다른 제2 웨이퍼 상에 주변 회로 영역(PERI)을 포함하는 하부 칩을 제작한 후, 상기 상부 칩과 상기 하부 칩을 본딩(bonidng) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 일례로, 상기 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예컨대, 상기 본딩 메탈이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-Cu 본딩 방식일 수 있으며, 상기 본딩 메탈은 알루미늄 혹은 텅스텐으로도 형성될 수 있다.
메모리 장치(400)의 주변 회로 영역(PERI)과 셀 영역(CELL) 각각은 외부 패드 본딩 영역(PA), 워드라인 본딩 영역(WLBA), 및 비트라인 본딩 영역(BLBA)을 포함할 수 있다.
주변 회로 영역(PERI)은 제1 기판(210), 층간 절연층(215), 제1 기판(210)에 형성되는 복수의 회로 소자들(220a, 220b, 220c), 복수의 회로 소자들(220a, 220b, 220c) 각각과 연결되는 제1 메탈층(230a, 230b, 230c), 제1 메탈층(230a, 230b, 230c) 상에 형성되는 제2 메탈층(240a, 240b, 240c)을 포함할 수 있다. 일 실시예에서, 제1 메탈층(230a, 230b, 230c)은 상대적으로 저항이 높은 텅스텐으로 형성될 수 있고, 제2 메탈층(240a, 240b, 240c)은 상대적으로 저항이 낮은 구리로 형성될 수 있다.
본 명세서에서는 제1 메탈층(230a, 230b, 230c)과 제2 메탈층(240a, 240b, 240c)만 도시 되고 설명되나, 이에 한정되는 것은 아니고, 제2 메탈층(240a, 240b, 240c) 상에 적어도 하나 이상의 메탈층이 더 형성될 수도 있다. 제2 메탈층(240a, 240b, 240c)의 상부에 형성되는 하나 이상의 메탈층 중 적어도 일부는, 제2 메탈층(240a, 240b, 240c)을 형성하는 구리보다 더 낮은 저항을 갖는 알루미늄 등으로 형성될 수 있다.
층간 절연층(215)은 복수의 회로 소자들(220a, 220b, 220c), 제1 메탈층(230a, 230b, 230c), 및 제2 메탈층(240a, 240b, 240c)을 커버하도록 제1 기판(210) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(240b) 상에 하부 본딩 메탈(271b, 272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(271b, 272b)은 셀 영역(CELL)의 상부 본딩 메탈(371b, 372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있으며, 하부 본딩 메탈(271b, 272b)과 상부 본딩 메탈(371b, 372b)은 알루미늄, 구리, 혹은 텅스텐 등으로 형성될 수 있다.
셀 영역(CELL)은 적어도 하나의 메모리 블록을 제공할 수 있다. 셀 영역(CELL)은 제2 기판(310)과 공통 소스 라인(320)을 포함할 수 있다. 제2 기판(310) 상에는, 제2 기판(310)의 상면에 수직하는 방향(Z축 방향)을 따라 복수의 워드라인들(331-338; 330)이 적층될 수 있다. 워드라인들(330)의 상부 및 하부 각각에는 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있으며, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드라인들(330)이 배치될 수 있다.
비트라인 본딩 영역(BLBA)에서, 채널 구조체(CH)는 제2 기판(310)의 상면에 수직하는 방향으로 연장되어 워드라인들(330), 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다. 채널 구조체(CH)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있으며, 채널층은 제1 메탈층(350c) 및 제2 메탈층(360c)과 전기적으로 연결될 수 있다. 예컨대, 제1 메탈층(350c)은 비트라인 컨택일 수 있고, 제2 메탈층(360c)은 비트라인일 수 있다. 일 실시예에서, 비트라인(360c)은 제2 기판(310)의 상면에 평행한 제1 방향(Y축 방향)을 따라 연장될 수 있다.
도 12에 도시한 일 실시예에서, 채널 구조체(CH)와 비트라인(360c) 등이 배치되는 영역이 비트라인 본딩 영역(BLBA)으로 정의될 수 있다. 비트라인(360c)은 비트라인 본딩 영역(BLBA)에서 주변 회로 영역(PERI)에서 페이지 버퍼(393)를 제공하는 회로 소자들(220c)과 전기적으로 연결될 수 있다. 일례로, 비트라인(360c)은 주변 회로 영역(PERI)에서 상부 본딩 메탈(371c, 372c)과 연결되며, 상부 본딩 메탈(371c, 372c)은 페이지 버퍼(393)의 회로 소자들(220c)에 연결되는 하부 본딩 메탈(271c, 272c)과 연결될 수 있다.
워드라인 본딩 영역(WLBA)에서, 워드라인들(330)은 제2 기판(310)의 상면에 평행한 제2 방향(X축 방향)을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(341-347; 340)와 연결될 수 있다. 워드라인들(330)과 셀 컨택 플러그들(340)은, 제2 방향을 따라 워드라인들(330) 중 적어도 일부가 서로 다른 길이로 연장되어 제공하는 패드들에서 서로 연결될 수 있다. 워드라인들(330)에 연결되는 셀 컨택 플러그들(340)의 상부에는 제1 메탈층(350b)과 제2 메탈층(360b)이 차례로 연결될 수 있다. 셀 컨택 플러그들(340)은 워드라인 본딩 영역(WLBA)에서 셀 영역(CELL)의 상부 본딩 메탈(371b, 372b)과 주변 회로 영역(PERI)의 하부 본딩 메탈(271b, 272b)을 통해 주변 회로 영역(PERI)과 연결될 수 있다.
셀 컨택 플러그들(340)은 주변 회로 영역(PERI)에서 로우 디코더(394)를 제공하는 회로 소자들(220b)과 전기적으로 연결될 수 있다. 일 실시예에서, 로우 디코더(394)를 제공하는 회로 소자들(220b)의 동작 전압은, 페이지 버퍼(393)를 제공하는 회로 소자들(220c)의 동작 전압과 다를 수 있다. 일례로, 페이지 버퍼(393)를 제공하는 회로 소자들(220c)의 동작 전압이 로우 디코더(394)를 제공하는 회로 소자들(220b)의 동작 전압보다 클 수 있다.
외부 패드 본딩 영역(PA)에는 공통 소스 라인 컨택 플러그(380)가 배치될 수 있다. 공통 소스 라인 컨택 플러그(380)는 금속, 금속 화합물, 또는 폴리실리콘 등의 도전성 물질로 형성되며, 공통 소스 라인(320)과 전기적으로 연결될 수 있다. 공통 소스 라인 컨택 플러그(380) 상부에는 제1 메탈층(350a)과 제2 메탈층(360a)이 차례로 적층될 수 있다. 일례로, 공통 소스 라인 컨택 플러그(380), 제1 메탈층(350a), 및 제2 메탈층(360a)이 배치되는 영역은 외부 패드 본딩 영역(PA)으로 정의될 수 있다.
한편 외부 패드 본딩 영역(PA)에는 입출력 패드들(205, 305)이 배치될 수 있다. 도 12를 참조하면, 제1 기판(210)의 하부에는 제1 기판(210)의 하면을 덮는 하부 절연막(201) 이 형성될 수 있으며, 하부 절연막(201) 상에 제1 입출력 패드(205)가 형성될 수 있다. 제1 입출력 패드(205)는 제1 입출력 컨택 플러그(203)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(220a, 220b, 220c) 중 적어도 하나와 연결되며, 하부 절연막(201)에 의해 제1 기판(210)과 분리될 수 있다. 또한, 제1 입출력 컨택 플러그(203)와 제1 기판(210) 사이에는 측면 절연막이 배치되어 제1 입출력 컨택 플러그(203)와 제1 기판(210)을 전기적으로 분리할 수 있다.
도 12를 참조하면, 제2 기판(310)의 상부에는 제2 기판(310)의 상면을 덮는 상부 절연막(301)이 형성될 수 있으며, 상부 절연막(301) 상에 제2 입출력 패드(305)가 배치될 수 있다. 제2 입출력 패드(305)는 제2 입출력 컨택 플러그(303)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(220a, 220b, 220c) 중 적어도 하나와 연결될 수 있다.
실시예들에 따라, 제2 입출력 컨택 플러그(303)가 배치되는 영역에는 제2 기판(310) 및 공통 소스 라인(320) 등이 배치되지 않을 수 있다. 또한, 제2 입출력 패드(305)는 제3 방향(Z축 방향)에서 워드라인들(330)과 오버랩되지 않을 수 있다. 도 12를 참조하면, 제2 입출력 컨택 플러그(303)는 제2 기판(310)의 상면에 평행한 방향에서 제2 기판(310)과 분리되며, 셀 영역(CELL)의 층간 절연층(315)을 관통하여 제2 입출력 패드(305)에 연결될 수 있다.
실시예들에 따라, 제1 입출력 패드(205)와 제2 입출력 패드(305)는 선택적으로 형성될 수 있다. 일례로, 메모리 장치(400)는 제1 기판(232)의 상부에 배치되는 제1 입출력 패드(205)만을 포함하거나, 또는 제2 기판(310)의 상부에 배치되는 제2 입출력 패드(305)만을 포함할 수 있다. 또는, 메모리 장치(400)가 제1 입출력 패드(205)와 제2 입출력 패드(305)를 모두 포함할 수도 있다.
셀 영역(CELL)과 주변 회로 영역(PERI) 각각에 포함되는 외부 패드 본딩 영역(PA)과 비트라인 본딩 영역(BLBA) 각각에는 최상부 메탈층의 메탈 패턴이 더미 패턴(dummy pattern)으로 존재하거나, 최상부 메탈층이 비어있을 수 있다.
메모리 장치(400)는 외부 패드 본딩 영역(PA)에서, 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(372a)에 대응하여 주변 회로 영역(PERI)의 최상부 메탈층에 셀 영역(CELL)의 상부 메탈 패턴(372a)과 동일한 형태의 하부 메탈 패턴(276a)을 형성할 수 있다. 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(276a)은 주변 회로 영역(PERI)에서 별도의 콘택과 연결되지 않을 수 있다. 이와 유사하게, 외부 패드 본딩 영역(PA)에서 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴에 대응하여 셀 영역(CELL)의 상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴과 동일한 형태의 상부 메탈 패턴을 형성할 수도 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(240b) 상에는 하부 본딩 메탈(271b, 272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(271b, 272b)은 셀 영역(CELL)의 상부 본딩 메탈(371b, 372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다.
또한, 비트라인 본딩 영역(BLBA)에서, 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(252)에 대응하여 셀 영역(CELL)의 최상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴(252)과 동일한 형태의 상부 메탈 패턴(392)을 형성할 수 있다. 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(392) 상에는 콘택을 형성하지 않을 수 있다.
도 13은 몇몇 실시예들에 따른 메모리 시스템이 적용된 시스템을 설명하기 위한 도면이다.
도 13을 참조하면, 몇몇 실시예들에 따른 메모리 시스템이 적용된 시스템(1000)은 기본적으로 휴대용 통신 단말기(mobile phone), 스마트폰(smart phone), 태블릿 PC(tablet personal computer), 웨어러블 기기, 헬스케어 기기 또는 IOT(internet of things) 기기와 같은 모바일(mobile) 시스템일 수 있다. 하지만 도 13의 시스템(1000)은 반드시 모바일 시스템에 한정되는 것은 아니고, 개인용 컴퓨터(personal computer), 랩탑(laptop) 컴퓨터, 서버(server), 미디어 재생기(media player) 또는 내비게이션(navigation)과 같은 차량용 장비(automotive device) 등이 될 수도 있다.
도 13을 참조하면, 시스템(1000)은 메인 프로세서(main processor)(1100), 메모리(1200a, 1200b) 및 스토리지 장치(1300a, 1300b)를 포함할 수 있으며, 추가로 촬영 장치(image capturing device)(1410), 사용자 입력 장치(user input device)(1420), 센서(1430), 통신 장치(1440), 디스플레이(1450), 스피커(1460), 전력 공급 장치(power supplying device)(1470) 및 연결 인터페이스(connecting interface)(1480) 중 하나 이상을 포함할 수 있다.
메인 프로세서(1100)는 시스템(1000)의 전반적인 동작, 보다 구체적으로는 시스템(1000)을 이루는 다른 구성 요소들의 동작을 제어할 수 있다. 이와 같은 메인 프로세서(1100)는 범용 프로세서, 전용 프로세서 또는 애플리케이션 프로세서(application processor) 등으로 구현될 수 있다.
메인 프로세서(1100)는 하나 이상의 CPU 코어(1110)를 포함할 수 있으며, 메모리(1200a, 1200b) 및/또는 스토리지 장치(1300a, 1300b)를 제어하기 위한 컨트롤러(1120)를 더 포함할 수 있다. 실시예에 따라서는, 메인 프로세서(1100)는 AI(artificial intelligence) 데이터 연산 등 고속 데이터 연산을 위한 전용 회로인 가속기(accelerator) 블록(1130)을 더 포함할 수 있다. 이와 같은 가속기 블록(1130)은 GPU(Graphics Processing Unit), NPU(Neural Processing Unit) 및/또는 DPU(Data Processing Unit) 등을 포함할 수 있으며, 메인 프로세서(1100)의 다른 구성 요소와는 물리적으로 독립된 별개의 칩(chip)으로 구현될 수도 있다.
메모리(1200a, 1200b)는 시스템(1000)의 주기억 장치로 사용될 수 있으며, SRAM 및/또는 DRAM 등의 휘발성 메모리를 포함할 수 있으나, 플래시 메모리, PRAM 및/또는 RRAM 등의 비휘발성 메모리를 포함할 수도 있다. 메모리(1200a, 1200b)는 메인 프로세서(1100)와 동일한 패키지 내에 구현되는 것도 가능하다.
스토리지 장치(1300a, 1300b)는 전원 공급 여부와 관계 없이 데이터를 저장하는 비휘발성 저장 장치로서 기능할 수 있으며, 메모리(1200a, 1200b)에 비해 상대적으로 큰 저장 용량을 가질 수 있다. 스토리지 장치(1300a, 1300b)는 앞서 도 1 내지 도 10을 참조하여 설명한 메모리 시스템에 대응될 수 있다.
스토리지 장치(1300a, 1300b)는 메인 프로세서(1100)와는 물리적으로 분리된 상태로 시스템(1000)에 포함될 수도 있고, 메인 프로세서(1100)와 동일한 패키지 내에 구현될 수도 있다. 또한, 스토리지 장치(1300a, 1300b)는 SSD(solid state device) 혹은 메모리 카드(memory card)와 같은 형태를 가짐으로써, 후술할 연결 인터페이스(1480)와 같은 인터페이스를 통해 시스템(1000)의 다른 구성 요소들과 탈부착 가능하도록 결합될 수도 있다. 이와 같은 스토리지 장치(1300a, 1300b)는 UFS(universal flash storage), eMMC(embedded multi-media card) 혹은 NVMe(non-volatile memory express)와 같은 표준 규약이 적용되는 장치일 수 있으나, 반드시 이에 한정되는 건 아니다.
촬영 장치(1410)는 정지 영상 또는 동영상을 촬영할 수 있으며, 카메라(camera), 캠코더(camcorder) 및/또는 웹캠(webcam) 등일 수 있다.
사용자 입력 장치(1420)는 시스템(1000)의 사용자로부터 입력된 다양한 유형의 데이터를 수신할 수 있으며, 터치 패드(touch pad), 키패드(keyboard), 키보드(keyboard), 마우스(mouse) 및/또는 마이크(microphone) 등일 수 있다.
센서(1430)는 시스템(1000)의 외부로부터 획득될 수 있는 다양한 유형의 물리량을 감지하고, 감지된 물리량을 전기 신호로 변환할 수 있다. 이와 같은 센서(1430)는 온도 센서, 압력 센서, 조도 센서, 위치 센서, 가속도 센서, 바이오 센서(biosensor) 및/또는 자이로스코프(gyroscope) 등일 수 있다.
통신 장치(1440)는 다양한 통신 규약에 따라 시스템(1000) 외부의 다른 장치들과의 사이에서 신호의 송신 및 수신을 수행할 수 있다. 이와 같은 통신 장치(1440)는 안테나, 트랜시버(transceiver) 및/또는 모뎀(MODEM) 등을 포함하여 구현될 수 있다.
디스플레이(1450) 및 스피커(1460)는 시스템(1000)의 사용자에게 각각 시각적 정보와 청각적 정보를 출력하는 출력 장치로 기능할 수 있다.
전력 공급 장치(1470)는 시스템(1000)에 내장된 배터리(도시 안함) 및/또는외부 전원으로부터 공급되는 전력을 적절히 변환하여 시스템(1000)의 각 구성 요소들에게 공급할 수 있다.
연결 인터페이스(1480)는 시스템(1000)과, 시스템(1000)에 연결되어 시스템(1000과 데이터를 주고받을 수 있는 외부 장치 사이의 연결을 제공할 수 있다. 연결 인터페이스(1480)는 ATA(Advanced Technology Attachment), SATA(Serial ATA), e-SATA(external SATA), SCSI(Small Computer Small Interface), SAS(Serial Attached SCSI), PCI(Peripheral Component Interconnection), PCIe(PCI express), NVMe(NVM express), IEEE 1394, USB(universal serial bus), SD(secure digital) 카드, MMC(multi-media card), eMMC(embedded multi-media card), UFS(Universal Flash Storage), eUFS(embedded Universal Flash Storage), CF(compact flash) 카드 인터페이스 등과 같은 다양한 인터페이스 방식으로 구현될 수 있다.
도 14는 몇몇 실시예에 따른 UFS 시스템에 대해 설명하기 위한 도면이다. UFS 시스템(2000)은 JEDEC(Joint Electron Device Engineering Council)에서 발표하는 UFS 표준(standard)을 따르는 시스템으로서, UFS 호스트(2100), UFS 장치(2200) 및 UFS 인터페이스(2300)를 포함할 수 있다. 전술한 도 13의 시스템(1000)에 대한 설명은, 도 14에 대한 이하의 설명과 상충되지 않는 범위 내에서 도 14의 UFS 시스템(2000)에도 적용될 수 있다.
도 14를 참조하면, UFS 호스트(2100)와 UFS 장치(2200)는 UFS 인터페이스(2300)를 통해 상호 연결될 수 있다. 도 13의 메인 프로세서(1100)가 애플리케이션 프로세서일 경우, UFS 호스트(2100)는 해당 애플리케이션 프로세서의 일부로서 구현될 수 있다. UFS 호스트 컨트롤러(2110) 및 호스트 메모리(2140)는 도 13의 메인 프로세서(1100)의 컨트롤러(1120) 및 메모리(1200a, 1200b)에 각각 대응될 수 있다. UFS 장치(2200)는 도 13의 스토리지 장치(1300a, 1300b)에 대응될 수 있으며, UFS 장치 컨트롤러(2210) 및 비휘발성 메모리(2220)는 도 13의 스토리지 컨트롤러(1310a, 1310b) 및 비휘발성 메모리(1320a, 1320b)에 각각 대응될 수 있다.
UFS 호스트(2100)는 UFS 호스트 컨트롤러(2110), 애플리케이션(2120), UFS 드라이버(2130), 호스트 메모리(2140) 및 UIC(UFS interconnect) 레이어(2150)를 포함할 수 있다. UFS 장치(2200)는 UFS 장치 컨트롤러(2210), 비휘발성 메모리(2220), 스토리지 인터페이스(2230), 장치 메모리(2240), UIC 레이어(2250) 및 레귤레이터(2260)를 포함할 수 있다. 비휘발성 메모리(2220)는 복수의 메모리 유닛(2221)으로 구성될 수 있으며, 이와 같은 메모리 유닛(2221)은 2D 구조 혹은 3D 구조의 V-NAND 플래시 메모리를 포함할 수 있으나, PRAM 및/또는 RRAM 등의 다른 종류의 비휘발성 메모리를 포함할 수도 있다. UFS 장치 컨트롤러(2210)와 비휘발성 메모리(2220)는 스토리지 인터페이스(2230)를 통해 서로 연결될 수 있다. 스토리지 인터페이스(2230)는 토글(Toggle) 혹은 온파이(ONFI)와 같은 표준 규약을 준수하도록 구현될 수 있다. 비휘발성 메모리(2220)는 도 1 내지 도 10을 참조하여 설명한 비휘발성 메모리 패키지(100)에 대응될 수 있다.
애플리케이션(2120)은 UFS 장치(2200)의 기능을 이용하기 위해 UFS 장치(2200)와의 통신을 원하는 프로그램을 의미할 수 있다. 애플리케이션(2120)은 UFS 장치(2200)에 대한 입출력을 위해 입출력 요청(input-output request, IOR)을 UFS 드라이버(2130)로 전송할 수 있다. 입출력 요청(IOR)은 데이터의 독출(read) 요청, 저장(write) 요청 및/또는 소거(discard) 요청 등을 의미할 수 있으나, 반드시 이에 한정되는 것은 아니다.
UFS 드라이버(2130)는 UFS-HCI(host controller interface)를 통해 UFS 호스트 컨트롤러(2110)를 관리할 수 있다. UFS 드라이버(2130)는 애플리케이션(2120)에 의해 생성된 입출력 요청을 UFS 표준에 의해 정의된 UFS 명령으로 변환하고, 변환된 UFS 명령을 UFS 호스트 컨트롤러(2110)로 전달할 수 있다. 하나의 입출력 요청은 복수의 UFS 명령으로 변환될 수 있다. UFS 명령은 기본적으로 SCSI 표준에 의해 정의된 명령일 수 있지만, UFS 표준 전용 명령일 수도 있다.
UFS 호스트 컨트롤러(2110)는 UFS 드라이버(2130)에 의해 변환된 UFS 명령을 UIC 레이어(2150)와 UFS 인터페이스(2300)를 통해 UFS 장치(2200)의 UIC 레이어(2250)로 전송할 수 있다. 이 과정에서, UFS 호스트 컨트롤러(2110)의 UFS 호스트 레지스터(2111)는 명령 큐(command queue, CQ)로서의 역할을 수행할 수 있다.
UFS 호스트(2100) 측의 UIC 레이어(2150)는 MIPI M-PHY(2151)와 MIPI UniPro(2152)를 포함할 수 있으며, UFS 장치(2200) 측의 UIC 레이어(2250) 또한 MIPI M-PHY(2251)와 MIPI UniPro(2252)을 포함할 수 있다.
UFS 인터페이스(2300)는 기준 클락(REF_CLK)을 전송하는 라인, UFS 장치(2200)에 대한 하드웨어 리셋 신호(RESET_n)를 전송하는 라인, 차동 입력 신호 쌍(DIN_t와 DIN_c)을 전송하는 한 쌍의 라인 및 차동 출력 신호 쌍(DOUT_t와 DOUT_c)을 전송하는 한 쌍의 라인을 포함할 수 있다.
UFS 호스트(2100)로부터 UFS 장치(2200)로 제공되는 기준 클락의 주파수 값은 19.2MHz, 26MHz, 38.4MHz 및 52MHz의 네 개의 값 중 하나일 수 있으나, 반드시 이에 한정되지는 않는다. UFS 호스트(2100)는 동작 중에도, 즉 UFS 호스트(2100)와 UFS 장치(2200) 사이에서 데이터 송수신이 수행되는 중에도 기준 클락의 주파수 값을 변경할 수 있다. UFS 장치(2200)는 위상 동기 루프(phase-locked loop, PLL) 등을 이용하여, UFS 호스트(2100)로부터 제공받은 기준 클락으로부터 다양한 주파수의 클락을 생성할 수 있다. 또한, UFS 호스트(2100)는 기준 클락의 주파수 값을 통해 UFS 호스트(2100)와 UFS 장치(2200) 간의 데이터 레이트(data rate)의 값을 설정할 수도 있다. 즉, 상기 데이터 레이트의 값은 기준 클락의 주파수 값에 의존하여 결정될 수 있다.
UFS 인터페이스(2300)는 복수의 레인들(multiple lanes)을 지원할 수 있으며, 각 레인은 차동(differential) 쌍으로 구현될 수 있다. 예컨대, UFS 인터페이스는 하나 이상의 수신 레인(receive lane)과 하나 이상의 송신 레인(transmit lane)을 포함할 수 있다. 도 14에서, 차동 입력 신호 쌍(DIN_T와 DIN_C)을 전송하는 한 쌍의 라인은 수신 레인을, 차동 출력 신호 쌍(DOUT_T와 DOUT_C)을 전송하는 한 쌍의 라인은 송신 레인을 각각 구성할 수 있다. 도 14에서는 하나의 송신 레인과 하나의 수신 레인을 도시하였지만, 송신 레인과 수신 레인의 수는 변경될 수 있다.
수신 레인 및 송신 레인은 직렬 통신(serial communication) 방식으로 데이터를 전송할 수 있으며, 수신 레인과 송신 레인이 분리된 구조에 의해 UFS 호스트(2100)와 UFS 장치(2200) 간의 풀 듀플렉스(full-duplex) 방식의 통신이 가능하다. 즉, UFS 장치(2200)는 수신 레인을 통해 UFS 호스트(2100)로부터 데이터를 수신받는 동안에도, 송신 레인을 통해 UFS 호스트(2100)로 데이터를 송신할 수 있다. 또한, UFS 호스트(2100)로부터 UFS 장치(2200)로의 명령과 같은 제어 데이터와, UFS 호스트(2100)가 UFS 장치(2200)의 비휘발성 메모리(2220)에 저장하고자 하거나 비휘발성 메모리(2220)로부터 독출하고자 하는 사용자 데이터는 동일한 레인을 통해 전송될 수 있다. 이에 따라, UFS 호스트(2100)와 UFS 장치(2200) 간에는 한 쌍의 수신 레인과 한 쌍의 송신 레인 외에 데이터 전송을 위한 별도의 레인이 더 구비될 필요가 없다.
UFS 장치(2200)의 UFS 장치 컨트롤러(2210)는 UFS 장치(2200)의 동작을 전반적으로 제어할 수 있다. UFS 장치 컨트롤러(2210)는 논리적인 데이터 저장 단위인 LU(logical unit)(2211)를 통해 비휘발성 메모리(2220)를 관리할 수 있다. LU(2211)의 개수는 8개일 수 있으나, 이에 한정되는 것은 아니다. UFS 장치 컨트롤러(2210)는 플래시 변환 계층(flash translation layer, FTL)을 포함할 수 있으며, FTL의 어드레스 매핑(address mapping) 정보를 이용하여 UFS 호스트(2100)로부터 전달된 논리적인 데이터 주소, 예컨대 LBA(logical block address)를 물리적인 데이터 주소로, 예컨대 PBA(physical block address)로 변환할 수 있다. UFS 시스템(2000)에서 사용자 데이터(user data)의 저장을 위한 논리 블록(logical block)은 소정 범위의 크기를 가질 수 있다. 예컨대, 논리 블록의 최소 크기는 4Kbyte로 설정될 수 있다.
UFS 호스트(2100)로부터의 명령이 UIC 레이어(2250)를 통해 UFS 장치(2200)로 입력되면, UFS 장치 컨트롤러(2210)는 입력된 명령에 따른 동작을 수행하고, 상기 동작이 완료되면 완료 응답을 UFS 호스트(2100)로 전송할 수 있다.
일례로서, UFS 호스트(2100)가 UFS 장치(2200)에 사용자 데이터를 저장하고자 할 경우, UFS 호스트(2100)는 데이터 저장 명령을 UFS 장치(2200)로 전송할 수 있다. 사용자 데이터를 전송받을 준비가 되었다(ready-to-transfer)는 응답을 UFS 장치(2200)로부터 수신하면, UFS 호스트(2100)는 사용자 데이터를 UFS 장치(2200)로 전송할 수 있다. UFS 장치 컨트롤러(2210)는 전송받은 사용자 데이터를 장치 메모리(2240) 내에 임시로 저장하고, FTL의 어드레스 매핑 정보에 기초하여 장치 메모리(2240)에 임시로 저장된 사용자 데이터를 비휘발성 메모리(2220)의 선택된 위치에 저장할 수 있다.
또 다른 예로서, UFS 호스트(2100)가 UFS 장치(2200)에 저장된 사용자 데이터를 독출하고자 할 경우, UFS 호스트(2100)는 데이터 독출 명령을 UFS 장치(2200)로 전송할 수 있다. 명령을 수신한 UFS 장치 컨트롤러(2210)는 상기 데이터 독출 명령에 기초하여 비휘발성 메모리(2220)로부터 사용자 데이터를 독출하고, 독출된 사용자 데이터를 장치 메모리(2240) 내에 임시로 저장할 수 있다. 이러한 독출 과정에서, UFS 장치 컨트롤러(2210)는 내장된 ECC(error correction code) 엔진(미도시)을 이용하여, 독출된 사용자 데이터의 에러를 검출하고 정정할 수 있다. 보다 구체적으로, ECC 엔진은 비휘발성 메모리(2220)에 기입될 기입 데이터에 대하여 패리티 비트(parity bit)들을 생성할 수 있으며, 이와 같이 생성된 패리티 비트들은 기입 데이터와 함께 비휘발성 메모리(2220) 내에 저장될 수 있다. 비휘발성 메모리(2220)로부터의 데이터 독출 시, ECC 엔진은 독출 데이터와 함께 비휘발성 메모리(2220)로부터 독출되는 패리티 비트들을 이용하여 독출 데이터의 에러를 정정하고, 에러가 정정된 독출 데이터를 출력할 수 있다.
그리고, UFS 장치 컨트롤러(2210)는 장치 메모리(2240) 내에 임시로 저장된 사용자 데이터를 UFS 호스트(2100)로 전송할 수 있다. 아울러, UFS 장치 컨트롤러(2210)는 AES(advanced encryption standard) 엔진(미도시)을 더 포함할 수 있다. AES 엔진은, UFS 장치 컨트롤러(2210)로 입력되는 데이터에 대한 암호화(encryption) 동작과 복호화(decryption) 동작 중 적어도 하나를, 대칭 키 알고리즘(symmetric-key algorithm)을 이용하여 수행할 수 있다.
UFS 호스트(2100)는 명령 큐로 기능할 수 있는 UFS 호스트 레지스터(2111)에 UFS 장치(2200)로 송신될 명령들을 순서에 따라 저장하고, 상기 순서대로 UFS 장치(2200)에 명령을 송신할 수 있다. 이 때, UFS 호스트(2100)는 이전에 송신된 명령이 아직 UFS 장치(2200)에 의해 처리 중인 경우에도, 즉 이전에 송신된 명령이 UFS 장치(2200)에 의해 처리가 완료되었다는 통지를 받기 전에도 명령 큐에 대기 중인 다음 명령을 UFS 장치(2200)로 송신할 수 있으며, 이에 따라 UFS 장치(2200) 역시 이전에 송신된 명령을 처리하는 중에도 다음 명령을 UFS 호스트(2100)로부터 수신할 수 있다. 이와 같은 명령 큐에 저장될 수 있는 명령의 최대 개수(queue depth)는 예컨대 32개일 수 있다. 또한, 명령 큐는 헤드 포인터(head point)와 테일 포인터(tail pointer)를 통해 큐에 저장된 명령 열의 시작과 끝을 각각 나타내는 원형 큐(circular queue) 타입으로 구현될 수 있다.
복수의 메모리 유닛(2221) 각각은 메모리 셀 어레이(미도시)와 상기 메모리 셀 어레이의 작동을 제어하는 제어 회로(미도시)를 포함할 수 있다. 상기 메모리 셀 어레이는 2차원 메모리 셀 어레이 또는 3차원 메모리 셀 어레이를 포함할 수 있다. 메모리 셀 어레이는 복수의 메모리 셀을 포함하며, 각각의 메모리 셀은 1비트의 정보를 저장하는 셀(single level cell, SLC)일 수도 있지만, MLC(multi level cell), TLC(triple level cell), QLC(quadruple level cell)와 같이 2비트 이상의 정보를 저장하는 셀일 수도 있다. 3차원 메모리 셀 어레이는 적어도 하나의 메모리 셀이 다른 메모리 셀의 위에 위치하도록 수직으로 배향되는(vertically oriented) 수직 NAND 스트링을 포함할 수 있다.
UFS 장치(2200)에는 전원 전압으로서 VCC, VCCQ, VCCQ2 등이 입력될 수 있다. VCC는 UFS 장치(2200)를 위한 주 전원 전압으로서, 2.4~3.6V의 값을 가질 수 있다. VCCQ는 낮은 범위의 전압을 공급하기 위한 전원 전압으로서, 주로 UFS 장치 컨트롤러(2210)를 위한 것이며. 1.14~1.26V의 값을 가질 수 있다. VCCQ2는 VCC보다는 낮지만 VCCQ보다는 높은 범위의 전압을 공급하기 위한 전원 전압으로서, 주로 MIPI M-PHY(2251)와 같은 입출력 인터페이스를 위한 것이며, 1.7~1.95V의 값을 가질 수 있다. 상기 전원 전압들은 레귤레이터(2260)를 거쳐 UFS 장치(2200)의 각 구성 요소들을 위해 공급될 수 있다. 레귤레이터(2260)는 전술한 전원 전압들 중 서로 다른 것에 각각 연결되는 단위 레귤레이터의 집합으로 구현될 수 있다.
도 15는 몇몇 실시예들에 따른 호스트-스토리지 시스템을 나타내는 블록도이다.
호스트-스토리지 시스템(3000)은 호스트(3100) 및 스토리지 장치(3200)를 포함할 수 있다. 또한, 스토리지 장치(3200)는 스토리지 컨트롤러(3210) 및 비휘발성 메모리 (NVM, 220)를 포함할 수 있다. 또한, 본 발명의 예시적인 실시예에 따라, 호스트(3100)는 호스트 컨트롤러(3110) 및 호스트 메모리(3120)를 포함할 수 있다. 호스트 메모리(3120)는 스토리지 장치(3200)로 전송될 데이터, 혹은 스토리지 장치(3200)로부터 전송된 데이터를 임시로 저장하기 위한 버퍼 메모리로서 기능할 수 있다.
스토리지 장치(3200)는 호스트(3100)로부터의 요청에 따라 데이터를 저장하기 위한 저장 매체들을 포함할 수 있다. 일 예로서, 스토리지 장치(3200)는 SSD(Solid State Drive), 임베디드(embedded) 메모리 및 착탈 가능한 외장(external) 메모리 중 적어도 하나를 포함할 수 있다. 스토리지 장치(3200)가 SSD인 경우, 스토리지 장치(3200)는 NVMe(non-volatile memory express) 표준을 따르는 장치일 수 있다. 스토리지 장치(3200)가 임베디드 메모리 혹은 외장(external) 메모리인 경우, 스토리지 장치(3200)는 UFS(universal flash storage) 혹은 eMMC(embedded multi-media card) 표준을 따르는 장치일 수 있다. 호스트(3100)와 스토리지 장치(3200)는 각각 채용된 표준 프로토콜에 따른 패킷을 생성하고 이를 전송할 수 있다.
스토리지 장치(3200)의 비휘발성 메모리(3220)는 앞서 도 1 내지 도 10을 참조하여 설명한 비휘발성 메모리 패키지(100)에 대응될 수 있다.
일 실시예에 따라, 호스트 컨트롤러(3110)와 호스트 메모리(3120)는 별도의 반도체 칩으로 구현될 수 있다. 또는, 일부 실시예들에서, 호스트 컨트롤러(3110)와 호스트 메모리(3120)는 동일한 반도체 칩에 집적될 수 있다. 일 예로서, 호스트 컨트롤러(3110)는 어플리케이션 프로세서(Application Processor)에 구비되는 다수의 모듈들 중 어느 하나일 수 있으며, 상기 어플리케이션 프로세서는 시스템 온 칩(System on Chip, SoC)으로 구현될 수 있다. 또한, 호스트 메모리(3120)는 상기 어플리케이션 프로세서 내에 구비되는 임베디드 메모리이거나, 또는 상기 어플리케이션 프로세서의 외부에 배치되는 비휘발성 메모리 또는 메모리 모듈일 수 있다.
호스트 컨트롤러(3110)는 호스트 메모리(3120)의 데이터(예컨대, 기록 데이터)를 비휘발성 메모리(3220)에 저장하거나, 비휘발성 메모리(3220)의 데이터(예컨대, 독출 데이터)를 호스트 메모리(3120)에 저장하는 동작을 관리할 수 있다.
스토리지 컨트롤러(3210)는 호스트 인터페이스(3210), 메모리 인터페이스(3212) 및 CPU(central processing unit, 3213)를 포함할 수 있다. 또한, 스토리지 컨트롤러(3210)는 플래시 변환 레이어(Flash Translation Layer(FTL), 3214), 패킷 매니저(3215), 버퍼 메모리(3216), ECC(error correction code, 3217) 엔진 및 AES(advanced encryption standard, 3218) 엔진을 더 포함할 수 있다. 스토리지 컨트롤러(3210)는 플래시 변환 레이어(FTL, 3214)가 로딩되는 워킹 메모리(미도시)를 더 포함할 수 있으며, CPU(3211)가 플래시 변환 레이어를 실행하는 것에 의해 비휘발성 메모리에 대한 데이터 기록 및 독출 동작이 제어될 수 있다. 스토리지 컨트롤러(3210)는 도 1 내지 도 10을 참조하여 설명한 메모리 컨트롤러(200)에 대응될 수 있다.
호스트 인터페이스(3210)는 호스트(3100)와 패킷(packet)을 송수신할 수 있다. 호스트(3100)로부터 호스트 인터페이스(3210)로 전송되는 패킷은 커맨드(command) 혹은 비휘발성 메모리(3220)에 기록될 데이터 등을 포함할 수 있으며, 호스트 인터페이스(3210)로부터 호스트(3100)로 전송되는 패킷은 커맨드에 대한 응답(response) 혹은 비휘발성 메모리(3220)로부터 독출된 데이터 등을 포함할 수 있다. 메모리 인터페이스(3212)는 비휘발성 메모리(3220)에 기록될 데이터를 비휘발성 메모리(3220)로 송신하거나, 비휘발성 메모리(3220)로부터 독출된 데이터를 수신할 수 있다. 이러한 메모리 인터페이스(3212)는 토글(Toggle) 혹은 온파이(ONFI)와 같은 표준 규약을 준수하도록 구현될 수 있다.
플래시 변환 계층(3214)은 어드레스 매핑(address mapping), 웨어-레벨링(wear-leveling), 가비지 콜렉션(garbage collection)과 같은 여러 기능을 수행할 수 있다. 어드레스 매핑 동작은 호스트로부터 수신한 논리 어드레스(logical address)를, 비휘발성 메모리(3220) 내에 데이터를 실제로 저장하는 데 사용되는 물리 어드레스(physical address)로 바꾸는 동작이다. 웨어-레벨링은 비휘발성 메모리(3220) 내의 블록(block)들이 균일하게 사용되도록 하여 특정 블록의 과도한 열화를 방지하기 위한 기술로, 예시적으로 물리 블록(physical block)들의 소거 카운트들을 밸런싱하는 펌웨어 기술을 통해 구현될 수 있다. 가비지 콜렉션은, 블록의 유효 데이터를 새 블록에 복사한 후 기존 블록을 소거(erase)하는 방식을 통해 비휘발성 메모리(3220) 내에서 사용 가능한 용량을 확보하기 위한 기술이다.
패킷 매니저(3215)는 호스트(3100)와 협의된 인터페이스의 프로토콜에 따른 패킷(Packet)을 생성하거나, 호스트(3100)로부터 수신된 패킷(Packet)으로부터 각종 정보를 파싱할 수 있다. 또한, 버퍼 메모리(3216)는 비휘발성 메모리(3220)에 기록될 데이터 혹은 비휘발성 메모리(3220)로부터 독출될 데이터를 임시로 저장할 수 있다. 버퍼 메모리(3216)는 스토리지 컨트롤러(3210) 내에 구비되는 구성일 수 있으나, 스토리지 컨트롤러(3210)의 외부에 배치되어도 무방하다.
ECC 엔진(3217)은 비휘발성 메모리(3220)로부터 독출되는 독출 데이터에 대한 오류 검출 및 정정 기능을 수행할 수 있다. 보다 구체적으로, ECC 엔진(3217)은 비휘발성 메모리(3220)에 기입될 기입 데이터에 대하여 패리티 비트(parity bit)들을 생성할 수 있으며, 이와 같이 생성된 패리티 비트들은 기입 데이터와 함께 비휘발성 메모리(3220) 내에 저장될 수 있다. 비휘발성 메모리(3220)로부터의 데이터 독출 시, ECC 엔진(3217)은 독출 데이터와 함께 비휘발성 메모리(3220)로부터 독출되는 패리티 비트들을 이용하여 독출 데이터의 에러를 정정하고, 에러가 정정된 독출 데이터를 출력할 수 있다.
AES 엔진(3218)은, 스토리지 컨트롤러(3210)로 입력되는 데이터에 대한 암호화(encryption) 동작과 복호화(decryption) 동작 중 적어도 하나를, 대칭 키 알고리즘(symmetric-key algorithm)를 이용하여 수행할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 비휘발성 메모리 패키지 110: 버퍼 칩
120: 메모리 장치 200: 메모리 컨트롤러

Claims (20)

  1. 각각 상태 출력 핀을 포함하는 복수의 비휘발성 메모리 칩; 및
    상기 상태 출력 핀으로부터 각각의 상기 복수의 비휘발성 메모리 칩의 상태를 지시하는 복수의 내부 상태 신호를 제공받고, 제1 상태를 지시하는 상기 내부 상태 신호에 기초하여 설정 주기를 갖는 외부 상태 신호를 출력하는 버퍼 칩을 포함하고,
    상기 외부 상태 신호의 상기 설정 주기를 갖는 제1 구간에서, 상기 외부 상태 신호의 듀티 사이클은 상기 복수의 비휘발성 메모리 칩 중 상기 제1 상태를 지시하는 상기 내부 상태 신호를 출력한 비휘발성 메모리 칩의 ID에 따라 다른 메모리 장치.
  2. 제 1항에 있어서,
    상기 외부 상태 신호의 듀티 사이클은 상기 복수의 비휘발성 메모리 칩 중 상기 제1 상태를 지시하는 상기 내부 상태 신호를 출력한 비휘발성 메모리 칩의 ID에 비례하는 메모리 장치.
  3. 제 1항에 있어서,
    상기 복수의 비휘발성 메모리 칩은 n개(n은 자연수)의 비휘발성 메모리 칩을 포함하고,상기 외부 상태 신호의 상기 설정 주기는 클럭 사이클의 n배보다 큰 메모리 장치.
  4. 제 1항에 있어서,
    상기 외부 상태 신호는 상기 설정 주기를 갖고 상기 제1 구간에 연속된 제2 구간을 더 포함하고,
    상기 제1 상태는 서로 다른 제2 상태, 제3 상태 및 제4 상태를 포함하고,
    상기 제1 구간에서 상기 외부 상태 신호의 듀티 사이클은 상기 제1 상태가 상기 제2 상태, 상기 제3 상태 및 상기 제4 상태 중 어느 상태인지에 따라 다르고,
    상기 제2 구간에서 상기 외부 상태 신호의 듀티 사이클은 상기 복수의 비휘발성 메모리 칩 중 상기 제1 상태를 지시하는 상기 내부 상태 신호를 제공한 비휘발성 메모리 칩의 ID에 따라 다른 메모리 장치.
  5. 제 4항에 있어서,
    상기 복수의 비휘발성 메모리 칩은 클럭 신호를 제공받는 n개(n은 자연수)의 비휘발성 메모리 칩을 포함하고,상기 제1 상태가 상기 제2 상태인 경우 상기 제2 구간에서 상기 외부 상태 신호의 듀티 사이클은 클럭 사이클의 n배이고,
    상기 제1 상태가 상기 제2 상태인 경우 상기 제2 구간에서 상기 외부 상태 신호의 듀티 사이클은 상기 클럭 사이클의 m배이고,
    상기 제1 상태가 상기 제3 상태인 경우 상기 제2 구간에서 상기 외부 상태 신호의 듀티 사이클은 상기 클럭 사이클의 k배이고,
    상기 n, m 및 k는 서로 다른 자연수인 메모리 장치.
  6. 제 1항에 있어서,
    상기 외부 상태 신호는 상기 설정 주기를 갖고 상기 제1 구간에 연속된 제2 구간을 더 포함하고,
    상기 제1 상태는 서로 다른 제2 상태, 제3 상태 및 제4 상태를 포함하고,
    상기 제1 구간에서 상기 외부 상태 신호의 듀티 사이클은 상기 복수의 비휘발성 메모리 칩 중 상기 제1 상태를 지시하는 상기 내부 상태 신호를 제공한 비휘발성 메모리 칩의 ID에 따라 다르고,
    상기 제2 구간에서 상기 외부 상태 신호의 듀티 사이클은 상기 제1 상태가 상기 제2 상태, 상기 제3 상태 및 상기 제4 상태 중 어느 상태인지에 따라 다른 메모리 장치.
  7. 각각 상태 출력 핀을 포함하는 복수의 비휘발성 메모리 칩;
    상기 복수의 비휘발성 메모리 칩을 제어하고 제1 핀을 포함하는 메모리 컨트롤러; 및
    상기 복수의 비휘발성 메모리 칩과 상기 메모리 컨트롤러 사이에 연결되고, 상기 제1 핀으로 외부 상태 신호를 출력하는 제2 핀 및 상기 각각의 상태 출력 핀으로부터 각각의 상기 복수의 비휘발성 메모리 칩의 상태를 지시하는 복수의 내부 상태 신호를 제공받는 제3 핀을 포함하는 버퍼 칩을 포함하고,
    상기 버퍼 칩은, 상기 복수의 내부 상태 신호에 기초하여 상기 외부 상태 신호의 듀티 사이클을 변경하여 출력하고,
    상기 메모리 컨트롤러는, 상기 외부 상태 신호에 기초하여 상기 복수의 비휘발성 메모리 칩에 상태 리드 커맨드를 제공하지 않고 상기 복수의 비휘발성 메모리 칩 중 적어도 어느 하나에 입출력 커맨드를 제공하는 메모리 시스템.
  8. 제 7항에 있어서,
    상기 버퍼 칩은 미리 설정된 주기로 상기 제2 핀을 통해 상기 메모리 컨트롤러의 상기 제1 핀으로 상기 외부 상태 신호를 출력하는 메모리 시스템.
  9. 제 7항에 있어서,
    상기 버퍼 칩은 상기 메모리 컨트롤러로 상기 입출력 커맨드가 제공되면 상기 제2 핀을 통해 상기 메모리 컨트롤러의 상기 제1 핀으로 상기 외부 상태 신호를 출력하는 메모리 시스템.
  10. 제 7항에 있어서,
    상기 내부 상태 신호는 제1 상태 및 제2 상태 중 어느 하나를 지시하고,
    상기 외부 상태 신호의 듀티 사이클은, 상기 복수의 비휘발성 메모리 칩 중 상기 제1 상태를 지시하는 상기 내부 상태 신호를 출력한 비휘발성 메모리 칩의 ID에 따라 다른 메모리 시스템.
  11. 제 7항에 있어서,
    각각의 상기 복수의 비휘발성 메모리 칩은 데이터 핀을 더 포함하고,
    상기 메모리 컨트롤러는 상기 제1 핀과 다른 제4 핀을 더 포함하고,
    상기 버퍼 칩은 상기 제2 핀 및 상기 제3 핀과 다른 제5 핀 및 제6 핀을 더 포함하고, 상기 입출력 커맨드를 제공받은 비휘발성 메모리 칩의 상기 데이터 핀으로부터 상기 제6 핀을 통해 데이터를 제공받고, 상기 제5 핀을 통해 상기 메모리 컨트롤러의 상기 제4 핀으로 상기 데이터를 제공하는 메모리 시스템.
  12. 제 7항에 있어서,
    상기 복수의 비휘발성 메모리 칩은 제1 비휘발성 메모리 칩과 제2 비휘발성 메모리 칩을 포함하고,
    상기 제1 비휘발성 메모리 칩은 상기 제1 비휘발성 메모리 칩의 상기 상태 출력 핀으로 제1 시점에 레디 상태를 지시하는 제1 내부 상태 신호를 출력하고,
    상기 제2 비휘발성 메모리 칩은 상기 제2 비휘발성 메모리 칩의 상기 상태 출력 핀으로 제2 시점에 상기 레디 상태를 지시하는 제2 내부 상태 신호를 출력하고,
    상기 버퍼 칩은 상기 제2 핀을 통해 설정 주기를 갖는 제1 구간 및 제2 구간을 포함하는 상기 외부 상태 신호를 출력하되,
    상기 제1 구간에서 상기 외부 상태 신호의 듀티 사이클은 상기 제1 비휘발성 메모리 칩의 ID에 비례하고, 상기 제2 구간에서 상기 외부 상태 신호의 듀티 사이클은 상기 제2 비휘발성 메모리 칩의 ID에 비례하는 메모리 시스템.
  13. 제 12항에 있어서,
    상기 제1 시점은 상기 제2 시점보다 빠르고,
    상기 제1 구간은 상기 제2 구간보다 빠른 메모리 시스템.
  14. 제 7항에 있어서,
    상기 복수의 비휘발성 메모리 칩의 상태는 서로 다른 제1 내지 제3 상태를 포함하고,
    상기 복수의 비휘발성 메모리 칩은 제1 내부 상태 신호를 출력하는 제1 비휘발성 메모리 칩을 포함하고,
    상기 버퍼 칩은 상기 제1 내부 상태 신호에 기초하여 상기 제2 핀을 통해 설정 주기를 갖고 연속된 제1 구간 및 제2 구간을 포함하는 상기 외부 상태 신호를 출력하되,
    상기 제1 구간에서 상기 외부 상태 신호의 듀티 사이클은 상기 제1 비휘발성 메모리 칩의 ID에 따라 다르고, 상기 제2 구간에서 상기 외부 상태 신호의 듀티 사이클은 상기 제1 내지 제3 상태에 따라 다른 메모리 시스템.
  15. 제 7항에 있어서,
    상기 복수의 비휘발성 메모리 칩의 상태는 서로 다른 제1 내지 제3 상태를 포함하고,
    상기 복수의 비휘발성 메모리 칩은 제1 내부 상태 신호를 출력하는 제1 비휘발성 메모리 칩을 포함하고,
    상기 버퍼 칩은 상기 제1 내부 상태 신호에 기초하여 상기 제2 핀을 통해 설정 주기를 갖고 연속된 제1 구간 및 제2 구간을 포함하는 상기 외부 상태 신호를 출력하되,
    상기 제1 구간에서 상기 외부 상태 신호의 듀티 사이클은 상기 제1 내지 제3 상태에 따라 다르고, 상기 외부 상태 신호의 듀티 사이클은 상기 제1 비휘발성 메모리 칩의 ID에 따라 다른 메모리 시스템.
  16. 각각 상태 출력 핀을 포함하는 복수의 비휘발성 메모리 칩;
    상기 복수의 비휘발성 메모리 칩을 제어하는 메모리 컨트롤러; 및
    상기 복수의 비휘발성 메모리 칩과 상기 메모리 컨트롤러 사이에 연결되고, 상기 상태 출력 핀으로부터 각각의 상기 복수의 비휘발성 메모리 칩의 상태를 지시하는 복수의 내부 상태 신호를 제공받고, 설정 주기마다 상기 복수의 내부 상태 신호 중 제1 상태를 지시하는 내부 상태 신호에 기초하여 외부 상태 신호를 출력하는 버퍼 칩을 포함하고,
    상기 외부 상태 신호의 상기 설정 주기는 제1 논리 레벨을 갖는 제1 구간과 제2 논리 레벨을 갖는 제2 구간을 포함하고,
    상기 메모리 컨트롤러는,
    상기 버퍼 칩으로부터 상기 외부 상태 신호를 제공받고,
    상기 복수의 비휘발성 메모리 칩에 상태 리드 커맨드를 제공하지 않고 상기 외부 상태 신호에 포함된 상기 제1 구간의 길이에 기초하여 상기 버퍼 칩을 통해 상기 복수의 비휘발성 메모리 칩 중 적어도 하나의 비휘발성 메모리 칩에 리드 커맨드를 제공하고,
    상기 버퍼 칩을 통해 상기 리드 커맨드를 제공받은 상기 적어도 하나의 비휘발성 메모리 칩으로부터 리드된 데이터를 제공받는 메모리 시스템.
  17. 제 16항에 있어서,
    상기 메모리 컨트롤러는 상기 리드 커맨드에 응답하여 상기 버퍼 칩으로부터 상기 외부 상태 신호를 제공받는 메모리 시스템.
  18. 제 16항에 있어서,
    상기 외부 상태 신호에 포함된 상기 제1 구간의 길이는 클럭 사이클의 n배(n은 자연수)이고,
    상기 메모리 컨트롤러는, 복수의 비휘발성 메모리 칩 중 제1 비휘발성 메모리 칩에 상기 리드 커맨드를 제공하고,
    상기 제1 비휘발성 메모리 칩의 ID는 n인 메모리 시스템.
  19. 제 18항에 있어서,
    상기 제1 비휘발성 메모리 칩의 ID는 상기 메모리 시스템이 리셋되거나 부팅될 때 설정되는 메모리 시스템.
  20. 제 16항에 있어서,
    상기 메모리 컨트롤러는 상기 버퍼 칩을 통해 상기 리드 커맨드에 응답하여 상기 복수의 비휘발성 메모리 칩에 상태 리드 커맨드를 제공하지 않는 메모리 시스템.
KR1020200166312A 2020-12-02 2020-12-02 메모리 장치, 메모리 시스템 및 이의 동작 방법 KR20220077400A (ko)

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