KR20220087231A - 저전력 소모를 위하여 클럭 스위칭하는 장치, 메모리 콘트롤러, 메모리 장치, 메모리 시스템 및 방법 - Google Patents

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KR20220087231A
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김형진
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Abstract

저전력 소모를 위하여 클럭 스위칭하는 장치, 메모리 콘트롤러, 메모리 장치 및 방법이 개시된다. 메모리 콘트롤러의 커맨드에 따라 메모리 장치에서 내부 동작을 수행할 때, 메모리 콘트롤러의 클록 신호 주파수가 변경된다. 메모리 콘트롤러는 메모리 장치가 커맨드에 따른 동작 상태를 나타내는 상태 신호의 표명(비지 상태)에 의해 클록 신호의 주파수를 저주파수로 스위칭하고, 상태 신호의 표명 해제(레디 상태)에 의해 클록 신호의 주파수를 고주파수로 스위칭한다.

Description

저전력 소모를 위하여 클럭 스위칭하는 장치, 메모리 콘트롤러, 메모리 장치, 메모리 시스템 및 방법{Apparatus, memory controller, memory device, memory system and method for clock switching and low power consumption}
본 발명은 장치들(apparatuses) 및 방법들(methods)에 관한 것으로서, 더욱 상세하게는 저전력 소모를 위하여 메모리 장치의 동작과 연관된 클록 주파수를 스위칭하는 장치, 메모리 콘트롤러, 메모리 장치, 메모리 시스템 및 방법에 관한 것이다.
반도체 칩들을 사용하는 시스템은, 시스템 내 호스트에 의해 사용되는 데이터나 인스트럭션들을 저장하기 위하여 및/또는 컴퓨터 동작(computational operation)을 수행하기 위하여, 시스템의 동작 메모리 또는 메인 메모리로서 DRAM(Dynamic Random Access Memory)을 널리 사용하고, 저장 매체로서 스토리지 장치를 사용한다. 스토리지 장치는 불휘발성 메모리를 포함한다. 스토리지 장치의 용량이 증가함에 따라, 대용량 데이터의 안정적이고 빠른 실시간 처리를 위해서 고용량을 갖는 불휘발성 메모리에 대한 요구가 증가한다. 스토리지 장치가 모바일 시스템에 사용되는 경우, 스토리지 장치의 저전력 동작이 매우 중요하고, 저전력 동작은 모바일 시스템의 전력을 보존하고 배터리 수명을 연장하기 위하여 요구된다.
본 발명의 목적은 저전력 소모를 위하여 클록 주파수를 스위칭하는 장치, 메모리 콘트롤러, 메모리 장치, 메모리 시스템 및 방법을 제공하는 데 있다.
본 발명의 실시예들에 따른 장치는, 복수의 신호 핀들, 상기 복수의 신호 핀들 각각은 신호 라인을 통하여 외부 장치와 연결되고, 상기 복수의 신호 핀들 중 일부를 이용하여 상기 외부 장치에 대한 하나의 동작을 지시하고, 상기 하나의 동작은 제1 동작 모드와 제2 동작 모드로 수행되고; 및 상기 외부 장치의 하나의 동작에 대한 제1 동작 모드 및 제2 동작 모드와 관련되는 클록 신호를 생성하도록 구성되는 클록 제어 회로를 포함하고, 상기 클록 제어 회로는 상기 상태 신호의 표명에 의한 상기 제1 동작 모드 동안 상기 클록 신호의 주파수를 제1 주파수로 스위칭하고, 상기 상태 신호의 표명 해제에 의한 상기 제2 동작 모드 동안 상기 클록 신호의 주파수를 상기 제1 주파수와 다른 제2 주파수로 스위칭한다.
본 발명의 실시예들에 따른 메모리 장치를 제어하는 메모리 콘트롤러는, 복수의 신호 핀들, 상기 복수의 신호 핀들 각각은 신호를 실어나르는 신호 라인과 연결되고; 및 상기 복수의 신호 핀들 중 상기 메모리 장치의 동작 상태를 나타내는 신호 핀을 통하여 상태 신호를 수신하고, 상기 상태 신호에 기초하여 클록 신호를 생성하도록 구성되는 클록 제어 회로를 포함하고, 상기 클록 제어 회로는 상기 메모리 장치가 비지 상태임을 나타내는 상기 상태 신호에 기초하여 상대적으로 낮은 저주파수로 설정되는 상기 클록 신호를 생성하고, 상기 메모리 장치가 레디 상태임을 나타내는 상기 상태 신호에 기초하여 상대적으로 높은 고주파수로 설정되는 상기 클록 신호를 생성한다.
본 발명의 실시예들에 따른 메모리 장치는, 복수의 신호 핀들, 상기 복수의 신호 핀들 각각은 신호를 실어나르는 신호 라인과 연결되고; 및 복수의 신호 핀들 중 제1 신호 핀들을 통해 수신되는 제1 커맨드에 응답하여 상기 제1 커맨드와 관련되는 제1 동작을 제어하도록 구성되는 제어 논리 회로를 포함하고, 상기 메모리 장치는 상기 제1 동작을 수행하는 동안, 상기 복수의 신호 핀들 중 제2 신호 핀을 통하여 상기 메모리 장치의 동작 상태를 나타내는 상태 신호를 전송하고, 상기 복수의 신호 핀들 중 제3 신호 핀을 통하여 상기 상태 신호와 관련되는 변경된 주파수로 토글하는 클록 신호를 송수신한다.
본 발명의 실시예들에 따른 메모리 시스템은, 복수의 메모리 셀들을 포함하는 메모리 장치; 및 상기 메모리 장치를 제어하기 위하여, 상기 메모리 장치로 커맨드 및 클록 신호를 전송하는 메모리 콘트롤러를 포함하고, 상기 메모리 콘트롤러는 상기 메모리 장치가 상기 커맨드에 따른 동작 상태를 나타내는 상태 신호의 표명에 의해 상기 클록 신호의 주파수를 제1 주파수로 스위칭하고, 상기 상태 신호의 표명 해제에 의해 상기 클록 신호의 주파수를 상기 제1 주파수와 다른 제2 주파수로 스위칭한다.
본 발명의 실시예들에 따른 변경된 주파수로 토글하는 클록 신호를 제공하는 방법에 있어서, 메모리 장치의 동작 조건에 대한 제1 커맨드를 결정하는 단계; 상기 제1 커맨드에 응답하여 상기 메모리 장치에서 제1 동작을 수행하는 단계; 상기 제1 동작의 상태를 나타내는 상태 신호를 표명하는 단계; 상기 상태 신호의 표명에 의해 상기 클록 신호의 주파수를 제1 주파수로 스위칭하는 단계; 상기 상태 신호를 표명 해제하는 단계; 및 상기 상태 신호의 표명 해제에 의해 상기 클록 신호의 주파수를 상기 제1 주파수와 다른 제2 주파수로 스위칭하는 단계를 포함한다.
본 발명의 스토리지 장치에 따르면, 메모리 콘트롤러에서 메모리 장치의 하나의 동작에 대한 저전력 동작 상태와 고전력 동작 상태를 판단하여, 저전력 동작 모드 동안 저주파수 클록으로 스위칭하여 메모리 장치를 제어하고 고전력 동작 모드 동안 고주파수 클록으로 스위칭하여 메모리 장치를 제어한다. 이에 따라, 스토리지 장치의 저전력 소모가 가능하다.
도 1은 본 발명의 실시예들에 따른 스토리지 장치를 나타내는 블록도이다.
도 2는 도 1의 메모리 장치를 나타내는 예시적인 블록도이다.
도 3 및 도 4는 도 2의 메모리 장치에 적용될 수 있는 3D V-NAND 구조에 대해 설명하기 위한 도면들이다.
도 5는 본 발명의 실시예들에 따른 스토리지 장치의 동작 방법을 설명하는 흐름도이다.
도 6a 및 도 6b는 본 발명의 실시예들에 따른 스토리지 장치의 동작 방법을 설명하는 도면들이다.
도 7은 본 발명의 실시예들에 따른 스토리지 장치의 동작 방법을 설명하는 흐름도이다.
도 8은 본 발명의 실시예들에 따른 스토리지 장치의 동작 방법을 설명하는 흐름도이다.
도 9a 내지 도 9d는 본 발명의 실시예들에 따른 스토리지 장치의 동작 방법을 설명하는 도면들이다.
도 10은 본 발명의 실시예들에 따른 스토리지 장치의 동작 방법을 설명하는 흐름도이다.
도 11은 본 발명의 실시예들에 따른 스토리지 장치를 포함하는 스토리지 시스템을 나타내는 블록도이다.
도 12는 도 11의 호스트와 스토리지 장치 사이의 인터페이스를 설명하는 도면이다.
도 13은 본 발명의 실시예들에 따른 스토리지 장치가 적용된 시스템을 도시한 도면이다.
도 14는 본 발명의 일 실시예에 따른 UFS 시스템에 대해 설명하기 위한 도면이다.
도 15는 본 발명의 일 실시예에 따른 비휘발성 스토리지를 나타내는 블록도이다.
도 16a 및 도 16b는 본 발명의 실시예들에 따른 스토리지 장치의 동작 방법을 설명하는 타이밍 다이어그램들이다.
도 1은 본 발명의 실시예들에 따른 스토리지 장치를 나타내는 블록도이다.
도 1을 참조하면, 스토리지 장치(100)은 메모리 장치(110) 및 메모리 콘트롤러(120)를 포함할 수 있다. 본 실시예에서, 스토리지 장치(100)에 포함되는 개념적인 다수의 하드웨어 구성이 도시되어 있으나, 이에 한정되지 않으며 다른 구성들도 가능하다. 메모리 콘트롤러(120)는 호스트로부터의 기입 요청에 응답하여 메모리 장치(110)에 데이터를 기입하도록 메모리 장치(110)를 제어하거나, 또는 호스트로부터의 읽기 요청에 응답하여 메모리 장치(110)에 저장된 데이터를 독출하도록 메모리 장치(110)를 제어할 수 있다.
일부 실시예들에서, 스토리지 장치(100)는 전자 장치에 내장되는(embedded) 내장(internal) 메모리일 수 있다. 예를 들어, 스토리지 장치(100)는 임베디드 UFS(Universal Flash Storage) 메모리 장치, eMMC(embedded Multi-Media Card), 또는 SSD(Solid State Drive)일 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 스토리지 장치(100)는 비휘발성 메모리(예를 들면, OTPROM(One Time Programmable ROM), PROM(Programmable ROM), EPROM(Erasable and Programmable ROM), EEPROM(Electrically Erasable and Programmable ROM), Mask ROM, Flash ROM 등)일 수 있다. 일부 실시예들에서, 스토리지 장치(100)는 전자 장치에 착탈 가능한 외장(external) 메모리일 수 있다. 예를 들어, 스토리지 장치(100)는 UFS 메모리 카드, CF(Compact Flash), SD(Secure Digital), Micro-SD(Micro Secure Digital), Mini-SD(Mini Secure Digital), xD(extreme Digital) 및 Memory Stick 중 적어도 하나를 포함할 수 있다.
메모리 장치(110)는 제1 내지 제8 핀들(P11~P18), 메모리 인터페이스 회로(112), 제어 로직 회로(114) 및 메모리 셀 어레이(116)를 포함할 수 있다.
메모리 인터페이스 회로(112)는 제1 핀(P11)을 통해 메모리 콘트롤러(120)로부터 칩 인에이블 신호(nCE)를 수신할 수 있다. 메모리 인터페이스 회로(112)는 칩 인에이블 신호(nCE)에 따라 제2 내지 제8 핀들(P12~P18)을 통해 메모리 콘트롤러(120)와 신호들을 송수신할 수 있다. 예를 들어, 칩 인에이블 신호(nCE)가 인에이블 상태(예를 들어, 로우 레벨)인 경우, 메모리 인터페이스 회로(112)는 제2 내지 제8 핀들(P12~P18)을 통해 메모리 콘트롤러(120)와 신호들을 송수신할 수 있다.
메모리 인터페이스 회로(112)는 제2 내지 제4 핀들(P12~P14)을 통해 메모리 콘트롤러(120)로부터 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE) 및 쓰기 인에이블 신호(nWE)를 수신할 수 있다. 메모리 인터페이스 회로(112)는 제7 핀(P17)을 통해 메모리 콘트롤러(120)로부터 데이터 신호(DQ)를 수신하거나, 메모리 콘트롤러(120)로 데이터 신호(DQ)를 전송할 수 있다. 데이터 신호(DQ)를 통해 커맨드(CMD), 어드레스(ADDR) 및 데이터(DATA)가 전달될 수 있다. 예를 들어, 데이터 신호(DQ)는 복수의 데이터 신호 라인들을 통해 전달될 수 있다. 이 경우, 제7 핀(P17)은 복수의 데이터 신호들에 대응하는 복수개의 핀들을 포함할 수 있다.
메모리 인터페이스 회로(112)는 쓰기 인에이블 신호(nWE)의 토글 타이밍들에 기초하여 커맨드 래치 인에이블 신호(CLE)의 인에이블 구간(예를 들어, 하이 레벨 상태)에서 수신되는 데이터 신호(DQ)로부터 커맨드(CMD)를 획득할 수 있다. 메모리 인터페이스 회로(112)는 쓰기 인에이블 신호(nWE)의 토글 타이밍들에 기초하여 어드레스 래치 인에이블 신호(ALE)의 인에이블 구간(예를 들어, 하이 레벨 상태)에서 수신되는 데이터 신호(DQ)로부터 어드레스(ADDR)를 획득할 수 있다.
예시적인 실시예에서, 쓰기 인에이블 신호(nWE)는 고정된(static) 상태(예를 들어, 하이(high) 레벨 또는 로우(low) 레벨)를 유지하다가 하이 레벨과 로우 레벨 사이에서 토글할 수 있다. 예를 들어, 쓰기 인에이블 신호(nWE)는 커맨드(CMD) 또는 어드레스(ADDR)가 전송되는 구간에서 토글할 수 있다. 이에 따라, 메모리 인터페이스 회로(112)는 쓰기 인에이블 신호(nWE)의 토글 타이밍들에 기초하여 커맨드(CMD) 또는 어드레스(ADDR)를 획득할 수 있다.
메모리 인터페이스 회로(112)는 제5 핀(P15)을 통해 메모리 콘트롤러(120)로부터 읽기 인에이블 신호(nRE)를 수신할 수 있다. 메모리 인터페이스 회로(112)는 제6 핀(P16)을 통해 메모리 콘트롤러(120)로부터 데이터 스트로브 신호(DQS)를 수신하거나, 메모리 콘트롤러(120)로 데이터 스트로브 신호(DQS)를 전송할 수 있다.
메모리 장치(110)의 데이터(DATA) 출력 동작에서, 메모리 인터페이스 회로(112)는 데이터(DATA)를 출력하기 전에 제5 핀(P15)을 통해 토글하는 읽기 인에이블 신호(nRE)를 수신할 수 있다. 메모리 인터페이스 회로(112)는 읽기 인에이블 신호(nRE)의 토글링에 기초하여 토글하는 데이터 스트로브 신호(DQS)를 생성할 수 있다. 예를 들어, 메모리 인터페이스 회로(112)는 읽기 인에이블 신호(nRE)의 토글링 시작 시간을 기준으로 미리 정해진 딜레이(예를 들어, tDQSRE) 이후에 토글하기 시작하는 데이터 스트로브 신호(DQS)를 생성할 수 있다. 메모리 인터페이스 회로(112)는 데이터 스트로브 신호(DQS)의 토글 타이밍에 기초하여 데이터(DATA)를 포함하는 데이터 신호(DQ)를 전송할 수 있다. 이에 따라, 데이터(DATA)는 데이터 스트로브 신호(DQS)의 토글 타이밍에 정렬되어 메모리 콘트롤러(120)로 전송될 수 있다.
메모리 장치(110)의 데이터(DATA) 입력 동작에서, 메모리 콘트롤러(120)로부터 데이터(DATA)를 포함하는 데이터 신호(DQ)이 수신되는 경우, 메모리 인터페이스 회로(112)는 메모리 콘트롤러(120)로부터 데이터(DATA)와 함께 토글하는 데이터 스트로브 신호(DQS)를 수신할 수 있다. 메모리 인터페이스 회로(112)는 데이터 스트로브 신호(DQS)의 토글 타이밍에 기초하여 데이터 신호(DQ)로부터 데이터(DATA)를 획득할 수 있다. 예를 들어, 메모리 인터페이스 회로(112)는 데이터 스트로브 신호(DQS)의 상승 에지 및 하강 에지에서 데이터 신호(DQ)를 샘플링함으로써 데이터(DATA)를 획득할 수 있다.
메모리 인터페이스 회로(112)는 제8 핀(P18)을 통해 레디/비지 출력 신호(R/nB)를 메모리 콘트롤러(120)로 전송할 수 있다. 메모리 인터페이스 회로(112)는 레디/비지 출력 신호(R/nB)를 통해 메모리 장치(110)의 상태 정보를 메모리 콘트롤러(120)로 전송할 수 있다. 메모리 장치(110)가 비지 상태인 경우(즉, 메모리 장치(110) 내부 동작들이 수행 중인 경우), 메모리 인터페이스 회로(112)는 비지 상태를 나타내는 레디/비지 출력 신호(R/nB)를 메모리 콘트롤러(120)로 전송할 수 있다. 메모리 장치(110)가 레디 상태인 경우(즉, 메모리 장치(110) 내부 동작들이 수행되지 않거나 완료된 경우), 메모리 인터페이스 회로(112)는 레디 상태를 나타내는 레디/비지 출력 신호(R/nB)를 메모리 콘트롤러(120)로 전송할 수 있다. 예를 들어, 메모리 장치(110)가 페이지 독출 명령에 응답하여 메모리 셀 어레이(116)로부터 데이터(DATA)를 독출하는 동안, 메모리 인터페이스 회로(112)는 비지 상태(예를 들어, 로우 레벨)를 나타내는 레디/비지 출력 신호(R/nB)를 메모리 콘트롤러(120)로 전송할 수 있다. 예를 들어, 메모리 장치(110)가 프로그램 명령에 응답하여 메모리 셀 어레이(116)로 데이터(DATA)를 프로그램하는 동안, 메모리 인터페이스 회로(112)는 비지 상태를 나타내는 레디/비지 출력 신호(R/nB)를 메모리 콘트롤러(120)로 전송할 수 있다.
제어 로직 회로(114)는 메모리 장치(110)의 각종 동작을 전반적으로 제어할 수 있다. 제어 로직 회로(114)는 메모리 인터페이스 회로(112)로부터 획득된 커맨드/어드레스(CMD/ADDR)를 수신할 수 있다. 제어 로직 회로(114)는 수신된 커맨드/어드레스(CMD/ADDR)에 따라 메모리 장치(110)의 다른 구성 요소들을 제어하기 위한 제어 신호들을 생성할 수 있다. 예를 들어, 제어 로직 회로(114)는 메모리 셀 어레이(116)에 데이터(DATA)를 프로그램하거나, 또는 메모리 셀 어레이(116)로부터 데이터(DATA)를 독출하기 위한 각종 제어 신호들을 생성할 수 있다.
메모리 셀 어레이(116)는 제어 로직 회로(114)의 제어에 따라 메모리 인터페이스 회로(112)로부터 획득된 데이터(DATA)를 저장할 수 있다. 메모리 셀 어레이(116)는 제어 로직 회로(114)의 제어에 따라 저장된 데이터(DATA)를 메모리 인터페이스 회로(112)로 출력할 수 있다.
메모리 셀 어레이(116)는 복수의 메모리 셀들을 포함할 수 있다. 예를 들어, 복수의 메모리 셀들은 플래시 메모리 셀들일 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 메모리 셀들은 RRAM(Resistive Random Access Memory) 셀, FRAM(Ferroelectric RAM) 셀, PRAM(Phase change RAM) 셀, TRAM(Thyristor RAM) 셀, MRAM(Magnetic RAM) 셀들일 수 있다. 실시예에 따라, 메모리 셀들은 SRAM(Static RAM) 셀, DRAM(Dynamic RAM) 셀일 수 있다. 이하에서는, 메모리 셀들이 낸드(NAND) 플래시 메모리 셀들인 실시 예를 중심으로 본 발명의 실시 예들이 설명될 것이다.
메모리 콘트롤러(120)는 제1 내지 제8 핀들(P21~P28), 콘트롤러 인터페이스 회로(122) 및 클록 제어 회로(124)를 포함할 수 있다. 제1 내지 제8 핀들(P21~P28)은 메모리 장치(110)의 제1 내지 제8 핀들(P11~P18)에 대응할 수 있다.
콘트롤러 인터페이스 회로(122)는 제1 핀(P21)을 통해 메모리 장치(110)로 칩 인에이블 신호(nCE)를 전송할 수 있다. 콘트롤러 인터페이스 회로(122)는 칩 인에이블 신호(nCE)를 통해 선택한 메모리 장치(110)와 제2 내지 제8 핀들(P22~P28)을 통해 신호들을 송수신할 수 있다.
콘트롤러 인터페이스 회로(122)는 제2 내지 제4 핀들(P22~P24)을 통해 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 및 쓰기 인에이블 신호(nWE)를 메모리 장치(110)로 전송할 수 있다. 콘트롤러 인터페이스 회로(122)는 제7 핀(P27)을 통해 메모리 장치(110)로 데이터 신호(DQ)를 전송하거나, 메모리 장치(110)로부터 데이터 신호(DQ)를 수신할 수 있다.
콘트롤러 인터페이스 회로(122)는 토글하는 쓰기 인에이블 신호(nWE)와 함께 커맨드(CMD) 또는 어드레스(ADDR)를 포함하는 데이터 신호(DQ)를 메모리 장치(110)로 전송할 수 있다. 콘트롤러 인터페이스 회로(122)는 인에이블 상태를 가지는 커맨드 래치 인에이블 신호(CLE)를 전송함에 따라 커맨드(CMD)를 포함하는 데이터 신호(DQ)를 메모리 장치(110)로 전송하고, 인에이블 상태를 가지는 어드레스 래치 인에이블 신호(ALE)를 전송함에 따라 어드레스(ADDR)를 포함하는 데이터 신호(DQ)를 메모리 장치(110)로 전송할 수 있다.
콘트롤러 인터페이스 회로(122)는 제5 핀(P25)을 통해 메모리 장치(110)로 읽기 인에이블 신호(nRE)를 전송할 수 있다. 콘트롤러 인터페이스 회로(122)는 제6 핀(P26)을 통해 메모리 장치(110)로부터 데이터 스트로브 신호(DQS)를 수신하거나, 메모리 장치(110)로 데이터 스트로브 신호(DQS)를 전송할 수 있다.
메모리 장치(110)의 데이터(DATA) 출력 동작에서, 콘트롤러 인터페이스 회로(122)는 토글하는 읽기 인에이블 신호(nRE)를 생성하고, 읽기 인에이블 신호(nRE)를 메모리 장치(110)로 전송할 수 있다. 예를 들어, 콘트롤러 인터페이스 회로(122)는 데이터(DATA)가 출력되기 전에 고정된 상태(예를 들어, 하이 레벨 또는 로우 레벨)에서 토글 상태로 변경되는 읽기 인에이블 신호(nRE)를 생성할 수 있다. 이에 따라, 메모리 장치(110)에서 읽기 인에이블 신호(nRE)에 기초하여 토글하는 데이터 스트로브 신호(DQS)가 생성될 수 있다. 콘트롤러 인터페이스 회로(122)는 메모리 장치(110)로부터 토글하는 데이터 스트로브 신호(DQS)와 함께 데이터(DATA)를 포함하는 데이터 신호(DQ)를 수신할 수 있다. 콘트롤러 인터페이스 회로(122)는 데이터 스트로브 신호(DQS)의 토글 타이밍에 기초하여 데이터 신호(DQ)로부터 데이터(DATA)를 획득할 수 있다.
메모리 장치(110)의 데이터(DATA) 입력 동작에서, 콘트롤러 인터페이스 회로(122)는 토글하는 데이터 스트로브 신호(DQS)를 생성할 수 있다. 예를 들어, 콘트롤러 인터페이스 회로(122)는 데이터(DATA)를 전송하기 전에 고정된 상태(예를 들어, 하이 레벨 또는 로우 레벨)에서 토글 상태로 변경되는 데이터 스트로브 신호(DQS)를 생성할 수 있다. 콘트롤러 인터페이스 회로(122)는 데이터 스트로브 신호(DQS)의 토글 타이밍들에 기초하여 데이터(DATA)를 포함하는 데이터 신호(DQ)를 메모리 장치(110)로 전송할 수 있다.
콘트롤러 인터페이스 회로(122)는 제8 핀(P28)을 통해 메모리 장치(110)로부터 레디/비지 출력 신호(R/nB)를 수신할 수 있다. 콘트롤러 인터페이스 회로(122)는 레디/비지 출력 신호(R/nB)에 기초하여 메모리 장치(110)의 상태 정보를 판별할 수 있다.
클록 제어 회로(124)는 메모리 콘트롤러(120)의 타이밍을 조정하기 위해 클록 신호(CLK)를 생성하는 위상 동기 루프(Phase-Locked Loop: 이하 "PLL"이라 칭함), 수정 발진기(crystal oscillator) 및/또는 다른 클록 로직을 포함할 수 있다. PLL은 클록 신호(CLK)를 생성하는 수단으로서 지칭될 수 있다. 클록 제어 회로(124)는 클록 신호(CLK)에 기초하여 메모리 장치(110)로 제공되는 토글링 신호들(예, 쓰기 인에이블 신호(nWE), 읽기 인에이블 신호(nRE), 데이터 스트로브 신호(DQS))을 제어할 수 있다.
클록 제어 회로(124)는 메모리 장치(110)의 동작 상태를 나타내는 신호 핀을 통하여 레디/비지 출력 신호(R/nB)를 수신하고, 레디/비지 출력 신호(R/nB)의 표명(비지 상태)에 의해 클록 신호(CLK)의 주파수를 저주파수로 스위칭하고, 레디/비지 출력 신호(R/nB)의 표명 해제(레디 상태)에 의해 클록 신호(CLK)의 주파수를 고주파수로 스위칭할 수 있다. 클록 제어 회로(124)는 주파수 변경된 클록 신호(CLK)와 동일한 클록 주파수로 토글하는 토글링 신호들(예, 쓰기 인에이블 신호(nWE), 읽기 인에이블 신호(nRE), 데이터 스트로브 신호(DQS))을 제공할 수 있다.
도 2는 도 1의 메모리 장치를 나타내는 예시적인 블록도이다.
도 2를 참조하면, 메모리 장치(110)는 제어 로직 회로(114), 메모리 셀 어레이(116), 페이지 버퍼부(118), 전압 생성기(119), 및 로우 디코더(394)를 포함할 수 있다. 도 2에는 도시되지 않았으나, 메모리 장치(110)는 도 1에 도시된 메모리 인터페이스 회로(112)를 더 포함할 수 있고, 또한 컬럼 로직, 프리-디코더, 온도 센서, 커맨드 디코더, 어드레스 디코더 등을 더 포함할 수 있다.
제어 로직 회로(114)는 메모리 장치(110) 내의 각종 동작을 전반적으로 제어할 수 있다. 제어 로직 회로(114)는 메모리 인터페이스 회로(112)로부터의 커맨드(CMD) 및/또는 어드레스(ADDR)에 응답하여 각종 제어 신호들을 출력할 수 있다. 예를 들어, 제어 로직 회로(114)는 전압 제어 신호(CTRL_vol), 로우 어드레스(X-ADDR), 및 컬럼 어드레스(Y-ADDR)를 출력할 수 있다.
메모리 셀 어레이(116)는 복수의 메모리 블록들(BLK1 내지 BLKz)을 포함할 수 있고(z는 양의 정수), 복수의 메모리 블록들(BLK1 내지 BLKz) 각각은 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(116)는 비트 라인들(BL)을 통해 페이지 버퍼부(118)에 연결될 수 있고, 워드 라인들(WL), 스트링 선택 라인들(SSL), 및 그라운드 선택 라인들(GSL)을 통해 로우 디코더(394)에 연결될 수 있다.
예시적인 실시 예에서, 메모리 셀 어레이(116)는 3차원 메모리 셀 어레이를 포함할 수 있고, 3차원 메모리 셀 어레이는 복수의 낸드 스트링들을 포함할 수 있다. 각 낸드 스트링은 기판 위에 수직으로 적층된 워드 라인들에 각각 연결된 메모리 셀들을 포함할 수 있다. 미국 특허공개공보 제7,679,133호, 미국 특허공개공보 제8,553,466호, 미국 특허공개공보 제8,654,587호, 미국 특허공개공보 제8,559,235호, 및 미국 특허출원공개공보 제2011/0233648호는 본 명세서에 인용 형식으로 결합된다. 예시적인 실시 예에서, 메모리 셀 어레이(116)는 2차원 메모리 셀 어레이를 포함할 수 있고, 2차원 메모리 셀 어레이는 행 및 열 방향을 따라 배치된 복수의 낸드 스트링들을 포함할 수 있다.
페이지 버퍼부(118)는 복수의 페이지 버퍼들(PB1 내지 PBn)을 포함할 수 있고(n은 3 이상의 정수), 복수의 페이지 버퍼들(PB1 내지 PBn)은 복수의 비트 라인들(BL)을 통해 메모리 셀들과 각각 연결될 수 있다. 페이지 버퍼부(118)는 컬럼 어드레스(Y-ADDR)에 응답하여 비트 라인들(BL) 중 적어도 하나의 비트 라인을 선택할 수 있다. 페이지 버퍼부(118)는 동작 모드에 따라 기입 드라이버 또는 감지 증폭기로서 동작할 수 있다. 예를 들어, 프로그램 동작 시, 페이지 버퍼부(118)는 선택된 비트 라인으로 프로그램될 데이터에 대응하는 비트 라인 전압을 인가할 수 있다. 독출 동작 시, 페이지 버퍼부(118)는 선택된 비트 라인의 전류 또는 전압을 감지하여 메모리 셀에 저장된 데이터를 감지할 수 있다.
전압 생성기(119)는 전압 제어 신호(CTRL_vol)를 기반으로 프로그램, 독출, 및 소거 동작들을 수행하기 위한 다양한 종류의 전압들을 생성할 수 있다. 예를 들어, 전압 생성기(119)는 워드 라인 전압(VWL)으로서 프로그램 전압, 독출 전압, 프로그램 검증 전압, 소거 전압 등을 생성할 수 있다.
로우 디코더(394)는 로우 어드레스(X-ADDR)에 응답하여 복수의 워드 라인들(WL) 중 하나를 선택할 수 있고, 복수의 스트링 선택 라인들(SSL) 중 하나를 선택할 수 있다. 예를 들어, 프로그램 동작 시, 로우 디코더(394)는 선택된 워드 라인으로 프로그램 전압 및 프로그램 검증 전압을 인가하고, 독출 동작 시, 선택된 워드 라인으로 독출 전압을 인가할 수 있다.
도 3 및 도 4는 도 2의 메모리 장치에 적용될 수 있는 3D V-NAND 구조에 대해 설명하기 위한 도면들(diagrams)이다. 도 1의 스토리지 장치(100)가 3D V-NAND 타입의 플래시 메모리로 구현될 경우, 스토리지 장치(100)를 구성하는 복수의 메모리 블록 각각은 도 3에 도시된 바와 같은 등가 회로로 표현될 수 있다.
도 3에 도시된 메모리 블록(BLKi)은 기판 상에 삼차원 구조로 형성되는 삼차원 메모리 블록을 나타낸다. 예를 들어, 메모리 블록(BLKi)에 포함되는 복수의 메모리 낸드 스트링들은 상기 기판과 수직한 방향으로 형성될 수 있다.
도 3을 참조하면, 메모리 블록(BLKi)은 비트 라인들(BL1, BL2, BL3)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 메모리 낸드 스트링들(NS11~NS33)을 포함할 수 있다. 복수의 메모리 낸드 스트링들(NS11~NS33) 각각은 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1, MC2, ..., MC8) 및 접지 선택 트랜지스터(GST)를 포함할 수 있다. 도 3에는 복수의 메모리 낸드 스트링들(NS11~NS33) 각각이 8개의 메모리 셀들(MC1, MC2, ..., MC8)을 포함하는 것으로 도시되어 있으나, 반드시 이에 한정되는 것은 아니다.
스트링 선택 트랜지스터(SST)는 상응하는 스트링 선택 라인(SSL1, SSL2, SSL3)에 연결될 수 있다. 복수의 메모리 셀들(MC1, MC2, ..., MC8)은 각각 상응하는 게이트 라인(GTL1, GTL2, ..., GTL8)에 연결될 수 있다. 게이트 라인(GTL1, GTL2, ..., GTL8)은 워드 라인들에 해당할 수 있으며, 게이트 라인(GTL1, GTL2, ..., GTL8)의 일부는 더미 워드 라인에 해당할 수 있다. 접지 선택 트랜지스터(GST)는 상응하는 접지 선택 라인(GSL1, GSL2, GSL3)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)는 상응하는 비트 라인(BL1, BL2, BL3)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다.
동일 높이의 워드 라인(예를 들면, WL1)은 공통으로 연결되고, 접지 선택 라인(GSL1, GSL2, GSL3) 및 스트링 선택 라인(SSL1, SSL2, SSL3)은 각각 분리될 수 있다. 도 3에는 메모리 블록(BLK)이 여덟 개의 게이트 라인(GTL1, GTL2, ..., GTL8) 및 세 개의 비트 라인들(BL1, BL2, BL3)에 연결되는 것으로 도시되어 있으나, 반드시 이에 한정되는 것은 아니다.
도 4를 참조하면, 메모리 장치(110)는 C2C(chip to chip) 구조일 수 있다. C2C 구조는 제1 웨이퍼 상에 셀 영역(CELL)을 포함하는 상부 칩을 제작하고, 제1 웨이퍼와 다른 제2 웨이퍼 상에 주변 회로 영역(PERI)을 포함하는 하부 칩을 제작한 후, 상부 칩과 하부 칩을 본딩(bonding) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 일례로, 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예컨대, 본딩 메탈이 구리(Cu)로 형성된 경우, 본딩 방식은 Cu-Cu 본딩 방식일 수 있으며, 본딩 메탈은 알루미늄(Al) 혹은 텅스텐(W)으로도 형성될 수 있다.
메모리 장치(110)의 주변 회로 영역(PERI)과 셀 영역(CELL) 각각은 외부 패드 본딩 영역(PA), 워드라인 본딩 영역(WLBA), 및 비트라인 본딩 영역(BLBA)을 포함할 수 있다.
주변 회로 영역(PERI)은 제1 기판(210), 층간 절연층(215), 제1 기판(210)에 형성되는 복수의 회로 소자들(220a, 220b, 220c), 복수의 회로 소자들(220a, 220b, 220c) 각각과 연결되는 제1 메탈층(230a, 230b, 230c), 제1 메탈층(230a, 230b, 230c) 상에 형성되는 제2 메탈층(240a, 240b, 240c)을 포함할 수 있다. 일 실시예에서, 제1 메탈층(230a, 230b, 230c)은 상대적으로 전기적 비저항이 높은 텅스텐으로 형성될 수 있고, 제2 메탈층(240a, 240b, 240c)은 상대적으로 전기적 비저항이 낮은 구리로 형성될 수 있다.
본 명세서에서는 제1 메탈층(230a, 230b, 230c)과 제2 메탈층(240a, 240b, 240c)만 도시되어 설명되나, 이에 한정되는 것은 아니고, 제2 메탈층(240a, 240b, 240c) 상에 적어도 하나 이상의 메탈층이 더 형성될 수도 있다. 제2 메탈층(240a, 240b, 240c)의 상부에 형성되는 하나 이상의 메탈층 중 적어도 일부는, 제2 메탈층(240a, 240b, 240c)을 형성하는 구리보다 더 낮은 전기적 비저항을 갖는 알루미늄 등으로 형성될 수 있다.
층간 절연층(215)은 복수의 회로 소자들(220a, 220b, 220c), 제1 메탈층(230a, 230b, 230c), 및 제2 메탈층(240a, 240b, 240c)을 커버하도록 제1 기판(210) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(240b) 상에 하부 본딩 메탈(271b, 272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(271b, 272b)은 셀 영역(CELL)의 상부 본딩 메탈(371b, 372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있으며, 하부 본딩 메탈(271b, 272b)과 상부 본딩 메탈(371b, 372b)은 알루미늄, 구리, 혹은 텅스텐 등으로 형성될 수 있다.
셀 영역(CELL)은 적어도 하나의 메모리 블록을 제공할 수 있다. 셀 영역(CELL)은 제2 기판(310)과 공통 소스 라인(320)을 포함할 수 있다. 제2 기판(310) 상에는, 제2 기판(310)의 상면에 수직하는 방향(Z축 방향)을 따라 복수의 워드라인들(331-338; 330)이 적층될 수 있다. 워드라인들(330)의 상부 및 하부 각각에는 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있으며, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드라인들(330)이 배치될 수 있다.
비트라인 본딩 영역(BLBA)에서, 채널 구조체(CH)는 제2 기판(310)의 상면에 수직하는 방향(Z축 방향)으로 연장되어 워드라인들(330), 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다. 채널 구조체(CH)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있으며, 채널층은 제1 메탈층(350c) 및 제2 메탈층(360c)과 전기적으로 연결될 수 있다. 예컨대, 제1 메탈층(350c)은 비트라인 컨택일 수 있고, 제2 메탈층(360c)은 비트라인일 수 있다. 일 실시예에서, 비트라인(360c)은 제2 기판(310)의 상면에 평행한 제1 방향(Y축 방향)을 따라 연장될 수 있다.
도 4에 도시한 일 실시예에서, 채널 구조체(CH)와 비트라인(360c) 등이 배치되는 영역이 비트라인 본딩 영역(BLBA)으로 정의될 수 있다. 비트라인(360c)은 비트라인 본딩 영역(BLBA)에서 주변 회로 영역(PERI)에서 페이지 버퍼(393)를 제공하는 회로 소자들(220c)과 전기적으로 연결될 수 있다. 일례로, 비트라인(360c)은 주변 회로 영역(PERI)에서 상부 본딩 메탈(371c, 372c)과 연결되며, 상부 본딩 메탈(371c, 372c)은 페이지 버퍼(393)의 회로 소자들(220c)에 연결되는 하부 본딩 메탈(271c, 272c)과 연결될 수 있다.
워드라인 본딩 영역(WLBA)에서, 워드라인들(330)은 제 1 방향에 수직하면서 제2 기판(310)의 상면에 평행한 제2 방향(X축 방향)을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(341-347; 340)와 연결될 수 있다. 워드라인들(330)과 셀 컨택 플러그들(340)은, 제2 방향을 따라 워드라인들(330) 중 적어도 일부가 서로 다른 길이로 연장되어 제공하는 패드들에서 서로 연결될 수 있다. 워드라인들(330)에 연결되는 셀 컨택 플러그들(340)의 상부에는 제1 메탈층(350b)과 제2 메탈층(360b)이 차례로 연결될 수 있다. 셀 컨택 플러그들(340)은 워드라인 본딩 영역(WLBA)에서 셀 영역(CELL)의 상부 본딩 메탈(371b, 372b)과 주변 회로 영역(PERI)의 하부 본딩 메탈(271b, 272b)을 통해 주변 회로 영역(PERI)과 연결될 수 있다.
셀 컨택 플러그들(340)은 주변 회로 영역(PERI)에서 로우 디코더(394)를 제공하는 회로 소자들(220b)과 전기적으로 연결될 수 있다. 일 실시예에서, 로우 디코더(394)를 형성하는 회로 소자들(220b)의 동작 전압은, 페이지 버퍼(393)를 형성하는 회로 소자들(220c)의 동작 전압과 다를 수 있다. 일례로, 페이지 버퍼(393)를 형성하는 회로 소자들(220c)의 동작 전압이 로우 디코더(394)를 형성하는 회로 소자들(220b)의 동작 전압보다 클 수 있다.
외부 패드 본딩 영역(PA)에는 공통 소스 라인 컨택 플러그(380)가 배치될 수 있다. 공통 소스 라인 컨택 플러그(380)는 금속, 금속 화합물, 또는 폴리실리콘 등의 도전성 물질로 형성되며, 공통 소스 라인(320)과 전기적으로 연결될 수 있다. 공통 소스 라인 컨택 플러그(380) 상부에는 제1 메탈층(350a)과 제2 메탈층(360a)이 차례로 적층될 수 있다. 일례로, 공통 소스 라인 컨택 플러그(380), 제1 메탈층(350a), 및 제2 메탈층(360a)이 배치되는 영역은 외부 패드 본딩 영역(PA)으로 정의될 수 있다.
한편 외부 패드 본딩 영역(PA)에는 입출력 패드들(205, 305)이 배치될 수 있다. 도 4를 참조하면, 제1 기판(210)의 하부에는 제1 기판(210)의 하면을 덮는 하부 절연막(201) 이 형성될 수 있으며, 하부 절연막(201) 상에 제1 입출력 패드(205)가 형성될 수 있다. 제1 입출력 패드(205)는 제1 입출력 컨택 플러그(203)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(220a, 220b, 220c) 중 적어도 하나와 연결되며, 하부 절연막(201)에 의해 제1 기판(210)과 분리될 수 있다. 또한, 제1 입출력 컨택 플러그(203)와 제1 기판(210) 사이에는 측면 절연막이 배치되어 제1 입출력 컨택 플러그(203)와 제1 기판(210)을 전기적으로 분리할 수 있다.
도 4에서, 제2 기판(310)의 상부에는 제2 기판(310)의 상면을 덮는 상부 절연막(301)이 형성될 수 있으며, 상부 절연막(301) 상에 제2 입출력 패드(305)가 배치될 수 있다. 제2 입출력 패드(305)는 제2 입출력 컨택 플러그(303)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(220a, 220b, 220c) 중 적어도 하나와 연결될 수 있다. 일 실시예에서, 제2 입출력 패드(305)는 회로 소자(220a)와 전기적으로 연결될 수 있다.
실시예들에 따라, 제2 입출력 컨택 플러그(303)가 배치되는 영역에는 제2 기판(310) 및 공통 소스 라인(320) 등이 배치되지 않을 수 있다. 또한, 제2 입출력 패드(305)는 제3 방향(Z축 방향)에서 워드라인들(330)과 오버랩되지 않을 수 있다. 도 4를 참조하면, 제2 입출력 컨택 플러그(303)는 제2 기판(310)의 상면에 평행한 방향에서 제2 기판(310)과 분리되며, 셀 영역(CELL)의 층간 절연층(315)을 관통하여 제2 입출력 패드(305)에 연결될 수 있다.
실시예들에 따라, 제1 입출력 패드(205)와 제2 입출력 패드(305)는 선택적으로 형성될 수 있다. 일례로, 메모리 장치(110)는 제1 기판(210)의 상부에 배치되는 제1 입출력 패드(205)만을 포함하거나, 또는 제2 기판(310)의 상부에 배치되는 제2 입출력 패드(305)만을 포함할 수 있다. 또는, 메모리 장치(110)가 제1 입출력 패드(205)와 제2 입출력 패드(305)를 모두 포함할 수도 있다.
셀 영역(CELL)과 주변 회로 영역(PERI) 각각에 포함되는 외부 패드 본딩 영역(PA)과 비트라인 본딩 영역(BLBA) 각각에는 최상부 메탈층의 메탈 패턴이 더미 패턴(dummy pattern)으로 존재하거나, 최상부 메탈층이 비어있을 수 있다.
메모리 장치(110)는 외부 패드 본딩 영역(PA)에서, 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(372a)에 대응하여 주변 회로 영역(PERI)의 최상부 메탈층에 셀 영역(CELL)의 상부 메탈 패턴(372a)과 동일한 형태의 하부 메탈 패턴(273a)을 형성할 수 있다. 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(273a)은 주변 회로 영역(PERI)에서 별도의 콘택과 연결되지 않을 수 있다. 이와 유사하게, 외부 패드 본딩 영역(PA)에서 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(273a)에 대응하여 셀 영역(CELL)의 상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴(273a)과 동일한 형태의 상부 메탈 패턴(373a)을 형성할 수도 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(240b) 상에는 하부 본딩 메탈(271b, 272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(271b, 272b)은 셀 영역(CELL)의 상부 본딩 메탈(371b, 372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다.
또한, 비트라인 본딩 영역(BLBA)에서, 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(252)에 대응하여 셀 영역(CELL)의 최상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴(252)과 동일한 형태의 상부 메탈 패턴(392)을 형성할 수 있다. 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(392) 상에는 콘택을 형성하지 않을 수 있다.
도 5는 본 발명의 실시예들에 따른 스토리지 장치의 동작 방법을 설명하는 흐름도이다. 도 5에서는 도 1의 스토리지 장치(100)에서 메모리 콘트롤러(120)의 동작을 설명한다.
도 1 내지 도 5를 참조하면, 단계 S510에서, 메모리 콘트롤러(120)는 메모리 장치(110)로 읽기 커맨드(READ CMD)를 발행할 수 있다. 메모리 콘트롤러(120)는 읽기 커맨드(READ CMD)와 함께 어드레스(ADDR)를 메모리 장치(110)로 전송할 수 있다. 메모리 장치(110)는 읽기 커맨드(READ CMD)에 응답하여 메모리 셀 어레이(116) 내 어드레스(ADDR)에 대응하는 메모리 셀들에 대한 읽기 동작을 수행할 것이다.
단계 S520에서, 메모리 콘트롤러(120)는 메모리 장치(110)로부터 메모리 장치(110)의 상태를 표명하는 상태 신호를 수신할 수 있다. 상태 신호는 메모리 장치(110) 내부 동작들(예, 읽기 동작, 프로그램 동작, 소거 동작)이 수행 중임을 표명(assertion)하거나 표명 해제(de-assertion)하는 신호이다. 실시예에 따라, 메모리 콘트롤러(120)는 메모리 장치(110)로 상태 체크 커맨드를 발행하고, 메모리 장치(110)는 상태 체크 커맨드에 응답하여 상태 신호를 메모리 콘트롤러(120)로 전송할 수 있다.
메모리 장치(110)는 레디/비지 출력 신호(R/nB)를 이용하여 메모리 장치(100)가 읽기 동작을 수행 중인 상태를 표명할 수 있다. 메모리 장치(110)는 비지 상태(예를 들어, 로우 레벨)를 나타내는 레디/비지 출력 신호(R/nB)를 메모리 콘트롤러(120)로 전송할 수 있다. 레디/비지 출력 신호(R/nB)는 상태 신호로 지칭될 수 있다. 이하의 실시예들에서 레디/비지 출력 신호(R/nB)와 상태 신호의 용어는 혼용되어 사용 가능할 것이다.
단계 S530에서, 메모리 콘트롤러(120)는 단계 S520의 상태 신호 표명에 따라 저주파수 클록 신호(CLK)로 스위칭할 수 있다. 메모리 장치(110)로부터 상태 신호가 표명되면, 다시 말하여, 메모리 장치(100)가 내부 동작을 수행 중일 때에는 메모리 콘트롤러(120) 및 메모리 장치(110)의 회로 수행 능력이 최대로 요구되지 않는다. 일반적으로, 클록 신호(CLK)의 주파수를 높임으로써 성능을 최대화하는 것이 바람직하지만, 최대 성능이 필요치 않을 때에는 전력을 보존하기 위해 클록 신호(CLK)의 주파수를 저주파수로 스위칭할 필요가 있다.
메모리 콘트롤러(120)는 메모리 장치(110)로부터 수신된 비지 상태를 나타내는 레디/비지 출력 신호(R/nB)에 따라 저주파수 클록 신호(CLK)로 스위칭할 수 있다. 메모리 장치(110)는 레디/비지 출력 신호(R/nB)를 비지 상태로 전송하는 동안, 제어 로직 회로(114)에 의해 읽기 커맨드(READ CMD)에 따라 메모리 셀 어레이(116)로부터 어드레스(ADDR)에 대응하는 메모리 셀들에 대한 페이지 독출 동작을 수행할 수 있다.
단계 S540에서, 메모리 콘트롤러(120)는 메모리 장치(110)로부터 표명 해제된 상태 신호를 수신할 수 있다. 메모리 장치(110)는 페이지 독출 동작을 완료한 후, 페이지 독출된 데이터(DATA)를 메모리 콘트롤러(120)로 전송하기 위하여, 레디 상태(예를 들어, 하이 레벨)를 나타내는 레디/비지 출력 신호(R/nB)를 메모리 콘트롤러(120)로 전송할 수 있다. 레디 상태의 레디/비지 출력 신호(R/nB)는 표명 해제된 상태 신호로 지칭될 수 있다.
단계 S550에서, 메모리 콘트롤러(120)는 단계 S540의 표명 해제된 상태 신호에 따라 고주파수 클록 신호(CLK)로 스위칭할 수 있다. 메모리 장치(110)로부터 상태 신호가 표명 해제되면, 메모리 장치(100)는 페이지 독출된 데이터(DATA)를 데이터 신호(DQ) 라인을 통해 메모리 콘트롤러(120)로 전송할 수 있다. 이 때, 메모리 장치(110)는 페이지 독출된 데이터(DATA)를 출력 데이터(DOUT)로서 최대 성능으로 출력할 것이 요구된다. 메모리 콘트롤러(120) 및 메모리 장치(110)의 최대 성능을 위해 클록 신호(CLK)의 주파수를 고주파수로 스위칭할 필요가 있다. 메모리 콘트롤러(120)는 메모리 장치(110)로부터 수신된 레디 상태의 레디/비지 출력 신호(R/nB)에 따라 고주파수 클록 신호(CLK)로 스위칭할 수 있다.
단계 S560에서, 메모리 콘트롤러(120)는 단계 S510에서 발행된 읽기 커맨드(READ CMD) 및 어드레스(ADDR)에 대해 메모리 장치(110)의 출력 데이터(DOUT)를 데이터 신호(DQ) 라인을 통해 수신할 수 있다.
도 6a 및 도 6b는 본 발명의 실시예들에 따른 스토리지 장치의 동작 방법을 설명하는 도면들이다. 도 6a는 도 1의 스토리지 장치(100)에서 메모리 장치(110)의 읽기 동작을 설명하는 타이밍 다이어그램이고, 도 6b는 메모리 장치(110)의 페이지 독출 동작을 보여주는 차트이다. 이하에서 설명되는 타이밍 다이어그램들에서 가로 축과 세로 축은 시간과 전압 레벨을 각각 나타내고, 반드시 일정한 비율로 도시된 것은 아니라는 것을 밝혀둔다.
도 1 내지 도 6a를 참조하면, 메모리 장치(110)에 대한 읽기 동작을 위해, T1 시점에서 읽기 커맨드(READ CMD)가 데이터 신호(DQ) 라인을 통해 수신될 수 있다. 읽기 커맨드(READ CMD)에 이어서 어드레스(ADDR)가 데이터 신호(DQ) 라인을 통해 수신될 수 있다.
T2 시점에서, 읽기 동작에 대한 상태 체크 신호(STATUS CHECK)가 데이터 신호(DQ) 라인을 통해 수신될 수 있다. 상태 체크 신호(STATUS CHECK)는 읽기 커맨드(READ CMD)에 따른 메모리 장치(110)의 읽기 동작 상태를 체크하기 위해 제공될 수 있다. 상태 체크 신호(STATUS CHECK)는 읽기 상태 체크 커맨드로 지칭될 수 있다. 상태 체크 신호(STATUS CHECK)는 제1 주파수로 토글하는 읽기 인에이블 신호(nRE)와 함께 수신될 수 있다. 읽기 인에이블 신호(nRE)는 고정된 상태(예컨대, 하이 레벨)에서 토글 상태로 수신될 수 있다. 메모리 장치(110)는 수신되는 제1 주파수로 토글하는 읽기 인에이블 신호(nRE)에 따라서 데이터 스트로브 신호(DQS)를 생성할 수 있다. 데이터 스트로브 신호(DQS)는 고정된 상태(예컨대, 로우 레벨)에서 제1 주파수의 토글 상태로 생성될 수 있다. 제1 주파수로 토글하는 읽기 인에이블 신호(nRE) 및 데이터 스트로브 신호(DQS)는, 메모리 콘트롤러(120)의 단계 S530에서 저주파수로 스위칭된 클록 신호(CLK)에 기초하여 생성되어 메모리 장치(110)에 대한 읽기 동작을 위해 제공될 수 있다. 실시예에 따라, 제1 주파수로 토글하는 읽기 인에이블 신호(nRE) 및 데이터 스트로브 신호(DQS)는 저주파수 클록 신호(CLK)와 동일한 클록 주파수로 토글될 수 있다.
메모리 장치(110)는 상태 체크 신호(STATUS CHECK)에 응답하여 읽기 동작을 수행 중임을 나타내는 상태 출력 신호(STATUS OUT)를 데이터 신호(DQ) 라인을 통해 메모리 콘트롤러(120)로 전송할 수 있다. 메모리 장치(110)는 상태 체크 신호(STATUS CHECK) 및 상태 체크 신호(STATUS CHECK)에 대응하는 상태 출력 신호(STATUS OUT)를 반복적으로 수신 및 전송할 수 있다.
한편, 메모리 콘트롤러(120)는 메모리 장치(110)의 읽기 동작 상태를 체크하기 위해, 데이터 신호(DQ) 라인을 통해 상태 체크 신호(STATUS CHECK) 및 상태 체크 신호(STATUS CHECK)에 대응하는 상태 출력 신호(STATUS OUT)를 송수신하는 대신에, 메모리 장치(110)에서 출력되는 레디/비지 출력 신호(R/nB)를 이용할 수 있다. T2 시점에서, 메모리 장치(110)는 비지 상태(예를 들어, 로우 레벨)를 나타내는 레디/비지 출력 신호(R/nB)를 메모리 콘트롤러(120)로 전송할 수 있다. 레디/비지 출력 신호(R/nB)는 메모리 장치(110)가 읽기 동작을 수행하는 구간(tR) 동안 비지 상태로 출력될 수 있다.
메모리 셀 어레이(116) 내 메모리 셀에 하나 이상의 비트들이 프로그램될 수 있다. 메모리 셀에 저장되는 비트들의 개수에 따라 메모리 셀은 SLC, MLC, TLC 또는 QLC로 분류될 수 있다. 메모리 셀에 저장되는 비트들의 개수에 따라 메모리 셀은 복수의 상태들을 가질 수 있다. 복수의 상태들은 문턱 전압의 범위로 정의될 수 있다. 예시적으로, 메모리 셀들 각각이 QLC인 경우, 메모리 셀들 각각의 상태는 도 6b에 도시된 바와 같이, 16개의 상태들(S1~S16) 중 하나의 상태에 해당할 수 있다. 하나의 워드라인(WL)에 연결된 메모리 셀들은 최하위 비트(LSB) 페이지, 제1 중간 비트(CSB1) 페이지, 제2 중간 비트(CSB2) 페이지 및 최상위 비트(MSB) 페이지를 포함할 수 있다.
메모리 장치(110)의 읽기 동작은, 메모리 셀의 문턱 전압의 밸리 위치(VR1~VR15)를 찾는 동작, 밸리의 위치(VR1~VR15)에 기초하여 최적의 읽기 전압(RD1~RD15)을 추론하는 동작, 읽기 전압(RD1~RD15)을 이용하여 최하위 비트(LSB) 페이지, 제1 중간 비트(CSB1) 페이지, 제2 중간 비트(CSB2) 페이지 및 최상위 비트(MSB) 페이지 각각에 대한 페이지 독출 동작 등을 포함할 수 있다.
예를 들어, 최하위 비트(LSB) 페이지에 대한 읽기 동작에서, 메모리 장치(110)는 제11 읽기 전압(RD11)을 선택 워드라인(WL)에 인가함으로써 제11 및 제12 상태들(S11, S12)을 판별할 수 있고, 이어서 제6 읽기 전압(RD6), 제4 읽기 전압(RD4) 및 제1 읽기 전압(RD1) 각각을 선택 워드라인(WL)에 순차적으로 인가함으로써 제6 및 제7 상태(S6, S7), 제4 및 제5 상태들(S4, S5) 및 제1 및 제2 상태들(S1, S2)을 판별할 수 있다. 제1 중간 비트(CSB1) 페이지에 대한 읽기 동작에서, 메모리 장치(110)는 제13 읽기 전압(RD13), 제9 읽기 전압(RD9), 제7 읽기 전압(RD7) 및 제3 읽기 전압(RD3) 각각을 선택 워드라인(WL)에 순차적으로 인가함으로써 제13 및 제14 상태들(S13, S14), 제9 및 제10 상태들(S9, S10), 제7 및 제8 상태들(S7, S8) 및 제3 및 제4 상태들(S3, S4)를 판별할 수 있다. 제2 중간 비트(CSB2) 페이지에 대한 독출 동작에서, 메모리 장치(110)는 제14 읽기 전압(RD14), 제8 읽기 전압(RD8) 및 제2 읽기 전압(RD2) 각각을 선택 워드라인(WL)에 순차적으로 인가함으로써 제14 및 제15 상태들(S14, S15), 제8 및 제9 상태들(S8) 및 제2 및 제3 상태들(S2, S3)을 판별할 수 있다. 최상위 비트(MSB) 페이지에 대한 독출 동작에서, 메모리 장치(110)는 제15 읽기 전압(RD15), 제12 읽기 전압(RD12), 제10 읽기 전압(RD10) 및 제5 읽기 전압(RD5) 각각을 선택 워드라인(WL)에 인가함으로써 제15 및 제16 상태들(S15, S16), 제12 및 제13 상태들(S12, S13), 제10 및 제11 상태(S10, S11) 및 제5 및 제6 상태들(S5, S6)을 판별할 수 있다. 이러한 페이지 독출 동작을 수행하는 구간(tR) 동안 레디/비지 출력 신호(R/nB)는 비지 상태로 출력될 수 있다.
도 6a에서, 메모리 장치(110)의 페이지 독출 동작이 완료되면, 상태 체크 신호(STATUS CHECK)에 응답하여 페이지 독출 동작이 완료되었음을 나타내는 상태 출력 신호(STATUS OUT)가 데이터 신호(DQ) 라인을 통해 메모리 콘트롤러(120)로 전송될 수 있다. 또는, 메모리 장치(110)의 레디 상태(예를 들어, 하이 레벨)를 나타내는 레디/비지 출력 신호(R/nB)가 메모리 콘트롤러(120)로 전송될 수 있다. 메모리 콘트롤러(120)는 상태 출력 신호(STATUS OUT) 또는 레디/비지 출력 신호(R/nB)에 기초하여 읽기 인에이블 신호(nRE)를 메모리 장치(110)로 전송할 수 있다. 메모리 장치(110)는 제2 주파수로 토글하는 읽기 인에이블 신호(nRE)를 수신할 수 있다. 제2 주파수로 토글하는 읽기 인에이블 신호(nRE)는 메모리 콘트롤러(120)의 단계 S550에서 고주파수로 스위칭된 클록 신호(CLK)에 기초하여 생성되어 제공될 수 있다. 실시예에 따라, 제2 주파수로 토글하는 읽기 인에이블 신호(nRE)는 고주파수 클록 신호(CLK)와 동일한 클록 주파수로 토글될 수 있다.
T3 시점에서, 메모리 장치(100)는 페이지 독출 동작에 의해 페이지 독출된 데이터(DATA)를 데이터 신호(DQ) 라인을 통해 출력 데이터(DOUT)로서 메모리 콘트롤러(120)로 전송할 수 있다. 출력 데이터(DOUT)는 데이터 스트로브 신호(DQS)와 함께 메모리 콘트롤러(120)로 전송될 수 있다. 메모리 장치(110)는 T3 시점에서부터 T4 시점까지, 수신되는 제2 주파수로 토글하는 읽기 인에이블 신호(nRE)에 기초하여 데이터 스트로브 신호(DQS)를 생성하고, 데이터 스트로브 신호(DQS)에 동기된 출력 데이터(DOUT)를 메모리 콘트롤러(120)로 전송할 수 있다. 데이터 스트로브 신호(DQS)는 제2 주파수로 토글하는 읽기 인에이블 신호(nRE)와 동일하게 고주파수 클록 신호(CLK)와 동일한 클록 주파수로 토글될 수 있다. 이에 따라, 메모리 콘트롤러(120)는 데이터 스트로브 신호(DQS)의 고주파수 토글 타이밍에 따라 출력 데이터(DOUT)를 획득할 수 있다.
도 7은 본 발명의 실시예들에 따른 스토리지 장치의 동작 방법을 설명하는 흐름도이다. 도 7에서는 도 1의 메모리 콘트롤러(120)와 메모리 장치(110) 사이의 읽기 동작을 설명한다.
도 1 내지 도 6, 및 도 7을 참조하면, 단계 S710에서, 메모리 콘트롤러(120)는 메모리 장치(110)로 읽기 커맨드(READ CMD) 및 어드레스(ADDR)를 메모리 장치(110)로 전송할 수 있다.
단계 S720에서, 메모리 장치(110)는 읽기 커맨드(READ CMD)에 응답하여 메모리 셀 어레이(116) 내 어드레스(ADDR)에 대응하는 메모리 셀들에 대한 읽기 동작을 수행할 수 있다. 예시적으로, 메모리 셀들 각각이 QLC인 경우, 메모리 장치(110)의 읽기 동작은 메모리 셀의 문턱 전압의 밸리 위치를 찾는 동작, 밸리들의 위치들에 기초하여 최적의 읽기 전압 레벨들을 추론하는 동작, 읽기 전압 레벨들을 이용하여 최하위 비트(LSB) 페이지, 제1 중간 비트(CSB1) 페이지, 제2 중간 비트(CSB2) 페이지 및 최상위 비트(MSB) 페이지 각각에 대한 페이지 독출 동작 등을 포함할 수 있다.
단계 S730에서, 메모리 장치(110)는 읽기 동작을 수행 중임을 나타내는 비지 상태 신호를 표명할 수 있다. 메모리 장치(110)는 비지 상태(예를 들어, 로우 레벨)를 나타내는 레디/비지 출력 신호(R/nB)를 메모리 콘트롤러(120)로 전송할 수 있다. 레디/비지 출력 신호(R/nB)는 메모리 장치(110)가 읽기 동작을 수행하는 구간(tR) 동안 비지 상태로 출력될 수 있다.
단계 S740에서, 메모리 콘트롤러(120)는 단계 S730의 비지 상태 신호 표명에 따라 저주파수 클록 신호(CLK)로 스위칭할 수 있다. 메모리 콘트롤러(120)는 저주파수로 스위칭된 클록 신호(CLK)에 기초하여 제1 주파수로 토글하는 읽기 인에이블 신호(nRE) 및 데이터 스트로브 신호(DQS)를 메모리 장치(110)로 전송할 수 있다. 제1 주파수로 토글하는 읽기 인에이블 신호(nRE) 및 데이터 스트로브 신호(DQS)는 저주파수 클록 신호(CLK)와 동일한 클록 주파수로 토글될 수 있다.
단계 S750에서, 메모리 장치(110)는 읽기 동작(S720)을 완료한 후, 비지 상태 신호를 표명 해제할 수 있다. 메모리 장치(110)는 레디 상태(예를 들어, 하이 레벨)를 나타내는 레디/비지 출력 신호(R/nB)를 메모리 콘트롤러(120)로 전송할 수 있다.
단계 S760에서, 메모리 콘트롤러(120)는 수신된 비지 상태 신호 표명 해제에 따라 고주파수 클록 신호(CLK)로 스위칭할 수 있다. 메모리 콘트롤러(120)는 제2 주파수로 토글하는 읽기 인에이블 신호(nRE)를 메모리 장치(110)로 전송할 수 있다.
단계 S770에서, 메모리 장치(110)는 읽기 동작(S720)에 의해 페이지 독출된 데이터(DATA)를 출력 데이터(DOUT)로 출력하는 데이터 출력 동작을 수행할 수 있다. 메모리 장치(110)는 수신된 제2 주파수로 토글하는 읽기 인에이블 신호(nRE)에 기초하여 제2 주파수로 토글하는 데이터 스트로브 신호(DQS)를 생성할 수 있다.
단계 S780에서, 메모리 장치(110)는 제2 주파수로 토글하는 데이터 스트로브 신호(DQS)에 동기된 출력 데이터(DOUT)를 메모리 콘트롤러(120)로 전송할 수 있다.
도 8은 본 발명의 실시예들에 따른 스토리지 장치의 동작 방법을 설명하는 흐름도이다. 도 8에서는 도 1의 스토리지 장치(100)에서 메모리 콘트롤러(120)의 동작을 설명한다.
도 1 내지 도 4, 및 도 8를 참조하면, 단계 S810에서, 메모리 콘트롤러(120)는 메모리 장치(110)로 기입 커맨드(WRITE CMD)와 함께 어드레스(ADDR)를 메모리 장치(110)로 전송할 수 있다. 메모리 장치(110)는 기입 커맨드(WRITE CMD)에 응답하여 메모리 셀 어레이(116) 내 어드레스(ADDR)에 대응하는 메모리 셀들에 대한 기입(또는 프로그램) 동작을 수행할 것이다.
단계 S820에서, 메모리 콘트롤러(120)는 메모리 장치(110)로 기입 데이터(DIN)를 전송하기 위하여 고주파수 클록 신호(CLK)로 스위칭할 수 있다.
단계 S830에서, 메모리 콘트롤러(120)는 기입 데이터(DIN)를 메모리 장치(110)로 전송할 수 있다. 메모리 콘트롤러(120)는 고주파수 클록 신호(CLK)에 기초하여 데이터 스트로브 신호(DQS)를 생성하고, 데이터 스트로브 신호(DQS)에 동기된 기입 데이터(DIN)를 메모리 장치(110)로 전송할 수 있다. 데이터 스트로브 신호(DQS)는 고주파수 클록 신호(CLK)와 동일한 클록 주파수로 토글될 수 있다. 메모리 콘트롤러(120)는 데이터 스트로브 신호(DQS)의 고주파수 토글 타이밍에 따라 기입 데이터(DIN)를 메모리 장치(110)로 전송할 수 있다.
단계 S840에서, 메모리 콘트롤러(120)는 메모리 장치(110)로부터 메모리 장치(110)의 상태를 표명하는 상태 신호를 수신할 수 있다. 메모리 장치(110)는 레디/비지 출력 신호(R/nB)를 이용하여 메모리 장치(100)가 프로그램 동작을 수행 중인 상태를 표명할 수 있다. 메모리 장치(110)는 비지 상태(예를 들어, 로우 레벨)를 나타내는 레디/비지 출력 신호(R/nB)를 메모리 콘트롤러(120)로 전송할 수 있다.
단계 S850에서, 메모리 콘트롤러(120)는 단계 S840의 비지 상태 신호 표명에 따라 저주파수 클록 신호(CLK)로 스위칭할 수 있다. 메모리 콘트롤러(120)는 저주파수 클록 신호(CLK)에 기초하여 저주파수 클록 신호(CLK)와 동일한 클록 주파수로 토글되는 데이터 스트로브 신호(DQS)를 메모리 장치(110)로 전송할 수 있다. 저주파수 토글 타이밍으로 변경된 데이터 스트로브 신호(DQS)는 메모리 장치(110)가 프로그램 동작을 수행하는 구간(tPROG) 동안 제공될 수 있다. 메모리 장치(110)의 프로그램 구간(tPROG)은, 채널 프리차지 구간, 비트라인 셋업 구간, 스트링 선택 라인 셋업 구간, 프로그램 실행 구간 및 프로그램 검증 구간을 포함할 수 있다.
도 9a 내지 도 9d는 본 발명의 실시예들에 따른 스토리지 장치의 동작 방법을 설명하는 도면들이다. 도 9a 및 도 9b는 도 1의 스토리지 장치(100)에서 메모리 장치(110)의 프로그램 동작을 설명하는 타이밍 다이어그램들이고, 도 9c는 메모리 장치(110)의 예시적인 프로그램 바이어스 조건을 나타내는 도면이고, 도 9d는 메모리 장치(110)의 증가형 스텝 펄스 프로그래밍(Incremental Step Pulse Programming: 이하 "ISPP"로 칭함)을 보여주는 차트이다.
도 1 내지 도 4, 도 8 및 도 9a를 참조하면, 메모리 장치(110)에 대한 기입 동작을 위해, Ta 시점에서 기입 커맨드(WRITE CMD)가 데이터 신호(DQ) 라인을 통해 수신될 수 있다. 기입 커맨드(WRITE CMD)에 이어서 어드레스(ADDR)가 데이터 신호(DQ) 라인을 통해 수신될 수 있다.
Tb 시점에서, 기입 동작을 위한 기입 데이터(DIN)가 데이터 스트로브 신호(DQS)에 동기되어 데이터 신호(DQ) 라인을 통해 수신될 수 있다. 데이터 스트로브 신호(DQS)는 메모리 콘트롤러(120)의 단계 S820 및 단계 S830에서 고주파수로 스위칭된 클록 신호(CLK)에 기초하여 생성되어 메모리 장치(110)에 대한 기입 동작을 위해 제공될 수 있다. 실시예에 따라, 데이터 스트로브 신호(DQS)는 고주파수 클록 신호(CLK)와 동일한 클록 주파수로 토글될 수 있다.
Tc 시점에서, 메모리 장치(110)는 기입 커맨드(WRITE CMD)에 응답하여 프로그램 동작을 수행 중임을 나타내는 비지 상태(예를 들어, 로우 레벨)를 나타내는 레디/비지 출력 신호(R/nB)를 메모리 콘트롤러(120)로 전송할 수 있다. 레디/비지 출력 신호(R/nB)는 Tc 시점에서부터 Td 시점까지 메모리 장치(110)가 프로그램 동작을 수행하는 구간(tPROG) 동안 비지 상태로 출력될 수 있다. 메모리 장치(110)는 메모리 콘트롤러(120)의 단계 S850에서 저주파수 클록 신호(CLK)에 기초하여 저주파수 토글 타이밍으로 변경된 데이터 스트로브 신호(DQS)를 수신할 수 있다. 저주파수 토글 데이터 스트로브 신호(DQS)는 메모리 장치(110)가 프로그램 동작을 수행하는 구간(tPROG) 동안 수신될 수 있다.
도 9b를 참조하면, 도 9a와 비교하여 Tc 시점과 Td 시점 사이의 Tcd 시점에서, 기입 동작에 대한 상태 체크 신호(STATUS CHECK)가 데이터 신호(DQ) 라인을 통해 수신될 수 있다. 메모리 콘트롤러(120)는 메모리 장치(110)의 프로그램 동작 상태를 체크하기 위해, 데이터 신호(DQ) 라인을 통해 상태 체크 신호(STATUS CHECK)를 메모리 장치(110)로 전송할 수 있다. 이 때, 메모리 장치(110)는 메모리 장치(110)의 상태를 나타내는 레디/비지 출력 신호(R/nB)를 출력하는 기능을 제공하지 않을 수 있다.
메모리 장치(110)는 상태 체크 신호(STATUS CHECK)에 응답하여 프로그램 동작을 수행 중임을 나타내는 상태 출력 신호(STATUS OUT)를 데이터 신호(DQ) 라인을 통해 메모리 콘트롤러(120)로 전송할 수 있다. 메모리 장치(110)는 상태 체크 신호(STATUS CHECK) 및 상태 체크 신호(STATUS CHECK)에 대응하는 상태 출력 신호(STATUS OUT)를 반복적으로 수신 및 전송할 수 있다.
Tcd 시점에서, 상태 체크 신호(STATUS CHECK)는 저주파수로 토글하는 읽기 인에이블 신호(nRE)와 함께 수신될 수 있다. 메모리 장치(110)는 수신되는 저주파수로 토글하는 읽기 인에이블 신호(nRE)에 따라서 데이터 스트로브 신호(DQS)를 생성할 수 있다. 데이터 스트로브 신호(DQS)는 고정된 상태(예컨대, 로우 레벨)에서 저 주파수의 토글 상태로 생성될 수 있다. 저주파수로 토글하는 읽기 인에이블 신호(nRE) 및 데이터 스트로브 신호(DQS)는, 메모리 콘트롤러(120)의 단계 S530에서 생성된 저주파수 클록 신호(CLK)와 동일한 클록 주파수로 토글될 수 있다.
예시적으로, 메모리 셀들 각각이 QLC인 경우, 메모리 셀들 각각의 상태는 도 6b에 도시된 바와 같이, 16개의 상태들(S1~S16) 중 하나의 상태로 프로그램될 수 있다. 도 9c를 참조하면, 메모리 셀 어레이(116) 내 복수의 메모리 블록들(BLK1 내지 BLKz) 중 제1 메모리 블록(BLK1)의 낸드 스트링들(NS11~NS33) 중에서 제1 비트라인(BL1)에 연결된 낸드 스트링들(NS11, NS21)과 제2 비트라인(BL2)에 연결된 낸드 스트링들(NS12, NS22)을 도시한다. 제1 비트라인(BL1)은 상대적으로 낮은 프로그램 허용 전압, 예를 들어, 접지 전압(VSS)이 인가되는 프로그램 허용 비트라인이고, 제2 비트라인(BL2)은 상대적으로 높은 프로그램 금지 전압, 예를 들어, 전원 전압(VDD)이 인가되는 프로그램 금지 비트라인이다.
제1 비트라인(BL1)에 연결된 낸드 스트링들(NS11, NS21) 중에서 NS21 낸드 스트링이 선택된다고 가정하면, 프로그램 동작 시 NS11 낸드 스트링에 연결된 스트링 선택 라인(SSL1)에는 접지 전압(VSS) 레벨의 턴오프 전압이 인가되고, NS21 낸드 스트링에 연결된 스트링 선택 라인(SSL2)에는 스트링 선택 트랜지스터(SST) 각각의 문턱 전압(Vth) 이상의 턴온 전압(VSSL), 예컨대 전원 전압(VDD)이 인가될 수 있다. 접지 선택 라인들(GSL1, GSL2)에는 접지 전압(VSS) 레벨의 턴오프 전압이 인가된다. 소스 라인(CSL)에는 접지 전압(VSS) 보다 높은 프리차지 전압이 인가될 수 있다. 선택 워드라인(예, WL3)에는 프로그램 전압(VPGM)(예를 들어, 18V)이 인가되고, 비선택 워드라인(예, WL2, WL4)에는 패스 전압(VPASS,)(예를 들어, 8V)이 인가된다.
이러한 프로그램 바이어스 조건에서, 메모리 셀(A)의 게이트에는 18V가 인가되고 채널 전압은 0V이다. 메모리 셀(A)의 게이트와 채널 사이에 강한 전계(electric field)가 형성되기 때문에, 메모리 셀(A)는 프로그램된다. 한편, 메모리 셀(B)의 채널 전압은 전원 전압(VDD)이고 메모리 셀(B)의 게이트와 채널 사이에 약한 전계가 형성되기 때문에, 메모리 셀(B)는 프로그램되지 않는다. 메모리 셀들(C, D)의 채널들은 플로팅(floating) 상태에 있기 때문에, 채널 전압은 패스 전압(VPASS)에 의한 부스팅 레벨까지 상승하고, 메모리 셀들(C, D)은 프로그램되지 않는다.
메모리 장치(110)의 프로그램 동작은, 도 9d에 도시된 바와 같이, ISPP에 따라서 프로그램이 완료될 때까지 복수의 프로그램 루프들(LOOP(1), LOOP(2), LOOP(3), ?? )을 순차적으로 수행할 수 있다. 프로그램 루프가 반복될수록 프로그램 전압들(VPGM1, VPGM2, VPGM3, ?? )이 단계적으로 증가할 수 있다. 각각의 프로그램 루프(LOOP(i), i은 자연수)은 선택 메모리 셀을 프로그램하기 위하여 선택 워드라인(WL3)에 프로그램 전압들(VPGM1, VPGM2, VPGM3, ??)을 인가하는 프로그램 구간(PROGRAM)과 프로그램의 성공 여부를 검증하기 위해 선택 워드라인(WL3)에 검출 독출 전압(VRD)을 인가하는 검증 구간(VERIFY)을 포함할 수 있다.
도 10은 본 발명의 실시예들에 따른 스토리지 장치의 동작 방법을 설명하는 흐름도이다. 도 10에서는 도 1의 메모리 콘트롤러(120)와 메모리 장치(110) 사이의 기입 동작을 설명한다.
도 1 내지 도 4, 및 도 8 내지 도 9c를 참조하면, 단계 S1010에서, 메모리 콘트롤러(120)는 메모리 장치(110)로 기입 커맨드(WRITE CMD) 및 어드레스(ADDR)를 메모리 장치(110)로 전송할 수 있다.
단계 S1020에서, 메모리 콘트롤러(120)는 메모리 장치(110)로 기입 데이터(DIN)를 전송하기 위하여 고주파수 클록 신호(CLK)로 스위칭할 수 있다.
단계 S1030에서, 메모리 콘트롤러(120)는 기입 데이터(DIN)를 메모리 장치(110)로 전송할 수 있다. 메모리 콘트롤러(120)는 고주파수 클록 신호(CLK)에 기초하여 데이터 스트로브 신호(DQS)를 생성하고, 고주파수 토글 데이터 스트로브 신호(DQS)에 동기된 기입 데이터(DIN)를 메모리 장치(110)로 전송할 수 있다.
단계 S1040에서, 메모리 장치(110)는 기입 커맨드(WRITE CMD)에 응답하여 메모리 셀 어레이(116) 내 어드레스(ADDR)에 대응하는 메모리 셀들에 대한 프로그램 동작을 수행할 수 있다. 메모리 장치(110)의 프로그램 동작은, ISPP에 따라서 프로그램이 완료될 때까지 복수의 프로그램 루프들(LOOP(1), LOOP(2), LOOP(3), ?? )을 순차적으로 수행하고, 프로그램 루프가 반복될수록 프로그램 전압들(VPGM1, VPGM2, VPGM3, ?? )이 단계적으로 증가하고, 각각의 프로그램 루프(LOOP(i), i은 자연수) 마다 채널 프리차지 동작, 비트라인 셋업 동작, 스트링 선택 라인 셋업 동작, 프로그램 실행 동작 및 프로그램 검증 동작을 포함할 수 있다.
단계 S1050에서, 메모리 장치(110)는 프로그램 동작(S1040)을 수행 중임을 나타내는 비지 상태 신호를 표명할 수 있다. 메모리 장치(110)는 비지 상태(예를 들어, 로우 레벨)를 나타내는 레디/비지 출력 신호(R/nB)를 메모리 콘트롤러(120)로 전송할 수 있다. 레디/비지 출력 신호(R/nB)는 메모리 장치(110)가 프로그램 동작(S1040)을 수행하는 구간(tPROG) 동안 비지 상태로 출력될 수 있다.
단계 S1060에서, 메모리 콘트롤러(120)는 단계 S1050의 비지 상태 신호 표명에 따라 저주파수 클록 신호(CLK)로 스위칭할 수 있다. 메모리 콘트롤러(120)는 저주파수로 스위칭된 클록 신호(CLK)에 기초하여 저주파수 토글 타이밍으로 변경된 데이터 스트로브 신호(DQS)를 메모리 장치(110)로 전송할 수 있다. 저주파수 토글 데이터 스트로브 신호(DQS)는 메모리 장치(110)가 프로그램 동작(S1040)을 수행하는 구간(tPROG) 동안 수신될 수 있다.
도 11은 본 발명의 실시예들에 따른 스토리지 장치를 포함하는 스토리지 시스템을 나타내는 블록도이다.
도 11을 참조하면, 스토리지 시스템(410)은 호스트(420)와 스토리지 장치(430)를 포함할 수 있다. 호스트(420)와 스토리지 장치(430)는 UFS(Universal Flash Storage) 스펙(specification)에서 정의된 인터페이스 규약에 따라 연결될 수 있고, 이에 따라, 스토리지 장치(430)는 UFS 스토리지 장치일 수 있고, 호스트(420)는 UFS 호스트일 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 스토리지 장치(430)와 호스트(420)는 다양한 표준 인터페이스들에 따라 연결될 수 있다. 스토리지 장치(430)는 도 1 내지 도 10을 참조하여 설명된 스토리지 장치(100)에 대응할 수 있다.
호스트(420)는 스토리지 장치(430)에 대한 데이터 처리 동작, 예를 들어, 데이터 독출 동작 또는 데이터 기입 동작 등을 제어할 수 있다. 호스트(420)는 CPU(Central Processing Unit), 프로세서, 마이크로프로세서 또는 어플리케이션 프로세서(Application Processor, AP) 등과 같이 데이터를 처리할 수 있는 데이터 처리 장치를 의미할 수 있다. 호스트(420)는 운영 체제(operating system, OS) 및/또는 다양한 응용 프로그램(application)을 수행할 수 있다. 일 실시예에서, 스토리지 시스템(410)은 모바일 장치에 포함될 수 있고, 호스트(420)는 어플리케이션 프로세서(AP)로 구현될 수 있다. 일 실시예에서, 호스트(420)는 시스템 온 칩(System-On-a-Chip, SoC)으로 구현될 수 있고, 이에 따라, 전자 장치에 내장될 수 있다.
본 실시예에서, 호스트(420) 및 스토리지 장치(430)에 포함되는 개념적인 다수의 하드웨어 구성이 도시되어 있으나, 이에 한정되지 않으며 다른 구성들도 가능하다. 호스트(420)는 인터커넥트부(422) 및 호스트 콘트롤러(424)를 포함할 수 있다. 인터커넥트부(422)는 호스트(420)와 스토리지 장치(430) 사이의 인터페이스(440)를 제공할 수 있다. 인터커넥트부(422)는 물리 계층(physical layer) 및 링크 계층(link layer)을 포함할 수 있다. 인터커넥트부(422)의 물리 계층은 스토리지 장치(430)와 데이터를 교환(exchange)하기 위한 물리적 구성들을 포함할 수 있고, 적어도 하나의 송신기(transmitter: TX) 및 적어도 하나의 수신기(receiver: RX) 등을 포함할 수 있다. 호스트(420)의 인터커넥트부(422)는 예컨대, 4개의 송신기들(TX1-TX4)을 포함하고 4개의 수신기들(RX1-RX4)을 포함할 수 있다. 인터커넥트부(422)의 링크 계층은 데이터의 전송 및/또는 조합(Composition)을 관리할 수 있고, 데이터의 무결성(Integrity) 및 오류(Error)를 관리할 수도 있다.
스토리지 장치(430)는 인터커넥트부(432), 스토리지 콘트롤러(434) 및 비휘발성 메모리(436)를 포함할 수 있다. 스토리지 콘트롤러(434)는 호스트(420)로부터의 기입 요청에 응답하여 비휘발성 메모리(436)에 데이터를 기입하도록 비휘발성 메모리(436)를 제어하거나, 또는 호스트(420)로부터의 독출 요청에 응답하여 비휘발성 메모리(436)에 저장된 데이터를 독출하도록 비휘발성 메모리(436)를 제어할 수 있다. 스토리지 콘트롤러(434)는 도 1 내지 도 10을 참조하여 설명된 메모리 콘트롤러(120)에 대응하고, 비휘발성 메모리(436)는 메모리 장치(110)에 대응할 수 있다.
인터커넥트부(432)는 스토리지 장치(430)와 호스트(420) 사이의 인터페이스(440)를 제공할 수 있다. 예를 들어, 인터커넥트부(432)는 물리 계층 및 링크 계층을 포함할 수 있다. 인터커넥트부(432)의 물리 계층은 호스트(420)와 데이터를 교환하기 위한 물리적 구성들을 포함할 수 있고, 적어도 하나의 수신기(RX) 및 적어도 하나의 송신기(TX) 등을 포함할 수 있다. 스토리지 장치(430)의 인터커넥트부(432)는 예컨대, 4개의 수신기들(RX1-RX4)을 포함하고 4개의 송신기들(TX1-TX4)을 포함할 수 있다. 인터커넥트부(432)의 링크 계층은 데이터의 전송 및/또는 조합을 관리할 수 있고, 데이터의 무결성 및 오류를 관리할 수도 있다.
일 실시예에서, 스토리지 시스템(410)이 모바일 장치인 경우, 인터커넥트부들(422, 432)의 물리 계층들은 "M-PHY" 스펙에 의해 정의될 수 있고, 링크 계층들은 "UniPro" 스펙에 의해 정의될 수 있다. M-PHY 및 UniPro는 MIPI(Mobile Industry Processor Interface) 연합(Alliance)에 의해 제안된 인터페이스 규약이다. 인터커넥트부들(422, 432)의 링크 계층들은 물리 적응 계층(Physical Adapted Layer)을 각각 포함할 수 있는데, 물리 적응 계층은 데이터의 심볼을 관리하거나 전력을 관리하는 등 물리 계층들을 제어할 수 있다.
호스트(420)의 인터커넥트부(422)에 포함된 송신기(TX)와 스토리지 장치(430)의 인터커넥트부(432)에 포함된 수신기(RX)는, 도 12에 도시된 바와 같이, 하나의 레인(lane)을 형성할 수 있다. 또한, 스토리지 장치(430)의 인터커넥트부(432)에 포함된 송신기(TX)와 호스트(420)의 인터커넥트부(422)에 포함된 수신기(RX)도 하나의 레인을 형성할 수 있다. 본 실시예에서는 호스트(420)의 인터커넥트부(422)에 포함된 송신기들(TX1-TX4) 및 수신기들(RX1-RX4)의 개수가 스토리지 장치(430)의 인터커넥트부(432)에 포함된 수신기들(RX1-RX4) 및 송신기들(TX1-TX4)의 개수와 동일한 것으로 보여준다. 예시적인 실시예들에 따라, 호스트(420)의 인터커넥트부(422)에 포함된 송신기(TX) 및 수신기(RX)의 개수는 스토리지 장치(430)의 인터커넥트부(432)에 포함된 송신기(TX) 및 수신기(RX)의 개수와 다를 수 있다. 또한, 호스트(420)의 성능(capability)은 스토리지 장치(430)의 성능과 다를 수 있다.
호스트(420) 및 스토리지 장치(430)는 물리적으로 연결된 레인을 인식하고 상대방 장치의 정보를 제공받기 위한 처리, 예컨대 링크 스타트업과 같은 처리를 수행할 수 있다. 호스트(420) 및 스토리지 장치(430)는 데이터를 교환하기 전에, 링크 스타트업(link startup) 시퀀스를 수행할 수 있다. 링크 스타트업 시퀀스를 수행함으로써, 호스트(420)와 스토리지 장치(430)는 송신기(TX) 및 수신기(RX)의 개수에 관한 정보, 물리적으로 연결된 레인에 관한 정보, 상대방 장치의 성능 등에 관한 정보 등을 서로 교환하고 인식할 수 있다. 링크 스타트업 시퀀스 수행이 완료된 후, 호스트(420)와 스토리지 장치(430)는 서로 안정적으로 데이터를 상호 교환할 수 있는 링크업 상태(linkup state)로 설정될 수 있다.
일부 실시예들에서, 스토리지 장치(430)는 디램리스(DRAMless) 장치로 구현될 수 있고, 디램리스 장치는 DRAM 캐시를 포함하지 않는 장치를 지칭할 수 있다. 이때, 스토리지 콘트롤러(434)는 DRAM 컨트롤러를 포함하지 않을 수 있다. 예를 들어, 스토리지 장치(430)는 비휘발성 메모리(436)의 일부 영역을 버퍼 메모리로 이용할 수 있다.
스토리지 시스템(410)은 예를 들어, PC(personal computer), 랩탑 컴퓨터(laptop computer), 이동 전화기, 스마트폰(smartphone), 태블릿(tablet) PC, PDA(personal digital assistant), EDA(enterprise digital assistant), 디지털 스틸 카메라(digital still camera), 디지털 비디오 카메라(digital video camera), 오디오 장치(audio device), PMP(portable multimedia player), PND(personal navigation device 또는 portable navigation device), MP3 플레이어, 휴대용 게임 콘솔(handheld game console), 또는 e-북(e-book) 등과 같은 전자 장치로 구현될 수 있다. 또한, 스토리지 시스템(410)은 예를 들어, 손목 시계 또는 HMD(Head-Mounted Display)와 같은 웨어러블 기기(Wearable device) 등과 같은 다양한 유형의 전자 장치로 구현될 수도 있다.
도 12는 도 11의 호스트(420)와 스토리지 장치(430) 사이의 인터페이스(440)를 설명하는 도면이다. 도 12의 인터페이스(440)에서 레인(LANE), 라인(LINE) 및 링크(LINK)에 대한 개념이 설명된다. 이하, 설명의 편의를 위하여, 도 11의 인터커넥트부들(22, 32)에 포함되는 복수의 송신기들 및 수신기들 중 대표적으로 스토리지 장치(430)의 인터커넥트부(432)의 송신기(TX1)와 호스트(420)의 인터커넥트부(422)의 수신기(RX1)에 대하여 설명된다.
도 12를 참조하면, 인터페이스(440)는 복수의 레인들(LANEs)을 지원할 수 있다. 각 레인(LANE)은 단방향(unidirectional), 싱글-시그널(single-signal), 정보를 실어나르는 전송 채널(transmission channel)이다. 레인(LANE)은 송신기(TX1), 수신기(RX1) 그리고 송신기(TX1)와 수신기(RX1) 사이를 포인트-투-포인트 인터컨넥트하는 라인(LINE)으로 구성될 수 있다. 송신기(TX1) 또는 수신기(RX1)는 2개 시그널링 핀들(PINs)에 부합하는 하나의 차동 출력 또는 입력 라인 인터페이스를 갖는다. 핀들(PINs)은 개별적으로 차동 신호의 포지티브 노드를 나타내는 DP 및 차동 신호의 네가티브 노드를 나타내는 DN으로 표시된다. 핀들(PINs)의 DP 및 DN 각각에는 송신기(TX1) 핀 또는 수신기(RX1) 핀임을 나타내기 위한 선택적 접두사 TX 또는 RX가 표시될 수 있다. 라인(LINE)은 송신기(TX1) 및 수신기(RX1)의 핀들(PINs)을 연결하는 2개의 차동적으로 라우팅된 와이어들로 구성된다. 이들 와이어들이 전송 라인들이다.
인터페이스(440)는 각 방향으로 적어도 하나의 레인(LANE)을 포함한다. 각 방향의 레인들(LANEs)의 수는 대칭적일 필요가 없다. 링크(LINK)는 각 방향으로 하나 이상의 레인들(LANEs)과 양방향 데이터 전송 기능을 제공하는 레인 관리부들(421, 432)를 포함할 수 있다. 도 12에는 레인 관리부들(421, 432)과 콘트롤러들(424, 434)이 개별적으로 분리되는 것으로 도시되어 있으나, 이에 한정되지 않고, 콘트롤러들(424, 434)에 레인 관리부들(421, 432)이 포함될 수 있다.
도 13은 본 발명의 실시예들에 따른 스토리지 장치가 적용된 시스템을 도시한 도면이다. 도 13의 시스템(1000)은 기본적으로 휴대용 통신 단말기(mobile phone), 스마트폰(smart phone), 태블릿 PC(tablet personal computer), 웨어러블 기기, 헬스케어 기기 또는 IOT(internet of things) 기기와 같은 모바일(mobile) 시스템일 수 있다. 하지만 도 13의 시스템(1000)은 반드시 모바일 시스템에 한정되는 것은 아니고, 개인용 컴퓨터(personal computer), 랩탑(laptop) 컴퓨터, 서버(server), 미디어 재생기(media player) 또는 내비게이션(navigation)과 같은 차량용 장비(automotive device) 등이 될 수도 있다. 이하, 참조 번호에 붙은 첨자(예컨대, 1200a의 a, 1300a의 a)는 동일한 기능을 하는 다수의 회로를 구분하기 위한 것이다.
도 13을 참조하면, 시스템(1000)은 메인 프로세서(main processor, 1100), 메모리(1200a, 1200b) 및 스토리지 장치(1300a, 1300b)를 포함할 수 있으며, 추가로 촬영 장치(image capturing device, 1410), 사용자 입력 장치(user input device, 1420), 센서(1430), 통신 장치(1440), 디스플레이(1450), 스피커(1460), 전력 공급 장치(power supplying device, 1470) 및 연결 인터페이스(connecting interface, 1480) 중 하나 이상을 포함할 수 있다.
메인 프로세서(1100)는 시스템(1000)의 전반적인 동작, 보다 구체적으로는 시스템(1000)을 이루는 다른 구성 요소들의 동작을 제어할 수 있다. 이와 같은 메인 프로세서(1100)는 범용 프로세서, 전용 프로세서 또는 애플리케이션 프로세서(application processor) 등으로 구현될 수 있다.
메인 프로세서(1100)는 하나 이상의 CPU 코어(1110)를 포함할 수 있으며, 메모리(1200a, 1200b) 및/또는 스토리지 장치(1300a, 1300b)를 제어하기 위한 컨트롤러(1120)를 더 포함할 수 있다. 실시예에 따라서는, 메인 프로세서(1100)는 AI(artificial intelligence) 데이터 연산 등 고속 데이터 연산을 위한 전용 회로인 가속기(accelerator) 블록(1130)을 더 포함할 수 있다. 이와 같은 가속기 블록(1130)은 GPU(Graphics Processing Unit), NPU(Neural Processing Unit) 및/또는 DPU(Data Processing Unit) 등을 포함할 수 있으며, 메인 프로세서(1100)의 다른 구성 요소와는 물리적으로 독립된 별개의 칩(chip)으로 구현될 수도 있다.
메모리(1200a, 1200b)는 시스템(1000)의 주기억 장치로 사용될 수 있으며, SRAM 및/또는 DRAM 등의 휘발성 메모리를 포함할 수 있으나, 플래시 메모리, PRAM 및/또는 RRAM 등의 비휘발성 메모리를 포함할 수도 있다. 메모리(1200a, 1200b)는 메인 프로세서(1100)와 동일한 패키지 내에 구현되는 것도 가능하다.
스토리지 장치(1300a, 1300b)는 전원 공급 여부와 관계 없이 데이터를 저장하는 비휘발성 저장 장치로서 기능할 수 있으며, 메모리(1200a, 1200b)에 비해 상대적으로 큰 저장 용량을 가질 수 있다. 스토리지 장치(1300a, 1300b)는 스토리지 컨트롤러(1310a, 1310b)와, 스토리지 컨트롤러(1310a, 1310b)의 제어 하에 데이터를 저장하는 비휘발성(non-volatile memory, NVM) 스토리지(1320a, 1320b)를 포함할 수 있다. 비휘발성 스토리지(1320a, 1320b)는 2D(2-dimensional) 구조 혹은 3D(3-dimensional) 구조의 V-NAND 플래시 메모리를 포함할 수 있으나, PRAM 및/또는 RRAM 등의 다른 종류의 비휘발성 메모리를 포함할 수도 있다.
스토리지 장치(1300a, 1300b)는 메인 프로세서(1100)와는 물리적으로 분리된 상태로 시스템(1000)에 포함될 수도 있고, 메인 프로세서(1100)와 동일한 패키지 내에 구현될 수도 있다. 또한, 스토리지 장치(1300a, 1300b)는 메모리 카드(memory card)와 같은 형태를 가짐으로써, 후술할 연결 인터페이스(1480)와 같은 인터페이스를 통해 시스템(1000)의 다른 구성 요소들과 탈부착 가능하도록 결합될 수도 있다. 이와 같은 스토리지 장치(1300a, 1300b)는 UFS(universal flash storage)와 같은 표준 규약이 적용되는 장치일 수 있으나, 반드시 이에 한정되는 건 아니다.
촬영 장치(1410)는 정지 영상 또는 동영상을 촬영할 수 있으며, 카메라(camera), 캠코더(camcorder) 및/또는 웹캠(webcam) 등일 수 있다.
사용자 입력 장치(1420)는 시스템(1000)의 사용자로부터 입력된 다양한 유형의 데이터를 수신할 수 있으며, 터치 패드(touch pad), 키패드(keypad), 키보드(keyboard), 마우스(mouse) 및/또는 마이크(microphone) 등일 수 있다.
센서(1430)는 시스템(1000)의 외부로부터 획득될 수 있는 다양한 유형의 물리량을 감지하고, 감지된 물리량을 전기 신호로 변환할 수 있다. 이와 같은 센서(1430)는 온도 센서, 압력 센서, 조도 센서, 위치 센서, 가속도 센서, 바이오 센서(biosensor) 및/또는 자이로스코프(gyroscope) 등일 수 있다.
통신 장치(1440)는 다양한 통신 규약에 따라 시스템(1000) 외부의 다른 장치들과의 사이에서 신호의 송신 및 수신을 수행할 수 있다. 이와 같은 통신 장치(1440)는 안테나, 트랜시버(transceiver) 및/또는 모뎀(MODEM) 등을 포함하여 구현될 수 있다.
디스플레이(1450) 및 스피커(1460)는 시스템(1000)의 사용자에게 각각 시각적 정보와 청각적 정보를 출력하는 출력 장치로 기능할 수 있다.
전력 공급 장치(1470)는 시스템(1000)에 내장된 배터리(도시 안함) 및/또는외부 전원으로부터 공급되는 전력을 적절히 변환하여 시스템(1000)의 각 구성 요소들에게 공급할 수 있다.
연결 인터페이스(1480)는 시스템(1000)과, 시스템(1000)에 연결되어 시스템(1000과 데이터를 주고받을 수 있는 외부 장치 사이의 연결을 제공할 수 있다. 연결 인터페이스(1480)는 ATA(Advanced Technology Attachment), SATA(Serial ATA), e-SATA(external SATA), SCSI(Small Computer Small Interface), SAS(Serial Attached SCSI), PCI(Peripheral Component Interconnection), PCIe(PCI express), NVMe(NVM express), IEEE 1394, USB(universal serial bus), SD(secure digital) 카드, MMC(multi-media card), eMMC(embedded multi-media card), UFS(Universal Flash Storage), eUFS(embedded Universal Flash Storage), CF(compact flash) 카드 인터페이스 등과 같은 다양한 인터페이스 방식으로 구현될 수 있다.
도 14는 본 발명의 일 실시예에 따른 UFS 시스템(2000)에 대해 설명하기 위한 도면이다. UFS 시스템(2000)은 JEDEC(Joint Electron Device Engineering Council)에서 발표하는 UFS 표준(standard)을 따르는 시스템으로서, UFS 호스트(2100), UFS 장치(2200) 및 UFS 인터페이스(2300)를 포함할 수 있다. 전술한 도 13의 시스템(1000)에 대한 설명은, 도 14에 대한 이하의 설명과 상충되지 않는 범위 내에서 도 14의 UFS 시스템(2000)에도 적용될 수 있다.
도 14를 참조하면, UFS 호스트(2100)와 UFS 장치(2200)는 UFS 인터페이스(2300)를 통해 상호 연결될 수 있다. 도 13의 메인 프로세서(1100)가 애플리케이션 프로세서일 경우, UFS 호스트(2100)는 해당 애플리케이션 프로세서의 일부로서 구현될 수 있다. UFS 호스트 컨트롤러(2110) 및 호스트 메모리(2140)는 도 13의 메인 프로세서(1100)의 컨트롤러(1120) 및 메모리(1200a, 1200b)에 각각 대응될 수 있다. UFS 장치(2200)는 도 13의 스토리지 장치(1300a, 1300b)에 대응될 수 있으며, UFS 장치 컨트롤러(2210) 및 비휘발성 스토리지(2220)는 도 13의 스토리지 컨트롤러(1310a, 1310b) 및 비휘발성 스토리지(1320a, 1320b)에 각각 대응될 수 있다.
UFS 호스트(2100)는 UFS 호스트 컨트롤러(2110), 애플리케이션(2120), UFS 드라이버(2130), 호스트 메모리(2140) 및 UIC(UFS interconnect) 레이어(2150)를 포함할 수 있다. UFS 장치(2200)는 UFS 장치 컨트롤러(2210), 비휘발성 스토리지(2220), 스토리지 인터페이스(2230), 장치 메모리(2240), UIC 레이어(2250) 및 레귤레이터(2260)를 포함할 수 있다. 비휘발성 스토리지(2220)는 복수의 스토리지 유닛(2221)으로 구성될 수 있으며, 이와 같은 스토리지 유닛(2221)은 2D 구조 혹은 3D 구조의 V-NAND 플래시 메모리를 포함할 수 있으나, PRAM 및/또는 RRAM 등의 다른 종류의 비휘발성 메모리를 포함할 수도 있다. UFS 장치 컨트롤러(2210)와 비휘발성 스토리지(2220)는 스토리지 인터페이스(2230)를 통해 서로 연결될 수 있다. 스토리지 인터페이스(2230)는 토글(Toggle) 혹은 온파이(ONFI)와 같은 표준 규약을 준수하도록 구현될 수 있다.
애플리케이션(2120)은 UFS 장치(2200)의 기능을 이용하기 위해 UFS 장치(2200)와의 통신을 원하는 프로그램을 의미할 수 있다. 애플리케이션(2120)은 UFS 장치(2200)에 대한 입출력을 위해 입출력 요청(input-output request, IOR)을 UFS 드라이버(2130)로 전송할 수 있다. 입출력 요청(IOR)은 데이터의 독출(read) 요청, 저장(write) 요청 및/또는 소거(discard) 요청 등을 의미할 수 있으나, 반드시 이에 한정되는 것은 아니다.
UFS 드라이버(2130)는 UFS-HCI(host controller interface)를 통해 UFS 호스트 컨트롤러(2110)를 관리할 수 있다. UFS 드라이버(2130)는 애플리케이션(2120)에 의해 생성된 입출력 요청을 UFS 표준에 의해 정의된 UFS 명령으로 변환하고, 변환된 UFS 명령을 UFS 호스트 컨트롤러(2110)로 전달할 수 있다. 하나의 입출력 요청은 복수의 UFS 명령으로 변환될 수 있다. UFS 명령은 기본적으로 SCSI 표준에 의해 정의된 명령일 수 있지만, UFS 표준 전용 명령일 수도 있다.
UFS 호스트 컨트롤러(2110)는 UFS 드라이버(2130)에 의해 변환된 UFS 명령을 UIC 레이어(2150)와 UFS 인터페이스(2300)를 통해 UFS 장치(2200)의 UIC 레이어(2250)로 전송할 수 있다. 이 과정에서, UFS 호스트 컨트롤러(2110)의 UFS 호스트 레지스터(2111)는 명령 큐(command queue, CQ)로서의 역할을 수행할 수 있다.
UFS 호스트(2100) 측의 UIC 레이어(2150)는 MIPI M-PHY(2151)와 MIPI UniPro(2152)를 포함할 수 있으며, UFS 장치(2200) 측의 UIC 레이어(2250) 또한 MIPI M-PHY(2251)와 MIPI UniPro(2252)을 포함할 수 있다.
UFS 인터페이스(2300)는 기준 클락(REF_CLK)을 전송하는 라인, UFS 장치(2200)에 대한 하드웨어 리셋 신호(RESET_n)를 전송하는 라인, 차동 입력 신호 쌍(DIN_t와 DIN_c)을 전송하는 한 쌍의 라인 및 차동 출력 신호 쌍(DOUT_t와 DOUT_c)을 전송하는 한 쌍의 라인을 포함할 수 있다.
UFS 호스트(2100)로부터 UFS 장치(2200)로 제공되는 기준 클락(REF_CLK)의 주파수 값은 19.2MHz, 26MHz, 38.4MHz 및 52MHz의 네 개의 값 중 하나일 수 있으나, 반드시 이에 한정되지는 않는다. UFS 호스트(2100)는 동작 중에도, 즉 UFS 호스트(2100)와 UFS 장치(2200) 사이에서 데이터 송수신이 수행되는 중에도 기준 클락(REF_CLK)의 주파수 값을 변경할 수 있다. UFS 장치(2200)는 위상 동기 루프(phase-locked loop, PLL) 등을 이용하여, UFS 호스트(2100)로부터 제공받은 기준 클락(REF_CLK)으로부터 다양한 주파수의 클락을 생성할 수 있다. 또한, UFS 호스트(2100)는 기준 클락(REF_CLK)의 주파수 값을 통해 UFS 호스트(2100)와 UFS 장치(2200) 간의 데이터 레이트(data rate)의 값을 설정할 수도 있다. 즉, 상기 데이터 레이트의 값은 기준 클락(REF_CLK)의 주파수 값에 의존하여 결정될 수 있다.
UFS 인터페이스(2300)는 복수의 레인들(multiple lanes)을 지원할 수 있으며, 각 레인은 차동(differential) 쌍으로 구현될 수 있다. 예컨대, UFS 인터페이스는 하나 이상의 수신 레인(receive lane)과 하나 이상의 송신 레인(transmit lane)을 포함할 수 있다. 도 14에서, 차동 입력 신호 쌍(DIN_T와 DIN_C)을 전송하는 한 쌍의 라인은 수신 레인을, 차동 출력 신호 쌍(DOUT_T와 DOUT_C)을 전송하는 한 쌍의 라인은 송신 레인을 각각 구성할 수 있다. 도 14에서는 하나의 송신 레인과 하나의 수신 레인을 도시하였지만, 송신 레인과 수신 레인의 수는 변경될 수 있다.
수신 레인 및 송신 레인은 직렬 통신(serial communication) 방식으로 데이터를 전송할 수 있으며, 수신 레인과 송신 레인이 분리된 구조에 의해 UFS 호스트(2100)와 UFS 장치(2200) 간의 풀 듀플렉스(full-duplex) 방식의 통신이 가능하다. 즉, UFS 장치(2200)는 수신 레인을 통해 UFS 호스트(2100)로부터 데이터를 수신받는 동안에도, 송신 레인을 통해 UFS 호스트(2100)로 데이터를 송신할 수 있다. 또한, UFS 호스트(2100)로부터 UFS 장치(2200)로의 명령과 같은 제어 데이터와, UFS 호스트(2100)가 UFS 장치(2200)의 비휘발성 스토리지(2220)에 저장하고자 하거나 비휘발성 스토리지(2220)로부터 독출하고자 하는 사용자 데이터는 동일한 레인을 통해 전송될 수 있다. 이에 따라, UFS 호스트(2100)와 UFS 장치(2200) 간에는 한 쌍의 수신 레인과 한 쌍의 송신 레인 외에 데이터 전송을 위한 별도의 레인이 더 구비될 필요가 없다.
UFS 장치(2200)의 UFS 장치 컨트롤러(2210)는 UFS 장치(2200)의 동작을 전반적으로 제어할 수 있다. UFS 장치 컨트롤러(2210)는 논리적인 데이터 저장 단위인 LU(logical unit, 2211)를 통해 비휘발성 스토리지(2220)를 관리할 수 있다. LU(2211)의 개수는 8개일 수 있으나, 이에 한정되는 것은 아니다. UFS 장치 컨트롤러(2210)는 플래시 변환 계층(flash translation layer, FTL)을 포함할 수 있으며, FTL의 어드레스 매핑(address mapping) 정보를 이용하여 UFS 호스트(2100)로부터 전달된 논리적인 데이터 주소, 예컨대 LBA(logical block address)를 물리적인 데이터 주소로, 예컨대 PBA(physical block address)로 변환할 수 있다. UFS 시스템(2000)에서 사용자 데이터(user data)의 저장을 위한 논리 블록(logical block)은 소정 범위의 크기를 가질 수 있다. 예컨대, 논리 블록의 최소 크기는 4Kbyte로 설정될 수 있다.
UFS 호스트(2100)로부터의 명령이 UIC 레이어(2250)를 통해 UFS 장치(2200)로 입력되면, UFS 장치 컨트롤러(2210)는 입력된 명령에 따른 동작을 수행하고, 상기 동작이 완료되면 완료 응답을 UFS 호스트(2100)로 전송할 수 있다.
일례로서, UFS 호스트(2100)가 UFS 장치(2200)에 사용자 데이터를 저장하고자 할 경우, UFS 호스트(2100)는 데이터 저장 명령을 UFS 장치(2200)로 전송할 수 있다. 사용자 데이터를 전송받을 준비가 되었다(ready-to-transfer)는 응답을 UFS 장치(2200)로부터 수신하면, UFS 호스트(2100)는 사용자 데이터를 UFS 장치(2200)로 전송할 수 있다. UFS 장치 컨트롤러(2210)는 전송받은 사용자 데이터를 장치 메모리(2240) 내에 임시로 저장하고, FTL의 어드레스 매핑 정보에 기초하여 장치 메모리(2240)에 임시로 저장된 사용자 데이터를 비휘발성 스토리지(2220)의 선택된 위치에 저장할 수 있다.
또 다른 예로서, UFS 호스트(2100)가 UFS 장치(2200)에 저장된 사용자 데이터를 독출하고자 할 경우, UFS 호스트(2100)는 데이터 독출 명령을 UFS 장치(2200)로 전송할 수 있다. 명령을 수신한 UFS 장치 컨트롤러(2210)는 상기 데이터 독출 명령에 기초하여 비휘발성 스토리지(2220)로부터 사용자 데이터를 독출하고, 독출된 사용자 데이터를 장치 메모리(2240) 내에 임시로 저장할 수 있다. 이러한 독출 과정에서, UFS 장치 컨트롤러(2210)는 내장된 ECC(error correction code) 회로(미도시)를 이용하여, 독출된 사용자 데이터의 에러를 검출하고 정정할 수 있다. 그리고, UFS 장치 컨트롤러(2210)는 장치 메모리(2240) 내에 임시로 저장된 사용자 데이터를 UFS 호스트(2100)로 전송할 수 있다. 아울러, UFS 장치 컨트롤러(2210)는 AES(advanced encryption standard) 회로(미도시)를 더 포함할 수 있으며, AES 회로는 UFS 장치 컨트롤러(2210)로 입력되는 데이터를 대칭 키 알고리즘(symmetric-key algorithm)을 이용하여 암호화(encryption)하거나 복호화(decryption)할 수 있다.
UFS 호스트(2100)는 명령 큐로 기능할 수 있는 UFS 호스트 레지스터(2111)에 UFS 장치(2200)로 송신될 명령들을 순서에 따라 저장하고, 상기 순서대로 UFS 장치(2200)에 명령을 송신할 수 있다. 이 때, UFS 호스트(2100)는 이전에 송신된 명령이 아직 UFS 장치(2200)에 의해 처리 중인 경우에도, 즉 이전에 송신된 명령이 UFS 장치(2200)에 의해 처리가 완료되었다는 통지를 받기 전에도 명령 큐에 대기 중인 다음 명령을 UFS 장치(2200)로 송신할 수 있으며, 이에 따라 UFS 장치(2200) 역시 이전에 송신된 명령을 처리하는 중에도 다음 명령을 UFS 호스트(2100)로부터 수신할 수 있다. 이와 같은 명령 큐에 저장될 수 있는 명령의 최대 개수(queue depth)는 예컨대 32개일 수 있다. 또한, 명령 큐는 헤드 포인터(head point)와 테일 포인터(tail pointer)를 통해 큐에 저장된 명령 열의 시작과 끝을 각각 나타내는 원형 큐(circular queue) 타입으로 구현될 수 있다.
복수의 스토리지 유닛(2221) 각각은 메모리 셀 어레이와 상기 메모리 셀 어레이의 작동을 제어하는 제어 회로를 포함할 수 있다. 상기 메모리 셀 어레이는 2차원 메모리 셀 어레이 또는 3차원 메모리 셀 어레이를 포함할 수 있다. 메모리 셀 어레이는 복수의 메모리 셀을 포함하며, 각각의 메모리 셀은 1비트의 정보를 저장하는 셀(single level cell, SLC)일 수도 있지만, MLC(multi level cell), TLC(triple level cell), QLC(quadruple level cell)와 같이 2비트 이상의 정보를 저장하는 셀일 수도 있다. 3차원 메모리 셀 어레이는 적어도 하나의 메모리 셀이 다른 메모리 셀의 위에 위치하도록 수직으로 배향되는(vertically oriented) 수직 NAND 스트링을 포함할 수 있다.
UFS 장치(2200)에는 전원 전압으로서 VCC, VCCQ1, VCCQ2 등이 입력될 수 있다. VCC는 UFS 장치(2200)를 위한 주 전원 전압으로서, 2.4~3.6V의 값을 가질 수 있다. VCCQ는 낮은 범위의 전압을 공급하기 위한 전원 전압으로서, 주로 UFS 장치 컨트롤러(2210)를 위한 것이며. 1.14~1.26V의 값을 가질 수 있다. VCCQ2는 VCC보다는 낮지만 VCCQ보다는 높은 범위의 전압을 공급하기 위한 전원 전압으로서, 주로 MIPI M-PHY(2251)와 같은 입출력 인터페이스를 위한 것이며, 1.7~1.95V의 값을 가질 수 있다. 상기 전원 전압들은 레귤레이터(2260)를 거쳐 UFS 장치(2200)의 각 구성 요소들을 위해 공급될 수 있다. 레귤레이터(2260)는 전술한 전원 전압들 중 서로 다른 것에 각각 연결되는 단위 레귤레이터의 집합으로 구현될 수 있다.
도 15는 본 발명의 일 실시예에 따른 비휘발성 스토리지를 나타내는 블록도이다.
도 15를 참조하면, 비휘발성 스토리지(2220a)는 메모리 장치(2224) 및 메모리 컨트롤러(2222)를 포함할 수 있다. 비휘발성 스토리지(2220a)은 복수의 채널들(CH1~CHm)을 지원할 수 있고, 메모리 장치(2224)와 메모리 컨트롤러(2222)는 복수의 채널들(CH1~CHm)을 통해 연결될 수 있다. 예를 들어, 비휘발성 스토리지(2220a)은 SSD(Solid State Drive)와 같은 스토리지 장치로 구현될 수 있다. 비휘발성 스토리지(2220a)는 도 1 내지 도 10을 참조하여 설명된 스토리지 장치(100)에 대응할 수 있다.
메모리 장치(2224)는 복수의 불휘발성 메모리 장치들(NVM11~NVMmn)을 포함할 수 있다. 불휘발성 메모리 장치들(NVM11~NVMmn) 각각은 대응하는 웨이(way)를 통해 복수의 채널들(CH1~CHm) 중 하나에 연결될 수 있다. 예를 들어, 불휘발성 메모리 장치들(NVM11~NVM1n)은 웨이들(W11~W1n)을 통해 제1 채널(CH1)에 연결되고, 불휘발성 메모리 장치들(NVM21~NVM2n)은 웨이들(W21~W2n)을 통해 제2 채널(CH2)에 연결될 수 있다. 예시적인 실시 예에서, 불휘발성 메모리 장치들(NVM11~NVMmn) 각각은 메모리 컨트롤러(2222)로부터의 개별적인 명령에 따라 동작할 수 있는 임의의 메모리 단위로 구현될 수 있다. 예를 들어, 불휘발성 메모리 장치들(NVM11~NVMmn) 각각은 칩(chip) 또는 다이(die)로 구현될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
메모리 컨트롤러(2222)는 복수의 채널들(CH1~CHm)을 통해 메모리 장치(2224)와 신호들을 송수신할 수 있다. 예를 들어, 메모리 컨트롤러(2222)는 채널들(CH1~CHm)을 통해 메모리 장치(2224)로 커맨드들(CMDa~CMDm), 어드레스들(ADDRa~ADDRm), 및 데이터(DATAa~DATAm)를 메모리 장치(2224)로 전송하거나, 메모리 장치(2224)로부터 데이터(DATAa~DATAm)를 수신할 수 있다.
메모리 컨트롤러(2222)는 각각의 채널을 통해 해당 채널에 연결된 불휘발성 메모리 장치들 중 하나를 선택하고, 선택된 불휘발성 메모리 장치와 신호들을 송수신할 수 있다. 예를 들어, 메모리 컨트롤러(2222)는 제1 채널(CH1)에 연결된 불휘발성 메모리 장치들(NVM11~NVM1n) 중 불휘발성 메모리 장치(NVM11)를 선택할 수 있다. 메모리 컨트롤러(2222)는 선택된 불휘발성 메모리 장치(NVM11)로 제1 채널(CH1)을 통해 커맨드(CMDa), 어드레스(ADDRa), 및 데이터(DATAa)를 전송하거나, 선택된 불휘발성 메모리 장치(NVM11)로부터 데이터(DATAa)를 수신할 수 있다.
메모리 컨트롤러(2222)는 서로 다른 채널들을 통해 메모리 장치(2224)와 신호들을 병렬적으로 송수신할 수 있다. 예를 들어, 메모리 컨트롤러(2222)는 제1 채널(CH1)을 통해 메모리 장치(2224)로 커맨드(CMDa)를 전송하는 동안 제2 채널(CH2)을 통해 메모리 장치(2224)로 커맨드(CMDb)를 전송할 수 있다. 예를 들어, 메모리 컨트롤러(2222)는 제1 채널(CH1)을 통해 메모리 장치(2224)로부터 데이터(DATAa)를 수신하는 동안 제2 채널(CH2)을 통해 메모리 장치(2224)로부터 데이터(DATAb)를 수신할 수 있다.
메모리 컨트롤러(2222)는 메모리 장치(2224)의 전반적인 동작을 제어할 수 있다. 메모리 컨트롤러(2222)는 채널들(CH1~CHm)로 신호를 전송하여 채널들(CH1~CHm)에 연결된 불휘발성 메모리 장치들(NVM11~NVMmn) 각각을 제어할 수 있다. 예를 들어, 메모리 컨트롤러(2222)는 제1 채널(CH1)로 커맨드(CMDa) 및 어드레스(ADDRa)를 전송하여 불휘발성 메모리 장치들(NVM11~NVM1n) 중 선택된 하나를 제어할 수 있다.
불휘발성 메모리 장치들(NVM11~NVMmn) 각각은 메모리 컨트롤러(2222)의 제어에 따라 동작할 수 있다. 예를 들어, 불휘발성 메모리 장치(NVM11)는 제1 채널(CH1)로 제공되는 커맨드(CMDa), 어드레스(ADDRa), 및 데이터(DATAa)에 따라 데이터(DATAa)를 프로그램할 수 있다. 예를 들어, 불휘발성 메모리 장치(NVM21)는 제2 채널(CH2)로 제공되는 커맨드(CMDb) 및 어드레스(ADDRb)에 따라 데이터(DATAb)를 독출하고, 독출된 데이터(DATAb)를 메모리 컨트롤러(2222)로 전송할 수 있다.
도 15에는 메모리 장치(2224)가 m개의 채널을 통해 메모리 컨트롤러(2222)와 통신하고, 메모리 장치(2224)가 각각의 채널에 대응하여 n개의 불휘발성 메모리 장치를 포함하는 것으로 도시되나, 채널들의 개수와 하나의 채널에 연결된 불휘발성 메모리 장치의 개수는 다양하게 변경될 수 있다.
메모리 컨트롤러(2222)는 도 1에서 설명된 클록 제어 회로(124)를 포함할 수 있다. 클록 제어 회로(124)는 메모리 콘트롤러(2222)의 타이밍을 조정하기 위해 클록 신호(CLK)를 생성하고, 클록 신호(CLK)에 기초하여 메모리 장치(2224)로 제공되는 토글링 신호들(예, 읽기 인에이블 신호(nRE), 데이터 스트로브 신호(DQS))을 제어할 수 있다.
도 16a 및 도 16b는 본 발명의 실시예들에 따른 스토리지 장치의 동작 방법을 설명하는 타이밍 다이어그램들이다. 도 16a 및 도 16b는 도 15의 제1 채널(CH1)에 연결된 불휘발성 메모리 장치들(NVM11~NVM1n)의 동작(1602, 1604, 1606, 1608, 1610) 구간과 연관되는 클록 신호CLK), 데이터 신호(DQ) 및 레디/비지 출력 신호(R/nB)를 보여준다.
도 15 및 도 16a을 참조하면, 1602 기입 동작 구간에서, NVM11 불휘발성 메모리 장치로 기입 동작을 위한 기입 데이터(DIN)가 데이터 신호(DQ) 라인을 통해 수신될 수 있다. 이 때, 메모리 콘트롤러(2222)는 고주파수로 스위칭된 클록 신호(CLK)에 기초하여 생성되는 데이터 스트로브 신호(DQS)에 동기시켜 기입 데이터(DIN)를 NVM11 불휘발성 메모리 장치로 전송할 수 있다.
NVM11 불휘발성 메모리 장치는, 기입 데이터(DIN)를 메모리 셀들에 기입하는 프로그램 동작을 수행하는 구간(tPROG) 동안, 비지 상태(예를 들어, 로우 레벨)를 나타내는 레디/비지 출력 신호(R/nB)를 메모리 콘트롤러(2222)로 전송할 수 있다. 비지 상태의 레디/비지 출력 신호(R/nB)가 출력되는 1604 비지 구간에서, 메모리 콘트롤러(2222)는 저주파수 클록 신호(CLK)로 스위칭될 수 있다.
1606 읽기 동작 구간에서, NVM12 불휘발성 메모리 장치는 데이터 신호(DQ) 라인을 통해 출력 데이터(DOUT)로서 메모리 콘트롤러(2222)로 전송할 수 있다. 이 때, 메모리 콘트롤러(2222)는 최고 고주파수로 스위칭된 클록 신호(CLK)에 기초하여 토글하는 읽기 인에이블 신호를 NVM12 불휘발성 메모리 장치로 전송할 수 있다. NVM12 불휘발성 메모리 장치는 최고 고주파수로 토글하는 읽기 인에이블 신호에 따라서 데이터 스트로브 신호를 생성하고, 데이터 스트로브 신호에 동기시켜 출력 데이터(DOUT)를 메모리 콘트롤러(2222)로 전송할 수 있다. NVM12 불휘발성 메모리 장치는 출력 데이터(DOUT)를 전송하기 이전에, 페이지 독출 동작을 포함하는 읽기 동작을 수행하는 구간(tR) 동안 비지 상태의 레디/비지 출력 신호(R/nB)를 출력할 수 있다.
1608 기입 동작 구간에서, NVM1n 불휘발성 메모리 장치로 기입 동작을 위한 기입 데이터(DIN)가 데이터 신호(DQ) 라인을 통해 수신될 수 있다. 이 때, 메모리 콘트롤러(2222)는 고주파수로 스위칭된 클록 신호(CLK)에 기초하여 생성되는 데이터 스트로브 신호(DQS)에 동기시켜 기입 데이터(DIN)를 NVM1n 불휘발성 메모리 장치로 전송할 수 있다.
NVM1n 불휘발성 메모리 장치는, 기입 데이터(DIN)를 메모리 셀들에 기입하는 프로그램 동작을 수행하는 구간(tPROG) 동안, 비지 상태를 나타내는 레디/비지 출력 신호(R/nB)를 메모리 콘트롤러(2222)로 전송할 수 있다. 비지 상태의 레디/비지 출력 신호(R/nB)가 출력되는 1610 비지 구간에서, 메모리 콘트롤러(2222)는 저주파수 클록 신호(CLK)로 스위칭될 수 있다.
도 16b를 참조하면, 도 16a와 비교하여 1604a 및 1610a 비지 구간들에서, 메모리 콘트롤러(2222)는 클록 신호(CLK)가 토글하지 않도록 제어할 수 있다.
본 발명의 스토리지 장치에 따르면, 메모리 콘트롤러에서 메모리 장치의 하나의 동작에 대한 저전력 동작 상태와 고전력 동작 상태를 판단하여, 저전력 동작 모드 동안 저주파수 클록으로 스위칭하여 메모리 장치를 제어하고 고전력 동작 모드 동안 고주파수 클록으로 스위칭하여 메모리 장치를 제어한다. 이에 따라, 스토리지 장치의 저전력 소모가 가능하다.
본 발명은 도면에 도시된 제한된 수의 실시예들과 관련하여 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변경들 및 변형들, 그리고 균등한 다른 실시예들이 가능하다는 점을 인식할 것이다. 따라서, 첨부된 청구항들은 본 발명의 진정한 사상 및 범위 내에 속하는 바와 같은 모든 그러한 변경들 및 변형들을 커버하는 것을 의도한다.

Claims (20)

  1. 장치에 있어서,
    복수의 신호 핀들, 상기 복수의 신호 핀들 각각은 신호 라인을 통하여 외부 장치와 연결되고, 상기 복수의 신호 핀들 중 일부를 이용하여 상기 외부 장치에 대한 하나의 동작을 지시하고, 상기 하나의 동작은 제1 동작 모드와 제2 동작 모드로 수행되고; 및
    상기 외부 장치의 상기 하나의 동작에 대한 상기 제1 동작 모드 및 상기 제2 동작 모드와 관련되는 클록 신호를 생성하도록 구성되는 클록 제어 회로를 포함하고,
    상기 클록 제어 회로는 상기 하나의 동작에 대한 상기 제1 동작 모드 동안 상기 클록 신호의 주파수를 제1 주파수로 스위칭하고, 상기 상태 신호의 표명 해제에 의한 상기 제2 동작 모드 동안 상기 클록 신호의 주파수를 상기 제1 주파수와 다른 제2 주파수로 스위칭하는 장치.
  2. 제1항에 있어서,
    상기 제1 동작 모드는 상기 제1 주파수 클록 신호와 연관된 저전력 동작 모드이고, 상기 제2 동작 모드는 상기 제2 주파수 클록 신호와 연관된 고전력 동작 모드인 장치.
  3. 제1항에 있어서,
    상기 제1 주파수 클록 신호는 저주파수 클록 신호이고, 상기 제2 주파수 클록 신호는 고주파수 클록 신호인 장치.
  4. 제1항에 있어서,
    상기 외부 장치는 불휘발성 메모리 장치를 포함하고,
    상기 장치가 상기 불휘발성 메모리 장치의 읽기 동작을 지시하고, 상기 불휘발성 메모리 장치가 메모리 셀에 저장된 데이터를 독출하는 동안 상기 저주파수 클록 신호를 생성하고, 상기 불휘발성 메모리 장치가 독출된 데이터를 상기 장치로 전송하는 동안 상기 고주파수 클록 신호를 생성하는 장치.
  5. 제4항에 있어서,
    상기 불휘발성 메모리 장치가 상기 메모리 셀에 저장된 상기 데이터를 독출하는 동안 상기 저주파수 클록 신호를 생성하지 않는 장치.
  6. 제1항에 있어서,
    상기 외부 장치는 불휘발성 메모리 장치를 포함하고,
    상기 장치가 상기 불휘발성 메모리 장치의 기입 동작을 지시하고,
    상기 장치가 상기 메모리 장치로 기입 데이터를 전송하는 동안 상기 고주파수 클록 신호를 생성하고, 상기 기입 데이터가 상기 불휘발성 메모리 장치의 메모리 셀들에 프로그램되는 동안 상기 저주파수 클록 신호를 생성하는 장치.
  7. 제6항에 있어서,
    상기 기입 데이터가 상기 불휘발성 메모리 장치의 상기 메모리 셀들에 프로그램되는 동안 상기 저주파수 클록 신호를 생성하지 않는 장치.
  8. 제1항에 있어서,
    상기 외부 장치는 불휘발성 메모리 장치를 포함하고,
    상기 클록 신호의 상기 제2 주파수는, 상기 불휘발성 메모리 장치가 메모리 셀들에 데이터를 프로그램하는 기입 동작을 수행할 때보다 상기 메모리 셀에 저장된 데이터를 독출하는 읽기 동작을 수행할 때 상대적으로 높게 설정되는 장치.
  9. 제1항에 있어서,
    상기 장치는 상기 복수의 신호 핀들 중에서 상기 외부 장치의 상태 신호를 수신하는 신호 핀을 통하여 상기 외부 장치가 수행 중인 상기 하나의 동작에서 상기 제1 동작 모드 동안 비지 상태를 표명하는 상기 상태 신호를 수신하고,
    상기 클록 제어 회로는 상기 비지 상태의 상기 상태 신호에 기초하여 상대적으로 낮은 주파수로 설정되는 상기 제1 주파수 클록 신호를 생성하는 장치.
  10. 제9항에 있어서,
    상기 장치는 상기 외부 장치가 수행하는 상기 하나의 동작에서 상기 제2 동작 모드 동안 레디 상태로 표명 해제하는 상기 상태 신호를 수신하고,
    상기 클록 제어 회로는 상기 레디 상태의 상기 상태 신호에 기초하여 상대적으로 높은 주파수로 설정되는 상기 제2 주파수 클록 신호를 생성하는 장치.
  11. 메모리 장치를 제어하는 메모리 콘트롤러에 있어서,
    복수의 신호 핀들, 상기 복수의 신호 핀들 각각은 신호를 실어나르는 신호 라인과 연결되고; 및
    상기 복수의 신호 핀들 중 상기 메모리 장치의 동작 상태를 나타내는 신호 핀을 통하여 상태 신호를 수신하고, 상기 상태 신호에 기초하여 클록 신호를 생성하도록 구성되는 클록 제어 회로를 포함하고,
    상기 클록 제어 회로는 상기 메모리 장치가 비지 상태임을 나타내는 상기 상태 신호에 기초하여 상대적으로 낮은 저주파수로 설정되는 상기 클록 신호를 생성하고, 상기 메모리 장치가 레디 상태임을 나타내는 상기 상태 신호에 기초하여 상대적으로 높은 고주파수로 설정되는 상기 클록 신호를 생성하는 메모리 콘트롤러.
  12. 제11항에 있어서,
    상기 메모리 콘트롤러가 상기 메모리 장치의 읽기 동작을 제어할 때, 상기 클록 제어 회로는 상기 메모리 장치가 메모리 셀에 저장된 데이터를 독출하는 동안 상기 저주파수 클록 신호를 생성하고, 독출된 데이터를 상기 메모리 콘트롤러로 전송하는 동안 상기 고주파수 클록 신호를 생성하는 메모리 콘트롤러.
  13. 제12항에 있어서,
    상기 메모리 장치가 상기 메모리 셀에 저장된 상기 데이터를 독출하는 동안 상기 저주파수 클록 신호를 생성하지 않는 메모리 콘트롤러.
  14. 제11항에 있어서,
    상기 메모리 콘트롤러가 상기 메모리 장치의 기입 동작을 제어할 때, 상기 클록 제어 회로는 상기 메모리 장치로 기입 데이터를 전송하는 동안 상기 고주파수 클록 신호를 생성하고, 상기 기입 데이터가 상기 메모리 장치의 메모리 셀들에 프로그램되는 동안 상기 저주파수 클록 신호를 생성하는 메모리 콘트롤러.
  15. 제14항에 있어서,
    상기 기입 데이터가 상기 메모리 장치의 상기 메모리 셀들에 프로그램되는 동안 상기 저주파수 클록 신호를 생성하지 않는 메모리 콘트롤러.
  16. 제11항에 있어서,
    상기 상태 신호는 상기 메모리 장치의 레디/비지 출력 신호와 연관되는 메모리 콘트롤러.
  17. 메모리 장치에 있어서,
    복수의 신호 핀들, 상기 복수의 신호 핀들 각각은 신호를 실어나르는 신호 라인과 연결되고; 및
    복수의 신호 핀들 중 제1 신호 핀들을 통해 수신되는 제1 커맨드에 응답하여 상기 제1 커맨드와 관련되는 제1 동작을 제어하도록 구성되는 제어 논리 회로를 포함하고,
    상기 메모리 장치는 상기 제1 동작을 수행하는 동안, 상기 복수의 신호 핀들 중 제2 신호 핀을 통하여 상기 메모리 장치의 동작 상태를 나타내는 상태 신호를 전송하고, 상기 복수의 신호 핀들 중 제3 신호 핀을 통하여 상기 상태 신호와 관련되는 변경된 주파수로 토글하는 클록 신호를 송수신하는 메모리 장치.
  18. 제17항에 있어서,
    상기 제1 커맨드가 읽기 커맨드일 때 수행되는 상기 제1 동작에서, 상기 메모리 장치가 메모리 셀들에 저장된 데이터를 독출하는 동안 저주파수로 토글하는 상기 클록 신호를 수신하고, 상기 독출된 데이터를 상기 복수의 신호 핀들 중 제4 신호 핀들을 통해 전송되는 동안 고주파수로 토글하는 상기 클록 신호를 전송하는 메모리 장치.
  19. 제17항에 있어서
    상기 상태 신호는 레디/비지 출력 신호와 연관되는 메모리 장치.
  20. 제17항에 있어서
    상기 클록 신호는 데이터 스트로브 신호와 연관되는 메모리 장치.
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