TW201830262A - 電子裝置及其操作方法 - Google Patents

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Abstract

本文提供了一種半導體記憶體裝置。該半導體記憶體裝置可包括記憶體單元，所述記憶體單元被配置為儲存寫入數據。該半導體記憶體裝置可包括介面晶片，所述介面晶片被配置為接收第一定時信號和第二定時信號，並且被配置為從所述第一定時信號檢測鎖定延遲，並且從透過使用所檢測到的鎖定延遲將所述第一定時信號延遲至少兩個週期而產生的所述第二定時信號來產生第三定時信號。

Description

電子裝置及其操作方法
本發明的各種實施方式整體可關於電子裝置，更具體地，關於一種儲存裝置以及操作該儲存裝置的方法。
通常，儲存裝置是在諸如電腦、智慧型手機或智慧板這樣的主機裝置的控制下儲存數據的裝置。儲存裝置的示例包括將數據儲存在磁碟中的諸如硬碟（HDD）這樣的裝置，以及將數據儲存在半導體記憶體（具體地，非揮發性記憶體）中的諸如固態硬碟（SSD）或記憶卡這樣的裝置。
非揮發性記憶體的代表性示例包括唯讀記憶體（ROM）、可編程ROM（PROM）、電可編程ROM（EPROM）、電可擦除可編程ROM（EEPROM）、快閃記憶體、相變隨機存取記憶體（PRAM）、磁性RAM（MRAM）、電阻式RAM（RRAM）、鐵電式RAM（FRAM）等。
經過半導體製造技術的發展，這種儲存裝置的容量和速度不斷增加。儲存裝置的容量的增加不僅透過半導體記憶體晶片的高集成度而且透過將多個半導體記憶體晶片交疊來實現。儲存裝置的速度的增加可透過使用雙數據速率（DDR）方法代替單數據速率（SDR）方法來實現。
然而，儲存裝置的容量和速度的增加會降低儲存裝置的可靠性。例如，隨著交疊的半導體晶片的數目的增加，由半導體晶片產生的電阻分量增加。如果電阻分量增加，則與半導體晶片通信的通道的切換速度降低。通道的切換速度的降低可能會增加歪斜（skew）。具體地，儲存裝置的速度越高，由於歪斜增加導致儲存裝置的可靠性越低。因此，隨著儲存裝置的容量和速度的增加，需要實現具有提高的可靠性的儲存裝置的方法。
相關申請案的交叉引用： 本申請案請求於2017年2月14日在韓國智慧財產局提交的韓國專利案申請No. 10-2017-0020029的優先權，該韓國專利申請案的全部公開內容透過引用併入本文。
本發明的一個實施方式可提供一種儲存裝置。該儲存裝置可包括半導體記憶體裝置。該儲存裝置可包括記憶體控制器，所述記憶體控制器被配置為控制所述半導體記憶體裝置，並且在寫入操作期間將寫入數據和第一定時信號發送至所述半導體記憶體裝置。所述半導體記憶體裝置可包括記憶體單元，所述記憶體單元被配置為儲存所述寫入數據。所述半導體記憶體裝置可包括介面晶片，所述介面晶片被配置為從所述第一定時信號檢測鎖定延遲，並且從透過使用所檢測到的鎖定延遲將所述第一定時信號延遲至少兩個週期而產生的第二定時信號來產生第三定時信號。
本發明的一個實施方式可提供一種半導體記憶體裝置。該半導體記憶體裝置可包括記憶體單元，所述記憶體單元被配置為儲存寫入數據。該半導體記憶體裝置可包括介面晶片，所述介面晶片被配置為接收第一定時信號和第二定時信號，並且被配置為從所述第一定時信號檢測鎖定延遲，並且從透過使用所檢測到的鎖定延遲將所述第一定時信號延遲至少兩個週期而產生的所述第二定時信號來產生第三定時信號。
在本說明書或本申請案中引入的本發明的實施方式中的具體結構或功能描述僅用於描述本發明的實施方式。這些描述不應該被解釋為受本說明書或本申請中描述的實施方式的限制。
本發明可按照許多不同的形式來實施，並且不應該被解釋為僅受本文所闡述的實施方式的限制，而應該被解釋為覆蓋落入本發明的思想和技術範圍內的修改、等同或替代。
可使用諸如「第一」和「第二」這樣的術語來描述各種組件，但是它們不應該限制各種組件。使用這些術語僅出於將一個組件與其它組件區分開來的目的。例如，在不脫離本發明的精神和範圍的情況下，可將第一組件稱為第二組件，並且可將第二組件稱為第一組件等。
還應注意，在本說明書中，「連接/耦接」是指一個組件不僅直接耦接另一組件，而且還透過中間組件間接耦接另一組件。另一方面，「直接連接/直接耦接」是指一個組件直接耦接另一組件而沒有中間組件。將理解的是，當一個元件被稱為「在」兩個元件「之間」時，該元件可以是這兩個元件之間的唯一元件，或者也可存在一個或更多個中間元件。
本文所使用的術語僅用於描述特定實施方式的目的，而不意圖限制。在本發明中，除非上下文另外明確指出，否則單數形式也意圖包括複數形式。還將理解的是，當在本說明書中使用術語「包括」、「包含」、「具有」等時，說明存在所述特徵、整數、步驟、操作、元件、組件和/或它們的組合，但是不排除存在或附加一個或更多個其它特徵、整數、步驟、操作、元件、組件和/或它們的組合。
除非另外定義，否則本文所使用的所有術語（包括技術術語和科學術語）具有與本發明所屬技術領域的普通技術人員中的一個通常理解的含義相同的含義。還將理解的是，除非本文明確定義，否則本文所使用的術語應該被解釋為具有與它們在本說明書和相關領域的上下文中的含義一致的含義，而不是理想地或過於形式化地解釋它們的含義。
此外，信號的邏輯位準可與所描述的位準不同或者相反。例如，被描述為具有邏輯「高」位準的信號可另選地具有邏輯「低」位準，而被描述為具有邏輯「低」位準的信號可另選地具有邏輯「高」位準。
將省略對於本領域技術人員所熟知的功能和結構的詳細描述，以避免使本發明的主題模糊。這旨在省略不必要的描述，以使本發明的主題變得清楚。
下面將參照附圖來描述本發明的各種實施方式，在附圖中例示了本發明的較佳實施方式，使得本領域普通技術人員可容易地執行本發明的技術構思。
本發明的各種實施方式可針對一種具有改進的可靠性的儲存裝置以及操作該儲存裝置的方法。
圖1是例示根據本發明的實施方式的儲存裝置100的方塊圖。
參照圖1，儲存裝置100可包括半導體記憶體裝置110、記憶體控制器120和RAM 130。
半導體記憶體裝置110可在記憶體控制器120的控制下執行寫入、讀取或擦除操作。半導體記憶體裝置110可與記憶體控制器120交換第一數據DATA1。例如，半導體記憶體裝置110可從記憶體控制器120接收寫入數據並寫入所述寫入數據。半導體記憶體裝置110可執行讀取操作並將讀取數據輸出到記憶體控制器120。
半導體記憶體裝置110可從記憶體控制器120接收第一命令CMD1和第一位址ADDR1。在一個實施方式中，半導體記憶體裝置110可與記憶體控制器120交換控制信號CTRL。例如，半導體記憶體裝置110可從記憶體控制器120接收以下信號中的至少一個：用於選擇半導體記憶體裝置110中包括的記憶體單元111的晶片選擇信號/CE、指示從記憶體控制器120接收的信號是第一命令CMD1的命令鎖存致能信號CLE、指示從記憶體控制器120接收的信號是第一位址ADDR1的位址鎖存致能信號ALE、由記憶體控制器120在讀取操作期間產生並且被週期性地切換並用於調整時機的讀取致能信號/RE、當接收到第一命令CMD1或第一位址ADDR1時由記憶體控制器120致能的寫入致能信號/WE、由記憶體控制器120致能以防止在電力改變時非預期的寫入或擦除操作的寫入保護信號/WP以及由記憶體控制器120在寫入操作期間產生並且被週期性地切換並用於與第一數據DATA1的輸入同步的數據選通信號DQS。
在一個實施方式中，半導體記憶體裝置110可向記憶體控制器120輸出以下信號中的至少一個：指示半導體記憶體裝置110是否正在執行寫入、擦除和讀取操作中的任意一個的準備/繁忙信號R/nB、以及由半導體記憶體裝置110從記憶體控制器120接收到的讀取致能信號/RE產生並被週期性地切換並用於與第一數據DATA1的輸出同步的數據選通信號DQS。
半導體記憶體裝置110可包括記憶體單元111和介面晶片113。記憶體單元111可透過介面晶片113與記憶體控制器120通信。介面晶片113可調解（mediate）記憶體單元111與記憶體控制器120之間的通信。介面晶片113可對記憶體控制器120與記憶體單元111之間要交換的數據執行重新定時操作。重新定時操作可包括儲存和輸出要發送的數據的緩衝操作。如果儲存和輸出要發送的數據，則可重新設置要發送的數據的時機，從而可減少歪斜。換句話說，介面晶片113可將要在記憶體單元111與記憶體控制器120之間交換的數據重新設置，從而提高儲存裝置100的可靠性。
半導體記憶體裝置110可包括非揮發性記憶體。例如，半導體記憶體裝置110可包括快閃記憶體。然而，半導體記憶體裝置110不限於包括快閃記憶體。半導體記憶體裝置110可包括諸如相變RAM（PRAM）、磁性RAM（MRAM）、電阻式RAM（RRAM）和鐵電式RAM（FeRAM）這樣的各種非揮發性記憶體中的至少一個。
記憶體控制器120可控制半導體記憶體裝置110。例如，記憶體控制器120可控制半導體記憶體裝置110，從而執行寫入、讀取或擦除操作。記憶體控制器120可與半導體記憶體裝置110交換第一數據DATA1和控制信號CTRL，並將第一命令CMD1和第一位址ADDR1輸出到半導體記憶體裝置110。
記憶體控制器120可在外部主機裝置（未示出）的控制下控制半導體記憶體裝置110。記憶體控制器120可與主機裝置交換第二數據DATA2，並從主機裝置接收第二命令CMD2和第二位址ADDR2。
在一個實施方式中，記憶體控制器120可在第一基礎上與半導體記憶體裝置110交換第一數據DATA1，並且在與第一基礎不同的第二基礎上與主機裝置交換第二數據DATA2。
在一個實施方式中，記憶體控制器120可根據第一格式與半導體記憶體裝置110交換第一數據DATA1，並將第一命令CMD1和第一位址ADDR1發送到半導體記憶體裝置110。記憶體控制器120可根據與第一格式不同的第二格式與主機裝置交換第二數據DATA2，並且從主機裝置接收第二命令CMD2和第二位址ADDR2。
記憶體控制器120可將RAM 130作為緩衝記憶體、高速緩衝記憶體或工作記憶體。例如，記憶體控制器120可從主機裝置接收第二數據DATA2，將接收到的第二數據DATA2儲存在RAM 130中，並將儲存在RAM 130中的第二數據DATA2作為第一數據DATA1寫入半導體記憶體裝置110中。例如，記憶體控制器120可從主機裝置接收第二數據DATA2，將接收到的第二數據DATA2儲存在RAM 130中，並將儲存在RAM 130中的第二數據DATA2作為第一數據DATA1寫入半導體記憶體裝置110中。記憶體控制器120可將從半導體記憶體裝置110讀取的數據儲存在RAM 130中，並將儲存在RAM 130中的數據再次寫入半導體記憶體裝置110中。
記憶體控制器120可將用於管理半導體記憶體裝置110所需的數據或代碼儲存在RAM 130中。例如，記憶體控制器120可從半導體記憶體裝置110讀取用於管理半導體記憶體裝置110所需的數據或代碼，並且可將數據或代碼載入到RAM 130上。
RAM 130可包括諸如動態RAM（DRAM）、靜態RAM（SRAM）、同步DRAM（SDRAM）、相變RAM（PRAM）、磁性RAM（MRAM）、電阻式RAM（RRAM）和鐵電式RAM（FeRAM）這樣的各種隨機存取記憶體中的至少一種。
儲存裝置100可回應於主機裝置的請求而執行數據寫入、讀取或擦除操作。儲存裝置可包括固態硬碟（SSD）或硬碟（HDD）。儲存裝置100可包括諸如PC卡（個人電腦記憶卡國際協會（PCMCIA））、小型快閃記憶體卡（CF）、智慧媒體卡（SM或SMC）、記憶卡、多媒體卡（MMC、RS-MMC或MMCmicro）、SD卡（SD、miniSD、microSD或SDHC）、通用序列匯流排（USB）記憶卡和通用快閃儲存（UFS）這樣的記憶卡。儲存裝置100可包括諸如嵌入式多媒體卡（eMMC）、通用快閃儲存（UFS）記憶體或完美頁新（PPN）記憶體這樣的安裝記憶體。
圖2是例示記憶體控制器120與介面晶片113之間的關係的方塊圖。
參照圖2，記憶體控制器120和介面晶片113可透過公共通道彼此交換第一數據DATA1、第一命令CMD1和第一位址ADDR1。記憶體控制器120和介面晶片113中的每一個可包括第一輸入/輸出焊盤DQ1至第k輸入/輸出焊盤DQk。記憶體控制器120和介面晶片113可透過第一輸入/輸出焊盤DQ1至第k輸入/輸出焊盤DQk彼此交換第一數據DATA1、第一命令CMD1和第一位址ADDR1。例如，根據控制信號CTRL的形式，可將要透過第一輸入/輸出焊盤DQ1至第k輸入/輸出焊盤DQk發送的信號確定為第一數據DATA1、第一命令CMD1或第一個位址ADDR1中的任意一個。例如，第一輸入/輸出焊盤DQ1至第k輸入/輸出焊盤DQk（即，DQ[K:1]）可以是八個、十六個或三十二個，但是輸入/輸出焊盤的數目不限於此。
記憶體控制器120和介面晶片113可彼此交換控制信號CTRL。記憶體控制器120和介面晶片113中的每一個可包括多個焊盤，所述多個焊盤被配置為分別交換數據選通信號DQS、讀取致能信號/RE、命令鎖存致能信號CLE、位址鎖存致能信號ALE、寫入致能信號/WE、寫入保護信號/WP、第一晶片致能信號/CE1至第N晶片致能信號/CEN以及第一準備/繁忙信號R/nB1至第N準備/繁忙信號R/nBN。
例如，當記憶體控制器120致能第一晶片致能信號/CE1至第N晶片致能信號/CEN中的一個（例如，達到邏輯低位準），致能命令鎖存致能信號CLE（例如，達到邏輯高位準），失能位址鎖存致能信號ALE（例如，達到邏輯低位準），致能寫入致能信號/WE（例如，達到邏輯低位準），然後失能寫入致能信號/WE（例如，達到邏輯高位準）時，記憶體控制器120可透過第一輸入/輸出焊盤DQ1至第k輸入/輸出焊盤DQk輸出第一命令CMD1。介面晶片113或記憶體單元111可確定第一命令CMD1透過第一輸入/輸出焊盤DQ1至第k輸入/輸出焊盤DQk被接收。
例如，當記憶體控制器120致能第一晶片致能信號/CE1至第N晶片致能信號/CEN中的一個（例如，達到邏輯低位準），失能命令鎖存致能信號CLE（例如，達到邏輯低位準），失能位址鎖存致能信號ALE（例如，達到邏輯高位準），致能寫入致能信號/WE（例如，達到邏輯低位準），然後失能寫入致能信號/WE（例如，達到邏輯高位準）時，記憶體控制器120可透過第一輸入/輸出焊盤DQ1至第k輸入/輸出焊盤DQk輸出第一位址ADDR1。介面晶片113或記憶體單元111可確定第一位址ADDR1透過第一輸入/輸出焊盤DQ1至第k輸入/輸出焊盤DQk被接收。
例如，如果記憶體控制器120致能第一晶片致能信號/CE1至第N晶片致能信號/CEN中的一個（例如，達到邏輯低位準），失能命令鎖存致能信號CLE（例如，達到邏輯低位準），失能位址鎖存致能信號ALE（例如，到邏輯低位準），失能寫入致能信號/WE（例如，達到邏輯高位準），並失能讀取致能信號/RE（例如，邏輯高位準），則記憶體控制器120可產生週期性切換的數據選通信號DQS，並且透過第一輸入/輸出焊盤DQ1至第k輸入/輸出焊盤DQk與數據選通信號DQS同步地輸出第一數據DATA1。介面晶片113或記憶體單元111可確定第一數據DATA1透過第一輸入/輸出焊盤DQ1至第k輸入/輸出焊盤DQk與數據選通信號DQS同步被接收。
例如，記憶體控制器120可致能第一晶片致能信號/CE1至第N晶片致能信號/CEN中的一個（例如，達到邏輯低位準），失能命令鎖存致能信號CLE（例如，到邏輯低位準），失能位址鎖存致能信號ALE（例如，到邏輯低位準），失能寫入致能信號/WE（例如，達到邏輯高位準），並使讀取致能信號/RE週期性地切換。介面晶片113或記憶體單元111可從週期性切換的讀取致能信號/RE產生週期性切換的數據選通信號DQS。介面晶片113或記憶體單元111可透過第一輸入/輸出焊盤DQ1至第k輸入/輸出焊盤DQk與數據選通信號DQS同步地輸出第一數據DATA1。記憶體控制器120可確定第一數據DATA1透過第一輸入/輸出焊盤DQ1至第k輸入/輸出焊盤DQk與數據選通信號DQS同步被接收。
圖3是例示介面晶片113與記憶體單元111之間的關係的方塊圖。
參照圖3，記憶體單元111可包括多個記憶體晶片，記憶體晶片111_1至記憶體晶片111_N。例如，記憶體晶片111_1至記憶體晶片111_N中的每一個可由單個半導體晶片形成。
介面晶片113以及記憶體晶片111_1至記憶體晶片111_N中的每一個可包括第一輸入/輸出焊盤DQ1至第k輸入/輸出焊盤DQk。記憶體晶片111_1至記憶體晶片111_N的第一輸入/輸出焊盤DQ1至第k輸入/輸出焊盤的DQk可分別共同耦接至介面晶片113的第一輸入/輸出焊盤DQ1至第k輸入/輸出焊盤DQk。介面晶片113和記憶體晶片111_1至記憶體晶片111_N可透過第一輸入/輸出焊盤DQ1至第k輸入/輸出焊盤DQk彼此交換第一數據DATA1、第一命令CMD1和第一位址ADDR1。例如，根據控制信號CTRL的形式，可將要透過第一輸入/輸出焊盤DQ1至第k輸入/輸出焊盤DQk發送的信號確定為第一數據DATA1、第一命令CMD1或第一位址ADDR1。例如，第一輸入/輸出焊盤DQ1至第k輸入/輸出焊盤DQk可以是八個、十六個或三十二個，但是輸入/輸出焊盤的數目不限於此。
介面晶片113和記憶體晶片111_1至記憶體晶片111_N可彼此交換控制信號CTRL。介面晶片113可包括多個焊盤，所述多個焊盤被配置為分別交換數據選通信號DQS、讀取致能信號/RE、命令鎖存致能信號CLE、位址鎖存致能信號ALE、寫入致能信號/WE、寫入保護信號/WP、第一晶片致能信號/CE1至第N晶片致能信號/CEN以及第一準備/繁忙信號R/nB1至第N準備/繁忙信號R/nBN。
記憶體晶片111_1至記憶體晶片111_N中的每一個可包括多個焊盤，所述多個焊盤被配置為分別交換數據選通信號DQS、讀取致能信號/RE、命令鎖存致能信號CLE、位址鎖存致能信號ALE、寫入致能信號/WE、寫入保護信號/WP、第一晶片致能信號/CE1至第N晶片致能信號/CEN中的一個以及第一準備/繁忙信號R/nB1至第N準備/繁忙信號R/nBN中的一個。
記憶體晶片111_1至記憶體晶片111_N可透過公共通道分別與介面晶片113交換數據選通信號DQS、讀入致能信號/RE、命令鎖存致能信號CLE、位址鎖存致能信號ALE、寫入致能信號/WE和寫入保護信號/WP。
記憶體晶片111_1至記憶體晶片111_N中的每一個可從介面晶片113接收一個晶片致能信號，並向介面晶片113輸出一個準備/繁忙信號。記憶體晶片111_1至記憶體晶片111_N可分別從介面晶片113的不同焊盤接收第一晶片致能信號/CE1至第N晶片致能信號/CEN。記憶體晶片111_1至記憶體晶片111_N可分別向介面晶片113的不同焊盤發送準備/繁忙信號R/nB1至R/nBN。
如參照圖2和圖3所述，介面晶片113可調解記憶體控制器120與記憶體晶片111_1至記憶體晶片111_N之間的通信。介面晶片113可將從記憶體控制器120接收的第一數據DATA1重新設置，並將重新設置的第一數據DATA1發送到記憶體晶片111_1至記憶體晶片111_N。介面晶片113可將從記憶體晶片111_1至記憶體晶片111_N接收的第一數據DATA1重新設置，並將重新設置的第一數據DATA1發送到記憶體控制器120。介面晶片113可在記憶體控制器120與記憶體晶片111_1至記憶體晶片111_N之間的通信操作期間以隱藏的形式執行重新定時操作。因此，介面晶片113可在不降低儲存裝置100的操作速度的情況下增強儲存裝置100的可靠性。
圖4是例示在讀取操作期間介面晶片113a的操作的圖。
參照圖4，介面晶片113a可包括定時信號處理單元115a和數據重新定時單元117a。
定時信號處理單元115a可透過第一端子T1從記憶體控制器120接收讀取致能信號/RE。第一端子T1可與如圖2所示的介面晶片113的用於接收讀取致能信號/RE的焊盤對應。定時信號處理單元115a可透過第二端子T2向記憶體單元111輸出讀取致能信號/RE。第二端子T2可與如圖3所示的介面晶片113的用於輸出讀取致能信號/RE的焊盤對應。
定時信號處理單元115a可透過第三端子T3與記憶體控制器120交換數據選通信號DQS。第三端子T3可與如圖2所示的介面晶片113的用於交換數據選通信號DQS的焊盤對應。定時信號處理單元115a可透過第四端子T4與記憶體單元111交換數據選通信號DQS。第四端子T4可與如圖3所示的介面晶片113的用於交換數據選通信號DQS的焊盤對應。
定時信號處理單元115a可包括第一接收節點RX1至第三接收節點RX3、第一發送節點TX1至第三發送節點TX3和延遲鎖定迴路DLL。
第一接收節點RX1可透過第一端子T1接收讀取致能信號/RE。透過第一接收節點RX1接收到的讀取致能信號/RE可透過第一發送節點TX1被發送至第二端子T2。例如，在半導體記憶體裝置110的讀取操作期間，讀取致能信號/RE可從第一端子T1透過第一接收節點RX1和第一發送節點TX1被發送至第二端子T2。
第二接收節點RX2可透過第三端子T3接收數據選通信號DQS。透過第三接收節點RX3接收到的數據選通信號DQS可透過第二發送節點TX2被發送至第四端子T4。例如，在寫入操作期間，數據選通信號DQS可從第三端子T3透過第二接收節點RX2和第二發送節點TX2被發送至第四端子T4。
在一個實施方式中，第三接收節點RX3可透過第四端子T4接收數據選通信號DQS。例如，在讀取操作期間，透過第三接收節點RX3接收到的數據選通信號DQS可被發送至延遲鎖定迴路DLL。
延遲鎖定迴路DLL可透過第一接收節點RX1接收讀取致能信號/RE，並透過第三接收節點RX3接收數據選通信號DQS。延遲鎖定迴路DLL可與讀取致能信號/RE同步地檢測鎖定延遲。延遲鎖定迴路DLL可產生延遲了所檢測到的鎖定延遲的信號而不是透過第三接收節點RX3接收到的數據選通信號DQS，作為內部信號iDQS。內部信號iDQS可作為要發送到記憶體控制器120的數據選通信號DQS透過第三發送節點TX3被發送至第三端子T3。此外，可將內部信號iDQS發送至數據重新定時單元117a。
數據重新定時單元117a可透過第五端子T5從記憶體控制器120接收第一位址ADDR1或第一命令CMD1。數據重新定時單元117a可透過第五端子T5與記憶體控制器120交換第一數據DATA1。第五端子T5可與如圖2所示的介面晶片113的第一輸入/輸出焊盤DQ1至第k輸入/輸出焊盤DQk對應。數據重新定時單元117a可透過第六端子T6將第一位址ADDR1或第一命令CMD1輸出至記憶體單元111。數據重新定時單元117a可透過第六端子T6與記憶體單元111交換第一數據DATA1。第六端子T6可與如圖3所示的介面晶片113的第一輸入/輸出焊盤DQ1至第k輸入/輸出焊盤DQk對應。為了說明的目的，將參照要透過第五端子T5和第六端子T6交換的第一數據DATA1來描述本發明的實施方式。將省略與要透過第五端子T5和第六端子T6發送的第一位址ADDR1和第一命令CMD1有關的描述。
數據重新定時單元117a可包括第四接收節點RX4和第五接收節點RX5、第四發送節點TX4和第五發送節點TX5以及第一觸發器FF1。
第四接收節點RX4可透過第五端子T5接收第一數據DATA1。透過第四接收節點RX4接收到的第一數據DATA1可透過第四發送節點TX4被發送至第六端子T6。例如，在寫入操作期間，第一數據DATA1可從第五端子T5透過第四接收節點RX4和第四發送節點TX4被發送至第六端子T6。
第五接收節點RX5可透過第六端子T6接收第一數據DATA1。透過第五接收節點RX5接收到的第一數據DATA1可被發送至第一觸發器FF1。第一觸發器FF1可從第五接收節點RX5接收第一數據DATA1，並從定時信號處理單元115a接收內部信號iDQS。第一觸發器FF1可與內部信號iDQS同步地鎖存（或儲存）並輸出透過第五接收節點RX5接收到的第一數據DATA1。換句話說，第一觸發器FF1可與內部信號iDQS同步地將第一數據DATA1重新設置。由第一觸發器FF1重新設置的第一數據DATA1'可透過第五發送節點TX5被發送至第五端子T5。
如上所述，介面晶片113a可在半導體記憶體裝置110的讀取操作期間從讀取致能信號/RE檢測鎖定相位。介面晶片113a可使用檢測到的鎖定相位從數據選通信號DQS產生內部信號iDQS。介面晶片113a可使用內部信號iDQS將第一數據DATA1重新設置。介面晶片113a可輸出重新設置的第一數據DATA1'，並輸出內部信號iDQS作為數據選通信號DQS。
當延遲鎖定迴路DLL執行鎖相操作時，可能需要鎖定時間。使用從讀取致能信號/RE檢測到的鎖定相位，介面晶片113a可由透過第三接收節點RX3接收到的數據選通信號DQS產生內部信號iDQS，而不執行延遲鎖定操作。由於不對透過第三接收節點RX3接收到的數據選通信號DQS執行延遲鎖定操作，所以介面晶片113a可將第一數據DATA1重新設置而不影響儲存裝置100的操作性能（例如，速度）。
關於圖4，介面晶片113a被描述為與第一輸入/輸出焊盤DQ1至第k輸入/輸出焊盤DQk、被配置為發送數據選通信號DQS的焊盤以及被配置為發送讀取致能信號/RE的焊盤有關。在圖2和圖3中的被描述為透過介面晶片113發送的信號中，除了參照圖4描述的信號之外的信號可穿過介面晶片113a而沒有單獨的處理操作或相交互操作。
圖5是例示在讀取操作期間延遲鎖定迴路DLL的操作的圖。
參照圖4和圖5，延遲鎖定迴路DLL可包括鎖定控制電路D1、分相器D2、延遲線路D3、感測線路D4、鎖存器D5、相位檢測器D6、代碼補償器D7和相位選擇器D8。
鎖定控制電路D1可從第一接收節點RX1接收讀取致能信號/RE，並從第三接收節點RX3接收數據選通信號DQS。鎖定控制電路D1可儲存關於對讀取致能信號/RE執行鎖相操作的鎖相週期的資訊。鎖定控制電路D1可將輸入的讀取致能信號/RE或數據選通信號DQS作為定時信號TS輸出到分相器D2和感測線路D4。例如，鎖定控制電路D1可在鎖相期間將讀取致能信號/RE輸出為定時信號TS。鎖定控制電路D1可在除了鎖相週期之外的週期期間將數據選通信號DQS輸出為定時信號TS。鎖定控制電路D1可在鎖相週期期間致能控制信號PER。鎖定控制電路D1可在除鎖相週期之外的時段期間失能控制信號PER。例如，鎖相週期可包括讀取致能信號/RE的至少一個初始週期。
分相器D2可從鎖定控制電路D1接收定時信號TS。分相器D2可由定時信號TS產生反相定時信號/TS。分相器D2可將定時信號TS和反相定時信號/TS輸出到延遲線路D3。
延遲線路D3可包括多個延遲器。每個延遲器可以是使接收到的信號反相並輸出反相信號的反相器。第一延遲器可接收定時信號TS和反相定時信號/TS。第一延遲器可使定時信號TS和反相定時信號/TS反相並對其進行輸出。第k延遲器可從第k-1延遲器接收互補信號。第k延遲器可使所接收到的互補信號中的每一個反相並對其進行輸出。
例如，延遲線路D3可將定時信號TS和反相定時信號/TS延遲六十四次。換句話說，延遲線路D3可包括至少六十四個延遲器。延遲線路D3的延遲器的數目可被不同地改變或修改而不是被限制。此外，可改變或修改延遲線路D3的延遲器，以延遲並輸出僅一個信號而不是互補信號。
感測線路D4可包括多個感測器。每個感測器可與定時信號TS同步地感測延遲線路D3的對應延遲器的輸出信號。每個感測器可使從對應延遲器接收的互補信號反相並對其進行輸出。感測線路D4的每個感測器的互補輸出信號或互補輸出信號的正信號（或負信號）可儲存在鎖存器D5中。在延遲線路D3被配置為將定時信號TS和反相定時信號/TS延遲六十四次的情況下，感測線路D4可包括六十四個感測器。鎖存器D5可儲存六十四個感測結果Q[64:1]。
感測線路D4的感測器的數目可被不同地改變或修改而不是被限制。此外，可改變或修改感測線路D4的感測器，以感測並輸出僅一個信號而不是互補信號。
相位檢測器D6可從鎖定控制電路D1接收控制信號PER，並從鎖存器D5接收感測結果Q[64:1]。相位檢測器D6可在控制信號PER被致能的同時從感測結果Q[64:1]中提取代碼B[6:1]。例如，相位檢測器D6可從感測結果Q[64:1]檢測與定時信號TS的一個週期對應的位置。
例如，當延遲線路D3的每個延遲器的正信號為「1」時，感測線路D4的對應感測器的正信號可以是「1」。當延遲線路D3的每個延遲器的正信號為「0」時，感測線路D4的對應感測器的正信號可以是「0」。與感測線路D4的感測器的正信號對應的感測結果Q[64:1]可由「1」和「0」形成。感測結果Q[64:1]可依序具有值「1」，然後具有值「0」。此外，感測結果Q[64:1]可依序具有值「0」，然後具有值「1」。可在定時信號TS進行轉變的位置處改變感測結果Q[64:1]的值。換句話說，相位檢測器D6可透過監視感測結果Q[64:1]的值的變化來檢測與定時信號TS的一個週期對應的位置，即，關於感測線路D4的感測器的位置。
相位檢測器D6可從所檢測的與一個週期對應的位置進一步檢測與四分之一週期對應的位置。相位檢測器D6可儲存關於與四分之一週期對應的位置的資訊作為代碼B[6:1]。例如，在控制信號PER處於致能狀態時，相位檢測器D6可不輸出代碼B[6:1]。在控制信號PER被失能之後，相位檢測器D6可將代碼B[6:1]輸出到代碼補償器D7。
代碼補償器D7可從相位檢測器D6接收代碼B[6:1]。代碼補償器D7可反映延遲鎖定迴路DLL的輸入、輸出和處理所需要的附屬延遲，並補償代碼B[6:1]。代碼補償器D7可將補償後的代碼A[6:1]輸出到相位選擇器D8。
相位選擇器D8可基於補償後的代碼A[6:1]來選擇延遲線路D3的第一輸出P1至第十六輸出P16中的一個。所選擇的輸出可被輸出為內部信號iDQS。
在前述實施方式中，相位檢測器D6已被描述為檢測定時信號TS的四分之一週期，並產生代碼B[6:1]。在延遲線路D3將定時信號TS和反相定時信號/TS延遲六十四次的情況下，可在六十四個延遲點（例如，六十四個感測器）處檢測定時信號TS的一個週期。可在十六（六十四的四分之一）個延遲點（例如，十六個感測器）處檢測定時信號TS的四分之一週期。因此，相位選擇器D8可透過選擇延遲線路D3的第一輸出P1至第十六輸出P16中的一個來選擇從定時信號TS延遲四分之一週期的信號。
在一個實施方式中，相位選擇器D8可包括粗略相位選擇器D9、相位內插器D10和精細相位選擇器D11。粗略相位選擇器D9可基於補償後的代碼A[6:1]的四位元，從第一輸出P1至第十六輸出P16選擇兩個輸出。例如，粗略相位選擇器D9可選擇最接近定時信號TS的四分之一週期的兩個輸出。
相位內插器D10可對粗略相位選擇器D9的輸出信號執行相位內插，並輸出四個信號。
精細相位選擇器D11可基於補償後的代碼A[6:1]的剩餘兩位元來選擇相位內插器D10的四個輸出信號中的一個作為內部信號iDQS。
已經參照圖5描述了延遲鎖定迴路DLL的詳細配置，但是這僅是延遲鎖定迴路DLL的一個示例，並且包括在介面晶片113中的延遲鎖定迴路DLL的配置不限於圖5所示。在不脫離本發明的精神和範圍的情況下，延遲鎖定迴路DLL的配置可進行各種改變或修改。
圖6是用於描述輸入到圖4的介面晶片113a和從其輸出的信號的時序圖。圖6中示出的是在半導體記憶體裝置110的讀取操作期間輸入到介面晶片113a或從介面晶片113a輸出的信號。
參照圖1、圖5和圖6，可在第一時間T1致能讀取致能信號/RE。例如，記憶體控制器120可在對半導體記憶體裝置110執行讀取操作時致能讀取致能信號/RE。當致能讀取致能信號/RE時，控制信號PER也可在第一時間T1被致能。
在已經被致能之後，讀取致能信號/RE可在第二時間T2開始週期性地切換。例如，讀取致能信號/RE可從在讀取致能信號/RE被致能之後經過讀取前導碼時間tRPRE的第二時間T2開始週期性地轉變。
可在讀取致能信號/RE已經開始週期性切換之後經過與1.5倍週期對應的時間（或相位）之後失能控制信號PER。例如，控制信號PER可保持在致能狀態，直到讀取致能信號/RE切換兩次（或進行四次轉變）為止。
讀取致能信號/RE可在控制信號PER被致能的同時作為定時信號TS輸出。因此，在控制信號PER被致能的同時，定時信號TS的波形可按照與讀取致能信號/RE相同的方式切換（或轉變）超過1.5倍週期。在定時信號TS根據讀取致能信號/RE切換（或轉變）的同時，延遲鎖定迴路DLL的相位檢測器D6可檢測與定時信號TS的四分之一週期對應的鎖定延遲。
在控制信號PER被致能的同時，也就是說，在延遲鎖定迴路DLL檢測鎖定延遲的同時，介面晶片113a可以不輸出任何信號。例如，在控制信號PER被致能的同時，相位檢測器D6可以不輸出代碼B[6:1]。因此，即使當定時信號TS切換（或轉變）時，內部信號iDQS也可保持在失能狀態。
當讀取致能信號/RE已經開始週期性地切換（或轉變）之後經過預定時間tDQSRE時，數據選通信號DQS可在第三時間T3開始週期性地切換（或轉變）。例如，記憶體單元111可透過介面晶片113a的第二端子T2接收從第二時間T2起週期性地切換（或轉變）的讀取致能信號/RE。記憶體單元111可基於週期性地切換的讀取致能信號/RE，向介面晶片113a的第四端子T4發送週期性轉變的數據選通信號DQS。
數據選通信號DQS可具有與讀取致能信號/RE相同的週期或頻率。當讀取致能信號/RE已經開始週期性切換之後經過預定時間tDQSRE時，記憶體單元111可開始使數據選通信號DQS切換。
如果數據選通信號DQS開始切換，則延遲鎖定迴路DLL可基於從讀取致能信號/RE檢測到的鎖定延遲，從數據選通信號DQS產生內部信號iDQS。相位檢測器D6可基於從讀取致能信號/RE檢測到的四分之一週期鎖定延遲，從數據選通信號DQS產生內部信號iDQS。
由於控制信號PER處於失能狀態，所以數據選通信號DQS可被提供為定時信號TS。由於控制信號PER處於失能狀態，所以相位檢測器D6可輸出透過將數據選通信號DQS延遲四分之一週期鎖定延遲而產生的信號作為內部信號iDQS。
當數據選通信號DQS開始切換時，記憶體單元111可向介面晶片113a的第六端子T6同時發送第一數據DATA1。
數據重新定時單元117a的第一觸發器FF1可與內部信號iDQS同步地儲存和輸出透過第六端子T6接收的第一數據DATA1。內部信號iDQS可以是透過將數據選通信號DQS延遲四分之一週期鎖定延遲而產生的信號。因此，第一觸發器FF1可在最佳時機與內部信號iDQS同步地儲存和輸出透過第六端子T6接收的第一數據DATA1。
由第一觸發器FF1重新設置的第一數據DATA1'可與內部信號iDQS同步。介面晶片113a可透過第三端子T3輸出內部信號iDQS，作為與重新設置的第一數據DATA1'同步的數據選通信號DQS。
根據參照圖4至圖6描述的實施方式，介面晶片113a可在讀取致能信號/RE與數據選通信號DQS之間的延遲時間tDQSRE期間檢測鎖定延遲。換句話說，介面晶片113a檢測鎖定延遲的操作可由儲存裝置100的正常操作（在該操作被執行時）隱藏，而不需要單獨的時間。此外，由於內部信號iDQS使用預先檢測到的鎖定延遲從數據選通信號DQS產生，所以可僅需要作為預先檢測到的鎖定延遲的四分之一週期延遲，而不需要花費單獨的時間來產生內部信號iDQS。因此，介面晶片113a可將第一數據DATA1重新設置，而不妨礙儲存裝置100的操作性能（或操作速度），從而可提高儲存裝置100的可靠性。
圖7是例示介面晶片113b在寫入操作期間的操作的圖。
參照圖7，介面晶片113b可包括定時信號處理單元115b和數據重新定時單元117b。
在定時信號處理單元115b中，透過第四端子T4和第三接收節點RX3接收到的數據選通信號DQS可被發送至第三發送節點TX3和第三端子T3。透過第三端子T3和第二接收節點RX2接收到的數據選通信號DQS可被發送至延遲鎖定迴路DLL。
延遲鎖定迴路DLL可接收透過第二接收節點RX2接收到的數據選通信號DQS。延遲鎖定迴路DLL可從數據選通信號DQS檢測鎖定延遲，並使用所檢測到的鎖定延遲從數據選通信號DQS產生內部信號iDQS。延遲鎖定迴路DLL可輸出從數據選通信號DQS延遲了數據選通信號DQS的四分之一週期的信號作為內部信號iDQS。從延遲鎖定迴路DLL輸出的內部信號iDQS可透過第二發送節點TX2被發送至第四端子T4。另外，可將內部信號iDQS發送至數據重新定時單元117b。
在數據重新定時單元117b中，透過第六端子T6和第五接收節點RX5接收到的第一數據DATA1可透過第五發送節點TX5被發送至第五端子T5。透過第五端子T5和第四接收節點RX4接收到的第一數據DATA1可被發送至第二觸發器FF2。第二觸發器FF2可與從定時信號處理單元115b接收到的內部信號iDQS同步地儲存和輸出第一數據DATA1。換句話說，第二觸發器FF2可將第一數據DATA1重新設置。由第二觸發器FF2重新設置的第一數據DATA1'可透過第四發送節點TX4被發送到第六端子T6。
圖8是例示延遲鎖定迴路DLL'在寫入操作期間的操作的圖。
參照圖7和圖8，延遲鎖定迴路DLL'可包括鎖定控制電路D1'、分相器D2、延遲線路D3、感測線路D4、鎖存器D5、相位檢測器D6、代碼補償器D7和相位選擇器D8。
與圖5的延遲鎖定迴路DLL不同，鎖定控制電路D1'可從第二接收節點RX2接收數據選通信號DQS。無論控制信號PER如何，鎖定控制電路D1'都可輸出數據選通信號DQS作為定時信號TS。鎖定控制電路D1'可在數據選通信號DQS的兩個週期期間保持在致能狀態，然後可被失能。
圖9是例示要輸入到介面晶片113b的信號和從介面晶片113b輸出的信號的時序圖。圖9中例示了在半導體記憶體裝置110的寫入操作期間要輸入到介面晶片113b的信號或從介面晶片113b輸出的信號。
參照圖1、圖7至圖9，數據選通信號DQS可在第一時間T1開始週期性地切換（或轉變）。例如，記憶體控制器120可在對半導體記憶體裝置110執行寫入操作時使數據選通信號DQS週期性地切換。當數據選通信號DQS週期性地切換時，控制信號PER也可在第一時間T1被致能。
可在數據選通信號DQS已經開始週期性地切換之後經過與兩個週期對應的時間（或相位）之後失能控制信號PER。例如，控制信號PER可保持在致能狀態直到數據選通信號DQS切換兩次（或四次轉變）為止。
無論控制信號PER是否被致能，數據選通信號DQS可被提供為定時信號TS。因此，定時信號TS可具有與數據選通信號DQS的波形相同的波形。
延時鎖定迴路DLL'的相位檢測器D6可在控制信號PER被致能的同時檢測與定時信號TS的四分之一週期對應的鎖定延遲。
在控制信號PER被致能的同時，也就是說，在延遲鎖定迴路DLL'檢測鎖定延遲的同時，介面晶片113b可以不輸出信號。例如，在控制信號PER被致能的同時，相位檢測器D6可以不輸出代碼B[6:1]。因此，即使當定時信號TS切換（或轉變）時，內部信號iDQS也可保持在失能狀態。
在控制信號PER已被失能之後，相位檢測器D6可在第二時間T2輸出代碼B[6:1]。因此，延遲鎖定迴路DLL'可輸出從數據選通信號DQS延遲了四分之一週期的內部信號iDQS。
在一個實施方式中，記憶體控制器120可根據切換NAND快閃記憶體的標準中定義的「Latency （時延）2」來控制數據選通信號DQS。利用「Latency 2」，記憶體控制器120可使數據選通信號DQS在兩個週期期間切換，然後發送與數據選通信號DQS同步的第一數據DATA1。因此，在數據選通信號DQS在兩個週期內切換之後，記憶體控制器120可在第二時間將與數據選通信號DQS同步的第一數據DATA1發送至第五端子T5。
數據重新定時單元117b的第二觸發器FF2可與內部信號iDQS同步地儲存和輸出透過第五端子T5接收的第一數據DATA1。內部信號iDQS可以是透過將數據選通信號DQS延遲了與四分之一週期對應的鎖定延遲而產生的信號。因此，第二觸發器FF2可在最佳時機與內部信號iDQS同步地儲存和輸出透過第五端子T5接收的第一數據DATA1。
由第二觸發器FF2重新設置的第一數據DATA1'可與內部信號iDQS同步。介面晶片113b可透過第四端子T4輸出內部信號iDQS作為與重新設置後的第一數據DATA1'同步的數據選通信號DQS。
根據參照圖7至圖9描述的實施方式，介面晶片113b可在由「Latency 2」限定的數據選通信號DQS的虛擬切換週期期間檢測鎖定延遲。換句話說，介面晶片113b檢測鎖定延遲的操作可由儲存裝置100的正常操作（在該操作被執行時）隱藏，而不需要單獨的時間。此外，由於內部信號iDQS使用預先檢測到的鎖定延遲從數據選通信號DQS產生，所以可僅需要作為預先檢測到的鎖定延遲的四分之一週期延遲，而不需要花費單獨的時間來產生內部信號iDQS。因此，介面晶片113a可將第一數據DATA1重新設置，而不妨礙儲存裝置100的操作性能（或操作速度），從而可提高儲存裝置100的可靠性。
在NAND快閃記憶體的標準中定義的「Latency 2」可以是由使用者選擇的並用於按照以下方式輸入/輸出清楚的信號的選項，所述方式為：當原始信號開始切換時，如果切換係不完全擺動或不穩定，則信號被延遲（使用Latency），從而可輸入或輸出清楚的信號。然而，根據參照圖7至圖9描述的實施方式，需要時間來檢測作為延遲從記憶體控制器120輸入的數據選通信號DQS所需要的定時的鎖定延遲以產生要從介面晶片113b輸出到記憶體單元111的數據選通信號DQS。因此，在圖7至圖9的實施方式中，在兩個週期期間輸入數據選通信號DQS以檢測鎖定延遲，從而基本上需要與之對應的時間。因此，在NAND快閃記憶體的標準中定義的「Latency 2」可以是用於操作而必須需要的項，而不是由使用者可選地選擇。
在本發明的實施方式中，根據「Latency 2」，記憶體控制器120可使用延遲電路確保與數據選通信號DQS的兩個週期對應的時間，而不在數據選通信號DQS的兩個週期之後輸出數據。因此，使用者可以可選地選擇記憶體控制器120是否執行「Latency 2」操作。
圖10是例示根據本發明的實施方式的介面晶片113c的圖。
根據圖10的實施方式的介面晶片113c的操作10可在儲存裝置100的寫入操作期間執行。
參照圖10，介面晶片113c可包括定時信號處理單元115c和數據重新定時單元117c。
在定時信號處理單元115c中，透過第四端子T4和第三接收節點RX3接收的數據選通信號DQS被發送至第三發送節點TX3和第三端子T3。在定時信號處理單元115c中，透過第三端子T3和第二接收節點RX2接收的數據選通信號DQS被輸入到多工器MUX和延遲電路DC。
延遲電路DC可經由第三端子T3和第二接收節點RX2接收數據選通信號DQS。延遲電路DC可輸出透過將輸入的數據選通信號DQS延遲至少兩個週期或更長時間而產生的經延遲的數據選通信號DQS_delay。在一個實施方式中，任何延遲電路可被作為延遲電路DC，只要它可執行對透過將數據選通信號DQS延遲至少兩個週期或更長時間而產生的經延遲的數據選通信號DQS_delay進行輸出的功能。換句話說，在不脫離本發明的精神和範圍的情況下，包括在介面晶片113c中的延遲電路DC的配置可進行各種改變或修改。
多工器MUX可從第二接收節點RX2接收數據選通信號DQS。此外，多工器MUX可從延遲電路DC接收經延遲的數據選通信號DQS_delay。多工器MUX可接收控制信號PER。多工器MUX可根據控制信號PER將數據選通信號DQS或經延遲的數據選通信號DQS_delay輸出至延遲鎖定迴路DLL。在一個實施方式中，控制信號PER可以是與參照圖5和圖8描述的控制信號PER相同的信號。儘管未示出，但是控制信號PER可使用D-觸發器DFF來實現。例如，可產生控制信號PER以使其在數據選通信號DQS或寫入致能信號/WE的第一上升邊緣被致能（「低」到「高」），並且在其第三上升邊緣被失能（「高」到「低」）。
延遲鎖定迴路DLL可接收透過多工器MUX接收的數據選通信號DQS或經延遲的數據選通信號DQS_delay。延時鎖定迴路DLL可從數據選通信號DQS檢測鎖定延遲，並使用檢測到的鎖定延遲從經延遲的數據選通信號DQS_delay產生內部信號iDQS。延遲鎖定迴路DLL可將經延遲的數據選通信號DQS_delay輸出為內部信號iDQS。從延遲鎖定迴路DLL輸出的內部信號iDQS可透過第二發送節點TX2被發送到第四端子T4。另外，可將內部信號iDQS發送至數據重新定時單元117c。
根據圖10的實施方式的延遲鎖定迴路DLL的操作可與參照圖8描述的延遲鎖定迴路DLL'的操作相同。換句話說，延遲鎖定迴路DLL'的鎖定控制電路D1'可根據控制信號PER從多工器MUX接收數據選通信號DQS或經延遲的數據選通信號DQS_delay。例如，鎖定控制電路D1'可在控制信號PER被致能的同時從多工器MUX接收數據選通信號DQS。鎖定控制電路D1'可在控制信號PER被致能的同時輸出數據選通信號DQS作為定時信號TS。鎖定控制電路D1'可在數據選通信號DQS的兩個週期期間保持在致能狀態，然後可被失能。
當控制信號PER被失能時，鎖定控制電路D1'可接收經延遲的數據選通信號DQS_delay。例如，鎖定控制電路D1'可在控制信號PER被失能時從多工器MUX接收經延遲的數據選通信號DQS_delay。鎖定控制電路D1'可在控制信號PER被失能時輸出經延遲的數據選通信號DQS_delay作為定時信號TS。因此，在控制信號PER被失能之後，經延遲的數據選通信號DQS_delay可作為內部信號iDQS輸出。
數據重新定時單元117c可包括第四接收節點RX4和第五接收節點RX5、第四發送節點TX4和第五發送節點TX5、第二觸發器FF2和延遲電路DC。
透過第六端子T6和第五接收節點RX5接收的第一數據DATA1可透過第五發送節點TX5被發送至第五端子T5。
第四接收節點RX4可透過第五端子T5接收第一數據DATA1。透過第四接收節點RX4接收的第一數據可被輸入到延遲電路DC。包括在數據重新定時單元117c中的延遲電路DC可由與包括在定時信號處理單元115c中的延遲電路DC相同的電路來實現。在一個實施方式中，包括在數據重新定時單元117c中的延遲電路DC可輸出透過將經由第四接收節點RX4接收的第一數據延遲如下時間或相位而產生的經延遲的第一數據DQ_delay，所述時間或相位為包括在定時信號處理單元115c中的延遲電路DC對數據選通信號DQS進行延遲的時間或相位。
從延遲電路DC輸出的經延遲的第一數據DQ_delay可被發送至第二觸發器FF2。第二觸發器FF2可與從定時信號處理單元115c接收的內部信號iDQS同步地儲存和輸出經延遲的第一數據DQ_delay。換句話說，第二觸發器FF2可將經延遲的第一數據DQ_delay重新設置。由第二觸發器FF2重新設置的數據可透過第四發送節點TX4被發送至第六端子T6。
圖11是例示要輸入到圖10的介面晶片113c的信號和從介面晶片113c輸出的信號的時序圖。
圖11中所示的是在半導體記憶體裝置110的寫入操作期間要輸入到介面晶片113c的信號或從介面晶片113c輸出的信號。
參照圖1至圖3、圖10和圖11，數據選通信號DQS可在第一時間T1開始週期性地切換（或轉變）。例如，記憶體控制器120可在對半導體記憶體裝置110執行寫入操作的同時使數據選通信號DQS週期性地切換。當數據選通信號DQS週期性地切換時，控制信號PER也可在第一時間T1被致能。
在一個實施方式中，可在數據選通信號DQS已經開始週期性地切換之後經過與至少一個週期對應的時間（或相位）之後失能控制信號PER。例如，控制信號PER可保持在致能狀態直到數據選通信號DQS切換三次。可在數據選通信號DQS已經開始週期性地切換之後經過與至少一個週期對應的時間（或相位）之後的第二時間T2失能控制信號PER。在各種實施方式中，雖然未示出，但是可根據從記憶體控制器120輸出的寫入致能信號/WE來致能或失能控制信號PER。
在控制信號PER被致能的同時，多工器MUX可輸出數據選通信號DQS作為延遲鎖定迴路DLL的定時信號。因此，在控制信號PER被致能的同時，定時信號TS的波形可按照與數據選通信號DQS相同的方式在兩個週期之間切換（或轉變）。在定時信號TS根據數據選通信號DQS而切換（或轉變）時，延遲鎖定迴路DLL的相位檢測器D6可檢測與定時信號TS的四分之一週期對應的鎖定延遲。
在控制信號PER被致能的同時，也就是說，在延遲鎖定迴路DLL檢測鎖定延遲的同時，介面晶片113a可以不輸出任何信號。例如，在控制信號PER被致能的同時，相位檢測器D6可以不輸出代碼B[6:1]。因此，即使當定時信號TS切換（或轉變）時，內部信號iDQS也可保持在失能狀態。
當在數據選通信號DQS已經開始切換（或轉變）之後經過預定時間（至少一個週期）時，多工器MUX可輸出經延遲的數據選通信號DQS_delay作為定時信號TS。換句話說，當控制信號PER被失能時，多工器MUX可輸出經延遲的數據選通信號DQS_delay作為定時信號TS。因此，在控制信號PER被失能之後，經延遲的數據選通信號DQS_delay可作為內部信號iDQS而被輸出。
透過第五端子T5和第四接收節點RX4接收的第一數據DATA1可由延遲電路DC發送為經延遲的第一數據DQ_delay。此後，經延遲的第一數據DQ_delay可被發送至第二觸發器FF2。第二觸發器FF2可與從定時信號處理單元115c接收的內部信號iDQS同步地儲存和輸出第一數據DATA1。換句話說，第二觸發器FF2可將第一數據DATA1重新設置。由第二觸發器FF2重新設置的第一數據DATA1'可透過第四發送節點TX4被發送至第六端子T6。因此，因為要被輸出至第六端子T6的數據根據具有與經延遲的數據選通信號DQS_delay的相位相同的相位的內部信號iDQS來輸出，所以所述數據可在第三時間彼此同步，然後被輸出至記憶體單元111。
在圖7至圖9的實施方式中，當延遲鎖定迴路DLL執行鎖相操作時，需要鎖定時間。因此，延遲鎖定迴路DLL在由「Latency 2」限定的數據選通信號DQS的虛擬切換週期期間檢測鎖定延遲。然而，圖10和圖11所示的實施方式可設置有延遲電路DC，該延遲電路DC將要輸入的數據選通信號DQS和要從記憶體控制器120輸入到第五端子T5的第一數據DATA1延遲相同的相位或時間。因此，介面晶片113c可將第一數據DATA1重新設置而不影響儲存裝置100的操作性能（例如，速度）。因此，使用者可選擇性地使用在NAND快閃記憶體的標準中定義的「Latency 2」作為選項。
在一個實施方式中，在描述為透過圖2和圖3中的介面晶片113發送的信號當中，除了參照圖10描述的信號之外的信號可穿過介面晶片113c而沒有單獨的處理操作或相交互操作。
圖12示出了根據本發明的第二實施方式的介面晶片113d。
參照圖12，介面晶片113d可包括定時信號處理單元115d、數據重新定時單元117d和命令識別單元119d。
與圖10的介面晶片113c相比，介面晶片113d還可包括命令識別單元119d。命令識別單元119d可透過第七端子T7從記憶體控制器120接收位址鎖存致能信號ALE、命令鎖存致能信號CLE、寫入致能信號/WE以及第一晶片致能信號/CE1至第N晶片致能信號/CEN（即，CE[N:1]）。第七端子T7可與圖2中所示的介面晶片113的被配置為分別接收位址鎖存致能信號ALE、命令鎖存致能信號CLE、寫入致能信號/WE以及第一晶片致能信號/CE1至第N晶片致能信號/CEN的焊盤對應。命令識別單元119d可透過第五端子T5接收第一數據DATA1。
命令識別單元119d可透過第八端子T8將位址鎖存致能信號ALE、命令鎖存致能信號CLE、寫入致能信號/WE和第一晶片致能信號/CE1至第N晶片致能信號/CEN輸出至記憶體單元111。第八端子T8可與圖3中所示的介面晶片113的被配置為分別輸出位址鎖存致能信號ALE、命令鎖存致能信號CLE、寫入致能信號/WE和第一晶片致能信號/CE1至第N晶片致能信號/CEN的焊盤對應。
命令識別單元119d可包括第六接收節點RX6、第六發送節點TX6和命令解碼器CD。
第六接收節點RX6可從第七端子T7接收位址鎖存致能信號ALE、命令鎖存致能信號CLE、寫入致能信號/WE和第一晶片致能信號/CE1至第N晶片致能信號/CEN。透過第六接收節點RX6接收到的位址鎖存致能信號ALE、命令鎖存致能信號CLE、寫入致能信號/WE和第一晶片致能信號/CE1至第N晶片致能信號/CEN可被傳送至命令解碼器CD。
命令解碼器CD可基於從第七端子T7接收的位址鎖存致能信號ALE、命令鎖存致能信號CLE、寫入致能信號/WE和第一晶片致能信號/CE1至第N晶片致能信號/CEN來確定從第五端子T5接收的信號是否是第一命令CMD1。例如，當記憶體控制器120致能第一晶片致能信號/CE1至第N晶片致能信號/CEN中的一個（例如，達到邏輯低位準），致能命令鎖存致能信號CLE（例如，達到邏輯高位準），失能位址鎖存致能信號ALE（例如，達到邏輯低位準），致能寫入致能信號/WE（例如，達到邏輯低位準），然後失能寫入致能信號/WE（例如，達到邏輯高位準）時，介面晶片113可識別出透過第五端子T5接收到第一命令CMD1。
當透過第五端子T5接收到第一命令CMD1時，命令解碼器CD可確定接收到的第一命令CMD1是讀取命令還是寫入命令。命令解碼器CD可根據確定結果對控制信號RW進行控制。例如，如果第一命令CMD1是讀取命令，則命令解碼器CD可以將控制信號RW控制為第一值。如果第一命令CMD1是寫入命令，則命令解碼器CD可將控制信號RW控制為第二值。如果第一命令CMD1既不是讀取命令也不是寫入命令，則命令解碼器CD可失能控制信號RW。可將控制信號RW發送至定時信號處理單元115d。
命令解碼器CD可透過第六發送節點TX6將位址鎖存致能信號ALE、命令鎖存致能信號CLE、寫入致能信號/WE和第一晶片致能信號/CE1至第N晶片致能信號/CEN發送至第八端子T8。
透過第一端子T1和第一接收節點RX1接收的讀取致能信號/RE可被發送至第一多工器MUX1。讀取致能信號/RE可透過第一發送節點TX1被發送至第二端子T2。
透過第三端子T3和第二接收節點RX2接收的數據選通信號DQS可被發送至延遲電路DC和第一多工器MUX1。透過第四端子T4和第三接收節點RX3接收的數據選通信號DQS可被發送至第一多工器MUX1。
第一多工器MUX1可接收來自第一接收節點RX1的讀取致能信號/RE、來自第二接收節點RX2的數據選通信號DQS、來自延遲電路DC的延遲的數據選通信號DQS_delay、來自第三接收節點RX3的數據選通信號DQS以及來自命令解碼器CD的控制信號RW。當控制信號RW指示讀取操作時，第一多工器MUX1可向延遲鎖定迴路DLL發送從第一接收節點RX1接收的讀取致能信號/RE和從第三接收節點RX3接收的數據選通信號DQS。當控制信號RW指示寫入操作時，第一多工器MUX1可根據控制信號PER向延遲鎖定迴路DLL發送從第二接收節點RX2接收的數據選通信號DQS或從延遲電路DC接收的經延遲的數據選通信號DQS_delay。
延遲鎖定迴路DLL可在讀取操作期間接收來自第一接收節點RX1的讀取致能信號/RE和來自第三接收節點RX3的數據選通信號DQS。如參照圖4至圖6所述，延遲鎖定迴路DLL可從讀取致能信號/RE檢測與四分之一週期對應的鎖定延遲，並且可使用檢測到的鎖定延遲來輸出從數據選通信號DQS延遲了四分之一週期的內部信號iDQS。內部信號iDQS可被發送至數據重新定時單元117d，並透過第三發送節點TX3和第三端子T3被輸出為數據選通信號DQS。
在寫入操作期間，延遲鎖定迴路DLL可根據控制信號PER接收從第二接收節點RX2接收的數據選通信號DQS或者從延遲電路DC接收的經延遲的數據選通信號DQS_delay。
如參照圖10和圖11所述，當從數據選通信號DQS檢測到與四分之一週期對應的鎖定延遲之後失能控制信號PER時，延遲鎖定迴路DLL可將從延遲電路DC接收的經延遲的數據選通信號DQS_delay作為內部信號iDQS輸出。內部信號iDQS可被發送至數據重新定時單元117d，並透過第二發送節點TX2和第四端子T4被輸出為數據選通信號DQS。
在數據重新定時單元117d中，在讀取操作期間，如參照圖4至圖6所述，第一觸發器FF1可與內部信號iDQS同步地將透過第六端子T6和第五接收節點RX5接收的第一數據DATA1重新設置。在寫入操作期間，如參照圖10至圖11所述，第二觸發器FF2可與內部信號iDQS同步地將透過使用延遲電路DC對透過第五端子T5和第四接收節點RX4接收的第一數據DATA1進行延遲而產生的經延遲的第一數據DQ_delay重新設置。重新設置的數據可經由第四發送節點TX4透過第六端子T6輸出。
如上所述，介面晶片113d可在讀取操作或寫入操作期間，對要在記憶體控制器120與半導體記憶體裝置110之間交換的第一數據DATA1進行重新定時。介面晶片113d的重新定時操作可由儲存裝置100的正常操作（在該操作被執行時）隱藏而不需要單獨的時間。因此，介面晶片113d可將第一數據DATA1重新設置，而不妨礙儲存裝置100的操作性能（或操作速度），從而可提高儲存裝置100的可靠性。
圖13例示了根據本發明的其它實施方式的介面晶片113e。
參照圖13，介面晶片113e可包括定時信號處理單元115e、數據重新定時單元117e和命令識別單元119e。介面晶片113e可選擇性地執行對第一數據DATA1進行重新定時的操作。
與圖12的定時信號處理單元115d相比，定時信號處理單元115e還可包括第二多工器MUX2和第三多工器MUX3。第二多工器MUX2可從延遲鎖定迴路DLL接收內部信號iDQS，並透過第四端子T4和第三接收節點RX3接收數據選通信號DQS。回應於致能信號EN，第二多工器MUX2可將內部信號iDQS或數據選通信號DQS發送至第三發送節點TX3。
第三多工器MUX3可從延遲鎖定迴路DLL接收內部信號iDQS，並且透過第三端子T3和第二接收節點RX2接收數據選通信號DQS。回應於致能信號EN，第三多工器MUX3可將內部信號iDQS或數據選通信號DQS發送至第二發送節點TX2。
與圖12的數據重新定時單元117d相比，數據重新定時單元117e還可包括第四多工器MUX4和第五多工器MUX5。第四多工器MUX4可從第一觸發器FF1接收重新設置的第一數據DATA1'，並且可透過第六端子T6和第五接收節點RX5接收第一數據DATA1。回應於致能信號EN，第四多工器MUX4可將重新設置的第一數據DATA1'或第一數據DATA1發送至第五發送節點TX5。
第五多工器MUX5可從第二觸發器FF2接收重新設置的第一數據DATA1'，並且可透過第五端子T5和第四接收節點RX4接收第一數據DATA1。回應於致能信號EN，第五多工器MUX5可將重新設置的第一數據DATA1'或第一數據DATA1發送至第四發送節點TX4。
當致能信號EN處於致能狀態時，內部信號iDQS可透過第二多工器MUX2或第三多工器MUX3被輸出為數據選通信號DQS。當致能信號EN處於失能狀態時，數據選通信號DQS可透過第二多工器MUX2或第三多工器MUX3輸出。
當致能信號EN處於致能狀態時，與內部信號iDQS同步地重新設置的第一數據DATA1'可透過第四多工器MUX4或第五多工器MUX5輸出。當致能信號EN處於失能狀態時，與內部信號iDQS同步的第一數據DATA1'可透過第四多工器MUX4或第五多工器MUX5輸出。
換句話說，介面晶片113e可根據致能信號EN選擇性地執行重新定時操作。在一個實施方式中，致能信號EN可從記憶體控制器120提供。例如，致能信號EN可被提供至介面晶片113e或半導體記憶體裝置110，並且可根據由記憶體控制器120控制的暫存器的值來產生。
圖14是例示介面晶片113f與記憶體單元111之間的關係的示例的方塊圖。
介面晶片113f可包括用於與第一記憶體晶片111_1至第N記憶體晶片111_N通信的單獨的第一輸入/輸出焊盤DQ1至第k輸入/輸出焊盤DQk。用於介面晶片113f與第一記憶體晶片111_1之間的通信的第一輸入/輸出焊盤DQ1至第k輸入/輸出焊盤DQk可不同於用於介面晶片113f與第N記憶體晶片111_N之間的通信的第一輸入/輸出焊盤DQ1至第k輸入/輸出焊盤DQk。
圖15例示了根據本發明的其它實施方式的介面晶片113f。
參照圖14和圖15，介面晶片113f可包括定時信號處理單元115f、數據重新定時單元117f和命令識別單元119f。數據重新定時單元117f可分別透過多個第六端子T6_1至第六端子T6_N與記憶體晶片111_1至記憶體晶片111_N交換第一數據DATA1、第一位址ADDR1或第一命令CMD1。第六端子T6_1至第六端子T6_N中的每一個可對應於圖14所示的介面晶片113f的第一輸入/輸出焊盤DQ1至第k輸入/輸出焊盤DQk的集合。
與圖13的數據重新定時單元117e相比，數據重新定時單元117f還可包括第六多工器MUX6。第六多工器MUX6可將透過第四發送節點TX4接收的第一數據DATA1、第一命令CMD1或第一位址ADDR1發送至第六端子T6_1至第六端子T6_N中的一個。例如，第六多工器MUX6可接收多個第一晶片致能信號/CE1至第N晶片致能信號/CEN（未示出）。第六多工器MUX6可向第六端子T6_1至第六端子T6_N中的與致能的晶片致能信號對應的第六端子提供第一數據DATA1、第一位址ADDR1或第一命令CMD1。
第六多工器MUX6可將從第六端子T6_1至第六端子T6_N中的一個接收的第一數據DATA1傳送至第五接收節點RX5。
參照圖14和圖15，介面晶片113f被示出為使用不同的輸入/輸出焊盤以與記憶體晶片111_1至記憶體晶片111_N進行通信。在這種情況下，數據重新定時單元117f的第六端子T6_1至第六端子T6_N的數目可與記憶體晶片111_1至記憶體晶片111_N的數目相同。
在一個實施方式中，可將記憶體晶片111_1至記憶體晶片111_N劃分成多個組。每個組可包括兩個或更多個記憶體晶片。介面晶片113f可透過不同的輸入/輸出焊盤與多個組通信。在這種情況下，數據重新定時單元117f的第六端子的數目可與組的數目相同。包括在每個組中的兩個或更多個記憶體晶片可共用單個第六端子。
圖16是例示根據與本發明的圖12相關聯的實施方式的儲存裝置200的方塊圖。
參照圖16，儲存裝置200可包括多個半導體記憶體裝置210、記憶體控制器220和RAM 230。每個半導體記憶體裝置210可包括記憶體單元211和介面晶片213。每個半導體記憶體裝置210可具有與參照圖2至圖15描述的半導體記憶體裝置110相同的結構，並且可按照與半導體記憶體裝置110相同的方式操作。記憶體單元211可由多個記憶體晶片形成。介面晶片213可在多個記憶體晶片與記憶體控制器220之間執行重新定時操作。
記憶體控制器220可透過公共通道與多個半導體記憶體裝置210與第一數據DATA1、第一命令CMD1和第一位址ADDR1通信。記憶體控制器220可透過公共通道與多個半導體記憶體裝置210交換控制信號CTRL'。控制信號CTRL'可包括命令鎖存致能信號CLE、位址鎖存致能信號ALE、讀取致能信號/RE、寫入致能信號/WE和寫入保護信號/WP。
記憶體控制器220可透過不同通道連同多個半導體記憶體裝置210與晶片致能信號/CE和準備/繁忙信號R/nB通信。記憶體控制器220可控制晶片致能信號/CE，使得半導體記憶體裝置210或包括在每個半導體記憶體裝置210中的記憶體單元211可被單獨地選擇。此外，記憶體控制器220可基於準備/繁忙信號R/nB來確定半導體記憶體裝置210和包括在每個半導體記憶體裝置210中的記憶體晶片211是否處於可通信狀態。
圖17是例示根據與本發明的圖13相關聯的實施方式的儲存裝置300的方塊圖。
參照圖17，儲存裝置300可包括多個半導體記憶體裝置310、記憶體控制器320和RAM 330。每個半導體記憶體裝置310可包括記憶體單元311和介面晶片313。每個半導體記憶體裝置310可具有與參照圖2至圖15描述的半導體記憶體裝置110相同的結構。並且可按照與半導體記憶體裝置110相同的方式操作。記憶體單元311可由多個記憶體晶片形成。介面晶片313可在多個記憶體晶片與記憶體控制器320之間執行重新定時操作。
半導體記憶體裝置310可透過多個通道CH與記憶體控制器320進行通信。耦接至不同通道CH的半導體記憶體裝置310可獨立地與記憶體控制器320進行通信。在每個通道CH中，記憶體控制器320可透過公共通道與對應的半導體記憶體裝置310通信第一數據DATA1、第一命令CMD1和第一位址ADDR1。在每個通道CH中，記憶體控制器320可透過公共通道與對應的半導體記憶體裝置310交換控制信號CTRL'。控制信號CTRL'可包括命令鎖存致能信號CLE、位址鎖存致能信號ALE、讀取致能信號/RE、寫入致能信號/WE和寫入保護信號/WP。
在每個通道CH中，記憶體控制器320可透過不同的通道連同對應的半導體記憶體裝置310與晶片致能信號/CE和準備/繁忙信號R/nB通信。在每個通道CH中，記憶體控制器310可控制晶片致能信號/CE，使得對應的半導體記憶體裝置310或包括在每個對應的半導體記憶體裝置310中的記憶體單元311可被單獨地選擇。此外，在每個通道CH中，記憶體控制器320可基於準備/繁忙信號R/nB來確定對應的半導體記憶體裝置310和包括在每個對應的半導體記憶體裝置310中的記憶體晶片310是否處於可通信狀態。
圖18是例示根據與本發明的圖15相關聯的實施方式的儲存裝置400的方塊圖。
參照圖18，儲存裝置400可包括半導體記憶體裝置410、記憶體控制器420、RAM 430和介面晶片440。介面晶片440可設置在半導體記憶體裝置410的外部，而不設置在半導體記憶體裝置410的內部。介面晶片440可將半導體記憶體裝置410與記憶體控制器420之間的第一數據DATA1重新設置。
半導體記憶體裝置410可由多個記憶體晶片形成。介面晶片440可與多個記憶體晶片通信。
圖19是例示根據本發明的實施方式的記憶體系統120的方塊圖。
參照圖1和圖18，記憶體系統120可包括匯流排121、處理器122、RAM 123、主機介面124、記憶體介面125和緩衝器控制電路127。
匯流排121可提供記憶體系統120的組件之間的通道。例如，從外部主機裝置提供到記憶體系統120的第二命令CMD2和第二位址ADDR2可透過匯流排121被發送至處理器122。處理器122可基於第二命令CMD2和第二位址ADDR2產生第一命令CMD1和第一位址ADDR1。第一命令CMD1和第一位址ADDR1可透過匯流排121被發送至記憶體介面125。換句話說，匯流排121可提供在主機介面124、處理器122和記憶體介面125之間透過其發送命令和位址的路徑。另外，匯流排121可提供處理器122透過其控制主機介面124、記憶體介面125和緩衝器控制電路127的控制通道。匯流排121可提供處理器122透過其接入RAM 123的接入通道。
處理器122可控制記憶體系統120的整體操作並執行邏輯操作。處理器122可透過主機介面124與外部主機裝置進行通信。處理器122可將透過主機介面124接收的第二命令CMD2或第二位址ADDR2儲存在RAM 123中。處理器122可根據儲存在RAM 123中的命令或位址產生第一命令CMD1和第一位址ADDR1，並且可透過記憶體介面125輸出所產生的第一命令CMD1和第一位址ADDR1。
例如，第二位址ADDR2可以是在主機裝置中使用的邏輯位址，並且第一位址ADDR1可以是在半導體記憶體裝置110中使用的物理位址。處理器122可將用於將第二位址ADDR2轉換為第一位址ADDR1的資訊載入在RAM 123上，並且可參考載入在RAM 123上的資訊
在處理器122的控制下，透過主機介面124接收的數據可透過緩衝器控制電路127輸出。透過緩衝器控制電路127接收的數據可在處理器122的控制下被發送至記憶體介面125。在處理器122的控制下，透過記憶體介面125接收的數據可透過緩衝器控制電路127輸出。處理器122可將透過緩衝器控制電路127接收的數據輸出至主機介面124或記憶體介面125。
RAM 123可作為處理器122的工作記憶體、高速緩衝記憶體或緩衝記憶體。RAM 123可儲存要由處理器122執行的代碼和命令。RAM 123可儲存要由處理器122處理的數據。RAM 123可包括靜態RAM（SRAM）。
主機介面124可在處理器122的控制下與外部主機裝置進行通信。主機介面124可使用諸如通用序列匯流排（USB）、串列AT附件（SATA）、高速晶片互連（HSIC）、小型電腦系統介面（SCSI）、火線、週邊元件互連（PCI）、快速PCI（PCIe）、快速非揮發性記憶體（NVMe）、通用快閃記憶體（UFS）、安全數位卡（SD）、多媒體卡（MMC）、嵌入式MMC（eMMC）等的各種通信方法中的至少一種來執行通信。
主機介面124可透過匯流排121將從主機裝置接收的第二命令CMD2和第二位址ADDR2發送至處理器122。主機介面124可透過數據通道將從主機裝置接收的第二數據DATA2發送至緩衝器控制電路127。主機介面124可將從緩衝器控制電路127接收的第二數據DATA2輸出至主機設備。
記憶體介面125可在處理器122的控制下與半導體記憶體裝置110（參見圖1）通信。記憶體介面125可透過匯流排121從處理器122接收第一命令CMD1和第一位址ADDR1。記憶體介面125可將第一命令CMD1和第一位址ADDR1輸出至半導體記憶體裝置110。另外，記憶體介面125可基於第一命令CMD1和第一位址ADDR1產生控制信號CTRL，並且可將所產生的控制信號CTRL輸出至半導體記憶體裝置110。
記憶體介面125可透過數據通道DC從緩衝器控制電路127接收第一數據DATA1。記憶體介面125可將透過數據通道DC接收的第一數據DATA1輸出至半導體記憶體裝置110。記憶體介面125可從半導體記憶體裝置110接收控制信號CTRL和第一數據DATA1。記憶體介面125可透過數據通道DC將從半導體記憶體裝置110接收的第一數據DATA1發送至緩衝器控制電路127。
記憶體介面125可包括錯誤校正塊126。錯誤校正塊126可執行錯誤校正操作。錯誤校正塊126可基於要透過記憶體介面125輸出至半導體記憶體裝置110的第一數據DATA1產生用於執行錯誤校正操作的同位檢查。可將所產生的同位檢查連同第一數據DATA1一起寫入半導體記憶體裝置110中。當從半導體記憶體裝置110接收到第一數據DATA1時，也可接收與第一數據DATA1相關聯的同位檢查。錯誤校正塊（ECC）126可使用透過記憶體介面125接收的第一數據DATA1和同位檢查來校正第一數據DATA1中的錯誤。
緩衝器控制電路127可在處理器122的控制下控制RAM 123。緩衝器控制電路127可將數據寫入RAM 130（參見圖1）中並從RAM 130讀取數據。
在一個實施方式中，處理器122可使用代碼來控制記憶體控制器120。處理器122可從設置在記憶體控制器120中的非揮發性記憶體（例如，唯讀記憶體）讀取代碼，並且可將所讀取的代碼儲存在RAM 123中以用於執行。在一個實施方式中，處理器122可將透過記憶體介面125接收的代碼儲存在RAM 123中以用於執行。
在一個實施方式中，記憶體介面125或處理器122還可對要寫入半導體記憶體裝置110的第一數據DATA1執行隨機化操作。隨機化操作可以是對第一數據DATA1任意編碼或根據預定規則進行編碼以防止在第一數據DATA1中產生特定模式的操作。記憶體介面125或處理器122可對從半導體記憶體裝置110讀取的第一數據DATA1執行去隨機化操作。
在一個實施方式中，記憶體介面125或處理器122可進一步執行加密操作，以便提高要寫入半導體記憶體裝置110中的第一數據DATA1的安全性。記憶體介面125或處理器122還可對從半導體記憶體裝置110讀取的第一數據DATA1執行解密操作。加密操作和解密操作可根據諸如數據加密標準（DES）這樣的標準協定和高級加密標準（AES）來執行。
在一個實施方式中，記憶體系統120可被配置為提供輔助電源。例如，記憶體系統120可將從主機裝置提供的電力儲存在諸如超級電容器這樣的充電單元中。當從主機裝置提供的電源突然中斷時，記憶體系統120可使用儲存在充電單元中的電力作為輔助電源。記憶體系統120可對記憶體系統120的操作狀態執行備份操作，或者可使用輔助電源來寫入尚未儲存在半導體記憶體裝置110中的數據。記憶體系統120可使用輔助電源來執行正常的斷電順序。
圖20是例示根據本發明的其它實施方式的儲存裝置500的方塊圖。
參照圖20，儲存裝置500包括半導體記憶體裝置510和記憶體控制器520。半導體記憶體裝置510可包括記憶體單元511和介面晶片513。
儲存裝置500不包括RAM。記憶體控制器520可使用內部RAM代替外部RAM來操作。
圖21是例示圖20的記憶體控制器520的方塊圖。
參照圖21，記憶體控制器520可包括匯流排521、處理器522、RAM 523、主機介面524和記憶體介面525。
匯流排521可提供記憶體控制器520的組件之間的通道。
處理器522可控制記憶體控制器520的整體操作並執行邏輯操作。處理器522可透過主機介面524與外部主機裝置進行通信。處理器522可將透過主機介面524接收的第二命令CMD2或第二位址ADDR2儲存在RAM 523中。處理器522可根據儲存在RAM 523中的命令或位址產生第一命令CMD1和第一位址ADDR1，並且可透過記憶體介面525輸出所產生的第一命令CMD1和第一位址ADDR1。
例如，第二位址ADDR2可以是在主機裝置中使用的邏輯位址，並且第一位址ADDR1可以是在半導體記憶體裝置510（參見圖20）中使用的物理位址。處理器522可將用於將第二位址ADDR2轉換為第一位址ADDR1的資訊載入在RAM 523上，並且可參考載入在RAM 523上的資訊。
處理器522可將透過主機介面524接收的第二數據DATA2儲存在RAM 523中。處理器522可將儲存在RAM 523中的數據作為第一數據DATA1發送至記憶體介面525。處理器522可將透過記憶體介面525接收的第一數據DATA1儲存在RAM 523中。處理器522可透過記憶體介面525將儲存在RAM 523中的數據作為第二數據DATA2輸出。
RAM 523可被作為處理器522的工作記憶體、高速緩衝記憶體或緩衝記憶體。RAM 523可儲存要由處理器522執行的代碼和命令。RAM 523可儲存要由處理器522處理的數據。RAM 523可儲存要寫入半導體記憶體裝置510中的第一數據DATA1或從半導體記憶體裝置510讀取的第一數據DATA1。RAM 523可包括SRAM。
主機介面524可在處理器522的控制下與外部主機裝置進行通信。主機介面524可使用諸如通用序列匯流排（USB）、串列AT附件（SATA）、高速晶片互連（HSIC）、小型電腦系統介面（SCSI）、火線、週邊元件互連（PCI）、快速PCI（PCIe）、快速非揮發性記憶體（NVMe）、通用快閃記憶體（UFS）、安全數位卡（SD）、多媒體卡（MMC）、嵌入式MMC（eMMC）等的各種通信方法中的至少一種來執行通信。
主機介面524可透過匯流排521將從主機裝置接收的第二命令CMD2和第二位址ADDR2發送至處理器522。主機介面524可透過匯流排521將從主機裝置接收的第二數據DATA2發送至RAM 523。主機介面524可透過匯流排521將從RAM 523接收的第二數據DATA2輸出至主機裝置。
記憶體介面525可在處理器522的控制下與半導體記憶體裝置510進行通信。記憶體介面525可透過匯流排521從處理器522接收第一命令CMD1和第一位址ADDR1。記憶體介面525可將第一命令CMD1和第一位址ADDR1輸出至半導體記憶體裝置510。另外，記憶體介面525可基於第一命令CMD1和第一位址ADDR1產生控制信號CTRL，並且可將所產生的控制信號CTRL輸出至半導體記憶體裝置510。
記憶體介面525可透過匯流排521將從RAM 523接收的第一數據DATA1輸出至半導體記憶體裝置510。記憶體介面525可從半導體記憶體裝置510接收控制信號CTRL和第一數據DATA1。記憶體介面521可透過匯流排521將從半導體記憶體裝置510接收的第一數據DATA1發送至RAM 523。
記憶體介面525可包括錯誤校正塊（ECC）526。錯誤校正塊526可執行錯誤校正操作。錯誤校正塊526可基於要透過記憶體介面525被輸出至半導體記憶體裝置510的第一數據DATA1產生用於執行錯誤校正操作的同位檢查。可將所產生的同位檢查連同第一數據DATA1一起寫入半導體記憶體裝置510中。當從半導體記憶體裝置510接收到第一數據DATA1時，也可接收與第一數據DATA1相關聯的同位檢查。錯誤校正塊526可使用透過記憶體介面525接收的第一數據DATA1和同位檢查來校正第一數據DATA1中的錯誤。
在一個實施方式中，處理器522可使用代碼來控制記憶體控制器520。處理器522可從設置在記憶體控制器520中的非揮發性記憶體（例如，唯讀記憶體）讀取代碼，並且可將所讀取的代碼儲存在RAM 523中以用於執行。在一個實施方式中，處理器522可將透過記憶體介面525接收的代碼儲存在RAM 523中以用於執行。
在一個實施方式中，記憶體介面525或處理器522還可對要寫入半導體記憶體裝置510的第一數據DATA1執行隨機化操作。隨機化操作可以是對第一數據DATA1任意編碼或根據預定規則進行編碼以防止在第一數據DATA1中產生特定模式的操作。記憶體介面525或處理器522可對從半導體記憶體裝置510讀取的第一數據DATA1執行去隨機化操作。
在一個實施方式中，記憶體介面525或處理器522可進一步執行加密操作，以便提高要寫入半導體記憶體裝置510中的第一數據DATA1的安全性。記憶體介面525或處理器522還可對從半導體記憶體裝置510讀取的第一數據DATA1執行解密操作。加密操作和解密操作可根據諸如數據加密標準（DES）這樣的標準協定和高級加密標準（AES）來執行。
在一個實施方式中，記憶體系統520可被配置為提供輔助電源。例如，記憶體系統520可將從主機裝置提供的電力儲存在諸如超級電容器這樣的充電單元中。當從主機裝置提供的電源突然中斷時，記憶體系統520可使用儲存在充電單元中的電力作為輔助電源。記憶體系統520可對記憶體系統520的操作狀態執行備份操作，或者可使用輔助電源來寫入尚未儲存在半導體記憶體裝置510中的數據。記憶體系統520可使用輔助電源來執行正常的斷電順序。
圖22是例示根據本發明的實施方式的半導體記憶體裝置110的方塊圖。
參照圖1和圖22，半導體記憶體裝置110可包括記憶體單元陣列11122、位址解碼電路11322、頁緩衝電路115、數據輸入/輸出（I/O）電路117和控制邏輯電路119。在一個實施方式中，例如，介面晶片113可包括位址解碼電路11322。在一個實施方式中，例如，記憶體單元111可包括記憶體單元陣列11122。
記憶體單元陣列11122可以包括多個記憶體塊BLK1至記憶體塊BLKz。記憶體塊BLK1至記憶體塊BLKz中的每一個可包括多個記憶體單元。記憶體塊BLK1至記憶體塊BLKz中的每一個可透過至少一條源極選擇線SSL、多條字元線WL和至少一條汲極選擇線DSL耦接至位址解碼電路11322。每個記憶體塊BLK1至記憶體塊BLKz可透過多條位元線BL聯結至頁緩衝電路115。記憶體塊BLK1至記憶體塊BLKz可共同聯結至位元線BL。記憶體塊BLK1至記憶體塊BLKz的記憶體單元可具有相同的結構。在一個實施方式中，記憶體塊BLK1至記憶體塊BLKz中的每一個可以是擦除操作的單元。記憶體單元陣列11122的記憶體單元可基於記憶體塊來進行擦除。包括在每個記憶體塊中的記憶體單元可被同時擦除。
位址解碼電路11322可透過多條源級選擇線SSL、多條字元線WL和多條汲極選擇線DSL耦接至記憶體單元陣列11122。位址解碼電路11322可在控制邏輯電路119的控制下進行操作。位址解碼電路11322可從記憶體控制器120接收第一位址ADDR1。位址解碼電路11322可對所接收的第一位址ADDR1進行解碼，並且可根據解碼後的位址來控制要施加至字元線WL的電壓。
例如，在寫入操作期間，位址解碼電路11322可將編程電壓VGPM施加至由第一位址ADDR1指示的被選記憶體塊的被選字元線，並且還可將通過電壓VPASS施加至被選記憶體塊的未選字元線。在讀取操作期間，位址解碼電路11322可將選擇讀取電壓VRD施加至由第一位址ADDR1指示的被選記憶體塊的被選字元線，並且還可將未選讀取電壓VREAD施加至被選記憶體塊的未選字元線。在擦除操作期間，位址解碼電路11322可將擦除電壓（例如，接地電壓）施加至由第一位址ADDR1指示的被選記憶體塊的字元線。
頁緩衝電路115可以透過位元線BL耦接至記憶體單元陣列11122。頁緩衝電路115可透過多條數據線DL耦接至數據輸入/輸出電路117。頁緩衝電路115可在控制邏輯電路119的控制下進行操作。
頁緩衝電路115可儲存要寫入記憶體單元陣列11122的記憶體單元中的數據或從記憶體單元讀取的數據。在寫入操作期間，頁緩衝電路115可儲存要寫入記憶體單元中的數據。頁緩衝電路115可基於所儲存的數據來偏置多條位元線BL。在寫入操作期間，頁緩衝電路115可作為寫入驅動器。在讀取操作期間，頁緩衝電路115可感測多條位元線BL的電壓，並且可儲存感測結果。在寫入操作期間，頁緩衝電路115可作為感測放大器。
數據輸入/輸出電路117可透過數據線DL耦接至頁緩衝電路115。數據輸入/輸出電路117可與記憶體控制器120交換第一數據DATA1。
數據輸入/輸出電路117可臨時儲存從記憶體控制器120接收的第一數據DATA1。數據輸入/輸出電路117可將儲存的數據發送至頁緩衝電路115。數據輸入/輸出電路117可臨時儲存從頁緩衝電路115接收的數據DATA。數據輸入/輸出電路117可將所儲存的數據DATA發送至記憶體控制器120。數據輸入/輸出電路117可作為緩衝記憶體。
控制邏輯電路119可從記憶體控制器120接收第一命令CMD1和控制信號CTRL。控制邏輯電路119可對接收到的第一命令CMD1進行解碼，並根據解碼後的命令來控制半導體記憶體裝置110的整體操作。
圖23是例示可作為圖22的記憶體塊BLK1至記憶體塊BLKz中的任何一個的記憶體塊BLKa的電路圖。
參照圖23，記憶體塊BLKa可包括多個單元串CS11至單元串CS1m和多個單元串CS21至單元串CS2m。在一個實施方式中，單元串CS11至單元串CS1m和單元串CS21至單元串CS2m中的每一個可被形成為「U」形。在記憶體塊BLKa中，可沿行方向（即，正（+）X方向）佈置m個單元串。在圖23中，例示了沿列方向（即，正（+）Y方向）佈置兩個單元串。然而，這是為了便於說明而例示的，將理解的是，可在列方向上佈置三個或更多個單元串。
單元串CS11至單元串CS1m和單元串CS21至單元串CS2m中的每一個可包括至少一個源極選擇電晶體SST、至少一個或更多個源極側虛擬記憶體單元SDC1和至少一個或更多個源極側虛擬記憶體單元SDC2、第一正常記憶體單元MC1至第n正常記憶體單元MCn、管電晶體PT、至少一個或更多個汲極側虛擬記憶體單元DDC1和至少一個或更多個汲極側虛擬記憶體單元DDC2以及至少一個汲極選擇電晶體DST。
選擇電晶體SST和選擇電晶體DST、虛擬記憶體單元SDC1、虛擬記憶體單元SDC2、虛擬記憶體單元DDC1和虛擬記憶體單元DDC2以及正常記憶體單元MC1至正常記憶體單元MCn可具有彼此相似的結構。在一個實施方式中，選擇電晶體SST和選擇電晶體DST、虛擬記憶體單元SDC1、虛擬記憶體單元SDC2、虛擬記憶體單元DDC1和虛擬記憶體單元DDC2以及正常記憶體單元MC1至正常記憶體單元MCn中的每一個可包括通道層、隧道絕緣層、電荷儲存層和阻擋絕緣層。
每個單元串的源極選擇電晶體SST耦接在公共源極線CSL與源極側虛擬記憶體單元SDC1和源極側虛擬記憶體單元SDC2之間。
在一個實施方式中，佈置在同一行的單元串的源極選擇電晶體可耦接至沿行方向延伸的源極選擇線。佈置在不同行的單元串的源極選擇電晶體可耦接至不同的源極選擇線。在圖23中，第一行的單元串CS11至單元串CS1m的源極選擇電晶體耦接至第一源極選擇線SSL1。第二行的單元串CS21至單元串CS2m的源極選擇電晶體耦接至第二源極選擇線SSL2。
每個單元串可包括兩個源極側虛擬記憶體單元，源極側虛擬記憶體單元SDC1和源極側虛擬記憶體單元SDC2。然而，這是為了便於說明而例示的，將理解的是，可在每個單元串中設置三個或更多個源極側虛擬記憶體單元。每個單元串的源極側虛擬記憶體單元SDC1和源極側虛擬記憶體單元SDC2可串聯連接在源極選擇電晶體SST與正常記憶體單元MC1至正常記憶體單元MCp之間。每個單元串的第一源極側虛擬記憶體單元SDC1的閘極可耦接至第一源極側虛擬字元線SDWL1。每個單元串的第二源極側虛擬記憶體單元SDC2的閘極可耦接至第二源極側虛擬字元線SDWL2。
每個單元串的第一正常記憶體單元MC1至第n正常記憶體單元MCn可耦接在源極側虛擬記憶體單元SDC1和源極側虛擬記憶體單元SDC2與汲極側虛擬記憶體單元DDC1和汲極側虛擬記憶體單元DDC2之間。
第一正常記憶體單元MC1至第n正常記憶體單元MCn可被劃分為第一正常記憶體單元MC1至第p正常記憶體單元MCp和第p+1正常記憶體單元MCp+1至第n正常記憶體單元MCn。第一正常記憶體單元MC1至第p正常記憶體單元MCp可沿與正（+）Z方向相反的方向連續佈置，並且可串聯耦接在源極側虛擬記憶體單元SDC1和源極側虛擬記憶體單元SDC2與管電晶體PT之間。第p+1正常記憶體單元MCp+1至第n正常記憶體單元MCn可沿+Z方向連續佈置，並且可串聯耦接在管電晶體PT與汲極側虛擬記憶體單元DDC1和汲極側虛擬記憶體單元DDC2之間。第一正常記憶體單元MC1至第p正常記憶體單元MCp和第p+1正常記憶體單元MCp+1至第n正常記憶體單元MCn可透過管電晶體PT彼此耦接。每個單元串的第一正常記憶體單元MC1至第n正常記憶體單元MCn的閘極可分別耦接至第一正常字元線WL1至第n正常字元線WLn。
數據可透過第一位元線BL1至第m位元線BLm儲存在第一正常記憶體單元MC1至第n正常記憶體單元MCn中。儲存在第一正常記憶體單元MC1至第n正常記憶體單元MCn中的數據可透過第一位元線BL1至第m位元線BLm讀取。
每個單元串的管電晶體PT的閘極可耦接至管線PL。
每個單元串可包括兩個汲極側虛擬記憶體單元，汲極側虛擬記憶體單元DDC1和汲極側虛擬記憶體單元DDC2。然而，這是為了便於說明而例示的，將理解的是，可在每個單元串中設置三個或更多個汲極側虛擬記憶體單元。每個單元串的汲極側虛擬記憶體單元DDC1和汲極側虛擬記憶體單元DDC2可串聯耦接在汲極選擇電晶體DST與第p+1正常記憶體單元MCp+1至第n正常記憶體單元MCn之間。每個單元串的第一汲極側虛擬記憶體單元DDC1的閘極可耦接至第一汲極側虛擬字元線DDWL1。每個單元串的第二汲極側虛擬記憶體單元DDC2的閘極可耦接至第二汲極側虛擬字元線DDWL2。
每個單元串的汲極選擇電晶體DST可耦接在對應的位元線與汲極側虛擬記憶體單元DDC1和汲極側虛擬記憶體單元DDC2之間。沿行方向佈置的單元串可耦接至沿行方向延伸的汲極選擇線。第一行的單元串CS11至單元串CS1m的汲極選擇電晶體可耦接至第一汲極選擇線DSL1。第二行的單元串CS21至單元串CS2m的汲極選擇電晶體可耦接至第二汲極選擇線DSL2。
沿列方向佈置的單元串可耦接至沿列方向延伸的位元線。在圖23中，第一列的單元串CS11和單元串CS21耦接至第一位元線BL1。第m列的單元串CS1m和單元串CS2m耦接至第m位元線BLm。
在一個實施方式中，可設置偶數字元線和奇數字元線來代替第一位元線BL1至第m位元線BLm。沿行方向佈置的單元串CS11至單元串CS1m或單元串CS21至單元串CS2m的第偶數個單元串可耦接至相應的偶數字元線。沿行方向佈置的單元串CS11至單元串CS1m或單元串CS21至單元串CS2m的第奇數個單元串可耦接至相應的奇數字元線。
在一個實施方式中，虛擬記憶體單元SDC1、虛擬記憶體單元SDC2、虛擬記憶體單元DDC1和虛擬記憶體單元DDC2可被設置為穩定地控制對應單元串的電壓或電流。例如，可設置源極側虛擬記憶體單元SDC1和源極側虛擬記憶體單元SDC2以減小源極選擇電晶體SST與第一正常記憶體單元MC1至第p正常記憶體單元MCp之間的電場。例如，可設置汲極側虛擬記憶體單元DDC1和汲極側虛擬記憶體單元DDC2以減小汲極選擇電晶體DST與第p+1正常記憶體單元MCp+1至第n正常記憶體單元MCn之間的電場。隨著虛擬記憶體單元的數目增加，可提高記憶體塊BLKa的操作的可靠性，同時也會增加記憶體塊BLKa的尺寸。隨著虛擬記憶體單元的數目減少，可減小記憶體塊BLKa的尺寸，但是也會降低少記憶體塊BLKa的操作的可靠性。
為了有效地控制虛擬記憶體單元SDC1、虛擬記憶體單元SDC2、虛擬記憶體單元DDC1和虛擬記憶體單元DDC2，需要虛擬記憶體單元SDC1、虛擬記憶體單元SDC2、虛擬記憶體單元DDC1和虛擬記憶體單元DDC2中的每一個具有期望的閾值電壓。在對記憶體塊BLKa執行擦除操作之前，可對虛擬記憶體單元SDC1、虛擬記憶體單元SDC2、虛擬記憶體單元DDC1和虛擬記憶體單元DDC2的全部或一部分執行預編程操作。當在已經執行預編程操作之後執行擦除操作時，可透過控制要施加至與相應的虛擬記憶體單元SDC1、虛擬記憶體單元SDC2、虛擬記憶體單元DDC1和虛擬記憶體單元DDC2耦接的虛擬字元線SDWL1、虛擬字元線SDWL2、虛擬字元線DDWL1和虛擬字元線DDWL2的電壓，來將虛擬記憶體單元SDC1、虛擬記憶體單元SDC2、虛擬記憶體單元DDC1和虛擬記憶體單元DDC2的閾值電壓調整為期望值。
圖24是例示可作為圖22的記憶體塊BLK1至記憶體塊BLKz中的任何一個的記憶體塊BLKb的電路圖。
參照圖24，第一記憶體塊BLKb可包括多個單元串CS11'至單元串CS1m'和多個單元串CS21'至單元串CS2m'。單元串CS11'至單元串CS1m'和單元串CS21'至單元串CS2m'中的每一個沿正（+）Z方向延伸。單元串CS11'至單元串CS1m'和單元串CS21'至單元串CS2m'中的每一個可包括放置在記憶體塊BLKb下面的基板（未示出）上的至少一個源極選擇電晶體SST、至少一個或更多個源極側虛擬記憶體單元SDC1和至少一個或更多個源極側虛擬記憶體單元SDC2、第一正常記憶體單元MC1至第n正常記憶體單元MCn、至少一個或更多個汲極側虛擬記憶體單元DDC1和至少一個或更多個汲極側虛擬記憶體單元DDC2以及至少一個汲極選擇電晶體DST。
每個單元串的源極選擇電晶體SST可耦接在公共源極線CSL與源極側虛擬記憶體單元SDC1和源極側虛擬記憶體單元SDC2之間。佈置在同一行的單元串（例如，CS11'至CS1m'）的源極選擇電晶體可耦接至相同的源極選擇線（例如，SSL1）。佈置在第一行的單元串CS11'至單元串CS1m'的源極選擇電晶體可耦接至第一源極選擇線SSL1。佈置在第二行的單元串CS21'至單元串CS2m'的源極選擇電晶體可耦接至第二源極選擇線SSL2。
每個單元串的源極側虛擬記憶體單元SDC1和源極側虛擬記憶體單元SDC2可串聯耦接在源極選擇電晶體SST與第一正常記憶體單元MC1至第n正常記憶體單元MCn之間。設置在相同水平的源極側虛擬記憶體單元可耦接至相同的源極側虛擬字元線。第一源極側虛擬記憶體單元SDC1和第二源極側虛擬記憶體單元SDC2的閘極可分別耦接至第一源極側虛擬字元線SDWL1和第二源極側虛擬字元線SDWL2。
每個單元串的第一正常記憶體單元MC1至第n正常記憶體單元MCn可串聯耦接在源極側虛擬記憶體單元SDC1和源極側虛擬記憶體單元SDC2與汲極側虛擬記憶體單元DDC1和汲極側虛擬記憶體單元DDC2之間。第一正常記憶體單元MC1至第n正常記憶體單元MCn的閘極可分別耦接至第一正常字元線WL1至第n正常字元線WLn。
每個單元串的汲極側虛擬記憶體單元DDC1和汲極側虛擬記憶體單元DDC2可串聯耦接在汲極選擇電晶體DST與第一正常記憶體單元MC1至第n正常記憶體單元MCn之間。設置在相同水平的汲極側虛擬記憶體單元可耦接至相同的源極側虛擬字元線。第一汲極側虛擬記憶體單元DDC1和第二汲極側虛擬記憶體單元DDC2的閘極可分別耦接至第一汲極側虛擬字元線DDWL1和第二汲極側虛擬字元線DDWL2。
每個單元串的汲極選擇電晶體DST可耦接在對應的位元線與汲極側虛擬記憶體單元DDC1和汲極側虛擬記憶體單元DDC2之間。沿行方向佈置的單元串的汲極選擇電晶體可耦接至沿行方向延伸的汲極選擇線。第一行的單元串CS11'至單元串CS1m'的汲極選擇電晶體可耦接至第一汲極選擇線DSL1。第二行的單元串CS21'至單元串CS2m'的汲極選擇電晶體可耦接至第二汲極選擇線DSL2。
因此，除了每個單元串不包括管電晶體PT之外，圖24的記憶體塊BLKb可具有與圖23的記憶體塊BLKa的等效電路相似的等效電路。
圖23的記憶體塊BLKa或圖24的記憶體塊BLKb僅用於說明目的。本發明的精神和範圍不限於圖23的記憶體塊BLKa或圖24的記憶體塊BLKb。例如，可增加或減少單元串的行數。當單元串的行數改變時，耦接至多行單元串的汲極選擇線或源極選擇線的數目以及耦接至每個位元線的單元串的數目也可被改變。
可增加或減少單元串的列數。當單元串的列數改變時，耦接至多列單元串的位元線的數目和耦接至每個串選擇線的單元串的數目也可被改變。
可增加或減少每個單元串的高度。例如，可增加或減少堆疊在每個單元串中的汲極選擇電晶體、記憶體單元或源極選擇電晶體的數目。
圖25是例示可作為圖22的記憶體塊BLK1至記憶體塊BLKz中的任意一個的記憶體塊BLKc的電路圖。
參照圖25，記憶體塊BKLc可包括多個串SR。多個串SR可分別耦接至多條位元線BL1至位元線BLn。每個串SR可包括源極選擇電晶體SST、記憶體單元MC和汲極選擇電晶體DST。
每個串SR的源極選擇電晶體SST可耦接在記憶體單元MC與公共源極線CSL之間。串SR的源極選擇電晶體SST可共同耦接至公共源極線CSL。
每個串SR的汲極選擇電晶體DST可耦接在記憶體單元MC與對應的位元線BL之間。串SR的汲極選擇電晶體DST可分別耦接位元線BL1至位元線BLn。在一個實施方式中，例如，汲極選擇線可耦接至汲極選擇電晶體DST。
在每個串SR中，可在源極選擇電晶體SST與汲極選擇電晶體DST之間設置多個記憶體單元MC。在每個串SR中，記憶體單元MC可彼此串聯耦接。在一個實施方式中，例如，源極選擇線可耦接至源極選擇電晶體SST。
在串SR中，設置在從公共源極線CSL起的相同轉彎處的記憶體單元MC可共同耦接至單個字元線。多個串SR的記憶體單元MC可耦接至多條字元線WL1至字元線WLm。
在記憶體塊BLKc中，可基於記憶體塊執行擦除操作。當基於記憶體塊執行擦除操作時，可回應於擦除請求同時擦除記憶體塊BLKc的所有記憶體單元。
圖26是例示根據本發明的實施方式的計算裝置1000的方塊圖。
參照圖26，計算裝置1000可包括處理器1100、記憶體（即，RAM）1200、儲存裝置1300、數據機1400和使用者介面1500。
處理器1100可控制計算裝置1000的整體操作並執行邏輯操作。例如，處理器1100可由單晶片系統（SoC）形成。處理器1100可以是通用處理器、專用處理器或應用處理器。
RAM 1200可與處理器1100通信。RAM 1200可以是處理器1100或計算裝置1000的主記憶體。處理器1100可將代碼或數據臨時儲存在RAM 1200中。處理器1100可使用RAM 1200執行代碼並處理數據。處理器1100可使用RAM 1200來執行諸如作業系統和應用程式的各種軟體。處理器1100可使用RAM 1200來控制計算裝置1000的整體操作。RAM 1200可包括諸如靜態RAM（SRAM）、動態RAM（DRAM）或同步DRAM（SDRAM）這樣的揮發性記憶體，或者諸如相變RAM（PRAM）、磁性RAM（MRAM）、電阻式RAM（RRAM）或鐵電式RAM（FeRAM）這樣的非揮發性記憶體。
儲存裝置1300可與處理器1100通信。儲存裝置1300可被用於長時間儲存數據。換句話說，處理器1100可將要儲存長時間的數據儲存在儲存裝置1300中。儲存裝置1300可儲存用於驅動計算裝置1000的引導映射。儲存裝置1300可儲存諸如作業系統和應用程式這樣的各種軟體的原始程式碼。儲存裝置1300可儲存由諸如作業系統和應用這樣的各種軟體處理的數據。
在一個實施方式中，處理器1100可將儲存在儲存裝置1300中的原始程式碼載入到RAM 1200上，並執行載入在RAM 1200上的代碼，從而驅動諸如作業系統和應用程式這樣的各種軟體。處理器1100可將儲存在儲存裝置1300中的數據載入到RAM 1200上，並處理載入在RAM1200上的數據。處理器1100可將儲存在RAM 1200中的數據的長期數據儲存在儲存裝置1300中。
儲存裝置1300可包括諸如快閃記憶體、相變RAM（PRAM）、磁性RAM（MRAM）、電阻式RAM（RRAM）和鐵電式RAM（FRAM）這樣的的非揮發性記憶體。
數據機1400可在處理器1100的控制下與外部裝置進行通信。例如，數據機1400可按照有線或無線方式與外部裝置進行通信。數據機1400可基於以下無線通訊方式或有線通信方式與外部裝置進行通信，所述無線通訊方式諸如長期演進技術（LTE）、WiMax、全球行動通信系統（GSM）、碼分多重存取（CDMA）、藍牙、近場通信（NFC）、WiFi、射頻識別（RFID）等，所述有線通信方式諸如通用序列匯流排（USB）、串列AT附件（SATA）、高速晶片互連（HSIC）、小型電腦系統介面（SCSI）、火線、週邊元件互連（PCI）、快速PCI（PCIe）、快速非揮發性記憶體（NVMe）、通用快閃記憶體（UFS）、安全數位卡（SD）、安全數位輸入輸出（SDIO）、通用非同步收發器（UART）、串列週邊介面（SPI）、高速SPI（HS-SPI）、RS232、內部積體電路（I2C）、HS-I2C、集成晶片間聲音（I2S）、索尼/飛利浦數位介面（PDIF）、多媒體卡（MMC）、嵌入式MMC（eMMC）等。
使用者介面1500可在處理器1100的控制下與使用者進行通信。例如，使用者介面1500可包括諸如鍵盤、小型鍵盤、按鈕、觸控面板、觸控螢幕、觸控板、觸控球、相機、麥克風、陀螺儀感測器、震動感測器等的使用者輸入介面。使用者介面1500還可包括諸如液晶顯示器（LCD）、有機發光二極體（OLED）顯示裝置、主動矩陣OLED（AMOLED）顯示裝置、LED、揚聲器、電動機等的使用者輸出介面。
儲存裝置1300可包括根據本發明的實施方式的儲存裝置100、儲存裝置200、儲存裝置300、儲存裝置400和儲存裝置500中的至少一個。處理器1100、RAM 1200、數據機1400和使用者介面1500可形成與儲存裝置1300進行通信的主機裝置。雖然為了說明的目的已經公開了本發明的實施方式的示例，但是本領域技術人員將領會到，各種修改、添加和替換是可能的。因此，本發明的範圍必須由所附申請專利範圍和申請專利範圍的等同物而不是前面的描述來限定。
雖然已經公開了本發明的實施方式，但是本領域技術人員將領會到，在不脫離本發明的範圍和精神的情況下，各種修改、添加和替換是可能的。
因此，本發明的範圍必須由所附申請專利範圍和申請專利範圍的等同物而不是前面的描述來限定。
在上述實施方式中，可選擇性地執行或跳過所有步驟。此外，每個實施方式中的步驟不可能總是以常規循序執行。此外，本說明書和附圖中公開的實施方式旨在説明本領域普通技術人員更清楚地理解本發明，而非旨在限制本發明的範圍。換句話說，本發明所屬領域的普通技術人員中的一個將能夠容易地理解，基於本發明的技術範圍可進行各種修改。
已經參照附圖描述了本發明的實施方式，並且在說明書中使用的具體術語或詞語應當根據本發明的精神來解釋而不限制本發明的主題。應當理解，本文描述的基本概念的許多變化和修改仍將落入如所附申請專利範圍及其等同物所限定的本發明的精神和範圍內。
本發明的各種實施方式可提供一種具有提高的可靠性的儲存裝置，以及操作該儲存裝置的方法。
在本文中已經公開了實施方式的示例，並且雖然使用了特定術語，但是這些特定術語僅以一般性和描述性的意義來使用和解釋，而不是出於限制的目的。在某些情況下，如自提交本申請之日起對本領域普通技術人員中的一個來說將明顯的是，除非另外明確指出，否則結合具體實施方式描述的特徵、特性和/或元件可單獨使用，或者與結合其它實施方式描述的特徵、特性和/或元件組合使用。因此，本領域技術人員將理解的是，在不脫離如在申請專利範圍中所闡述的本發明的精神和範圍的情況下，可進行形式和細節方面的各種改變。
100‧‧‧儲存裝置
110‧‧‧半導體記憶體裝置
111‧‧‧記憶體單元
111_1~111_N‧‧‧記憶體晶片
11122‧‧‧記憶體單元陣列
11322‧‧‧位址解碼電路
113‧‧‧介面晶片
115‧‧‧頁緩衝電路
117‧‧‧數據輸入/輸出電路
119‧‧‧控制邏輯電路
113a‧‧‧介面晶片
115a‧‧‧定時信號處理單元
117a‧‧‧數據重新定時單元
113b‧‧‧介面晶片
115b‧‧‧定時信號處理單元
117b‧‧‧數據重新定時單元
113c‧‧‧介面晶片
115c‧‧‧定時信號處理單元
117c‧‧‧數據重新定時單元
113d‧‧‧介面晶片
115d‧‧‧定時信號處理單元
117d‧‧‧數據重新定時單元
119d‧‧‧命令識別單元
113e‧‧‧介面晶片
115e‧‧‧定時信號處理單元
117e‧‧‧數據重新定時單元
119e‧‧‧命令識別單元
113f‧‧‧介面晶片
115f‧‧‧定時信號處理單元
117f‧‧‧數據重新定時單元
119f‧‧‧命令識別單元
120‧‧‧記憶體控制器
121‧‧‧匯流排
122‧‧‧處理器
123‧‧‧RAM
124‧‧‧主機介面
125‧‧‧記憶體介面
126‧‧‧錯誤校正塊
127‧‧‧緩衝器控制電路
130‧‧‧RAM
200‧‧‧儲存裝置
210‧‧‧半導體記憶體裝置
211‧‧‧記憶體單元
213‧‧‧介面晶片
220‧‧‧記憶體控制器
230‧‧‧RAM
300‧‧‧儲存裝置
310‧‧‧半導體記憶體裝置
311‧‧‧記憶體單元
313‧‧‧介面晶片
320‧‧‧記憶體控制器
330‧‧‧RAM
400‧‧‧儲存裝置
410‧‧‧半導體記憶體裝置
420‧‧‧控制器
430‧‧‧RAM
440‧‧‧介面晶片
500‧‧‧儲存裝置
510‧‧‧半導體記憶體裝置
511‧‧‧記憶體單元
513‧‧‧介面晶片
520‧‧‧記憶體控制器
521‧‧‧匯流排
522‧‧‧處理器
523‧‧‧RAM
524‧‧‧主機介面
525‧‧‧記憶體介面
526‧‧‧錯誤校正塊
1000‧‧‧計算裝置
1100‧‧‧處理器
1200‧‧‧RAM
1300‧‧‧儲存裝置
1400‧‧‧數據機
1500‧‧‧使用者介面
/CE‧‧‧晶片致能信號
/CE1~/CEN‧‧‧第一晶片致能信號~第N晶片致能信號
/RE‧‧‧讀取致能信號
/TS‧‧‧反相定時信號
/WE‧‧‧寫入致能信號
/WP‧‧‧寫入保護信號
A[6:1]‧‧‧代碼
ADDR‧‧‧位址
ADDR1‧‧‧第一位址
ADDR2‧‧‧第二位址
ALE‧‧‧位址鎖存致能信號
B[6:1]‧‧‧代碼
BL‧‧‧位元線
BLK1~ BLKz‧‧‧記憶體塊
CD‧‧‧命令解碼器
CH‧‧‧通道
CMD‧‧‧命令
CLE‧‧‧命令鎖存致能信號
CMD1‧‧‧第一命令
CMD2‧‧‧第二命令
CS11~CS1m‧‧‧單元串
CS11’~CS1m’‧‧‧單元串
CS21~CS2m‧‧‧單元串
CS21’~CS2m’‧‧‧單元串
CSL‧‧‧公共源極線
CTRL‧‧‧控制信號
D1‧‧‧鎖定控制電路
D1’‧‧‧鎖定控制電路
D2‧‧‧分相器
D3‧‧‧延遲線路
D4‧‧‧感測線路
D5‧‧‧鎖存器
D6‧‧‧相位檢測器
D7‧‧‧代碼補償器
D8‧‧‧相位選擇器
D9‧‧‧粗略相位選擇器
D10‧‧‧相位內插器
D11‧‧‧精細相位選擇器
DATA1‧‧‧第一數據
DATA2‧‧‧第二數據
DC‧‧‧延遲電路
DDC1‧‧‧第一汲極側虛擬記憶體單元
DDC2‧‧‧第二汲極側虛擬記憶體單元
DDWL1‧‧‧第一汲極側虛擬字元線
DDWL2‧‧‧第二汲極側虛擬字元線
DL‧‧‧數據線
DLL‧‧‧延遲鎖定迴路
DLL’‧‧‧延遲鎖定迴路
DQ1~ DQK‧‧‧第一輸入/輸出焊盤~第k輸入/輸出焊盤
DQ_delay‧‧‧經延遲的第一數據
DQS‧‧‧數據選通信號
DQS_delay‧‧‧經延遲的數據選通信號
DSL‧‧‧汲極選擇線
DSL1‧‧‧第一汲極選擇線
DSL2‧‧‧第二汲極選擇線
DST‧‧‧汲極選擇電晶體
ECC‧‧‧錯誤校正塊
EN‧‧‧致能信號
FF1‧‧‧第一觸發器
FF2‧‧‧第二觸發器
iDQS‧‧‧內部信號
MC‧‧‧正常記憶體單元
MC1~MCn‧‧‧第一正常記憶體單元~第n正常記憶體單元
MUX‧‧‧多工器
MUX1‧‧‧第一多工器
MUX2‧‧‧第二多工器
MUX3‧‧‧第三多工器
MUX4‧‧‧第四多工器
MUX5‧‧‧第五多工器
MUX6‧‧‧第六多工器
P1~P16‧‧‧第一輸出~第十六輸出
PER‧‧‧控制信號
PL‧‧‧管線
PT‧‧‧管電晶體
Q[64:1]‧‧‧感測結果
R/nB‧‧‧準備/繁忙信號
R/nB1~R/nBN‧‧‧第一準備/繁忙信號R/nB1~第N準備/繁忙信號
RW‧‧‧控制信號
RX1~ RX6‧‧‧第一接收節點~第六接收節點
SDC1‧‧‧第一源極側虛擬記憶體單元
SDC2‧‧‧第二源極側虛擬記憶體單元
SDWL1‧‧‧第一源極側虛擬字元線
SDWL2‧‧‧第二源極側虛擬字元線
SR‧‧‧串
SSL‧‧‧源極選擇線
SSL1‧‧‧第一源極選擇線
SSL2‧‧‧第二源極選擇線
SST‧‧‧源極選擇電晶體
T1~T8‧‧‧第一端子~第八端子
T6_1~ T6_N‧‧‧第六端子
tDQSRE‧‧‧預定時間
TS‧‧‧定時信號
TX1~ TX6‧‧‧第一發送節點~第六發送節點
WL‧‧‧字元線
圖1是例示根據本發明的實施方式的儲存裝置的方塊圖。 圖2是例示記憶體控制器與介面晶片之間的關係的方塊圖。 圖3是例示介面晶片與記憶體單元之間的關係的方塊圖。 圖4是例示介面晶片在讀取操作期間的操作的圖。 圖5是例示延遲鎖定迴路在讀取操作期間的操作的圖。 圖6是用於描述要輸入到圖4的介面晶片的信號和從圖4的介面晶片輸出的信號的時序圖。 圖7是例示介面晶片在寫入操作期間的操作的圖。 圖8是例示延遲鎖定迴路在寫入操作期間的操作的圖。 圖9是例示要輸入到介面晶片的信號和從介面晶片輸出的信號的時序圖。 圖10是例示根據本發明的實施方式的介面晶片的圖。 圖11是用於描述要輸入到圖10的介面晶片的信號和從介面晶片輸出的信號的時序圖。 圖12例示了根據本發明的其它實施方式的介面晶片。 圖13例示了根據本發明的其它實施方式的介面晶片。 圖14是例示介面晶片與記憶體單元之間的關係的其它示例的方塊圖。 圖15例示了根據本發明的其它實施方式的介面晶片。 圖16是例示根據本發明的其它實施方式的儲存裝置的方塊圖。 圖17是例示根據本發明的其它實施方式的儲存裝置的方塊圖。 圖18是例示根據本發明的其它實施方式的儲存裝置的方塊圖。 圖19是例示根據本發明的實施方式的記憶體系統的方塊圖。 圖20是例示根據本發明的其它實施方式的儲存裝置的方塊圖。 圖21是例示圖20的記憶體控制器的方塊圖。 圖22是例示根據本發明的實施方式的半導體記憶體裝置的方塊圖。 圖23是例示圖22的記憶體塊中的任意一個的電路圖。 圖24是例示圖22的記憶體塊的實施方式的電路圖。 圖25是例示圖22的記憶體塊的實施方式的電路圖。 圖26是例示根據本發明的實施方式的計算裝置的方塊圖。
無

Claims (20)

  1. 一種儲存裝置，該儲存裝置包括： 半導體記憶體裝置；以及 記憶體控制器，所述記憶體控制器被配置為控制所述半導體記憶體裝置，並且在寫入操作期間將寫入數據和第一定時信號發送至所述半導體記憶體裝置， 其中，所述半導體記憶體裝置包括： 記憶體單元，所述記憶體單元被配置為儲存所述寫入數據；以及 介面晶片，所述介面晶片被配置為從所述第一定時信號檢測鎖定延遲，並且從透過使用所檢測到的鎖定延遲將所述第一定時信號延遲至少兩個週期而產生的第二定時信號來產生第三定時信號。
  2. 如請求項1所述的儲存裝置，其中，所述介面晶片被配置為透過與所述第三定時信號同步地鎖存所述寫入數據來對所述寫入數據進行重新定時，並將所述第三定時信號和重新定時後的寫入數據輸出到所述記憶體單元。
  3. 如請求項2所述的儲存裝置，其中，所述介面晶片包括： 第一接收節點，所述第一接收節點被配置為從所述記憶體控制器接收所述第一定時信號； 延遲鎖定迴路，所述延遲鎖定迴路被配置為檢測從第一多工器接收的輸入信號的鎖定延遲，並產生延遲了所檢測到的鎖定延遲的第三定時信號； 延遲電路，所述延遲電路被配置為接收所述第一定時信號並輸出透過將所述第一定時信號延遲了至少兩個週期而產生的所述第二定時信號；以及 所述第一多工器被配置為向所述延遲鎖定迴路提供所述第一定時信號或所述第二定時信號。
  4. 如請求項3所述的儲存裝置，其中，所述第二定時信號是經延遲的數據選通信號，並且所述第三定時信號是內部信號(internal signal, iDQS)。
  5. 如請求項3所述的儲存裝置，其中，所述介面晶片包括： 第二接收節點，所述第二接收節點被配置為從所述記憶體控制器接收所述寫入數據； 觸發器，所述觸發器被配置為與從所述延遲鎖定迴路輸出的所述第三定時信號同步地接收和輸出所述寫入數據；以及 第一發送節點，所述第一發送節點被配置為將所述觸發器的輸出作為已經被重新定時的寫入數據發送至所述記憶體單元。
  6. 如請求項5所述的儲存裝置，其中，所述第三定時信號是透過將在所述記憶體單元的寫入操作期間由所述記憶體控制器切換的數據選通信號(data strobe signal, DQS)延遲至少兩個週期而產生的信號。
  7. 如請求項1所述的儲存裝置， 其中，所述記憶體控制器在讀取操作期間向所述半導體記憶體裝置發送第四定時信號， 其中，所述記憶體單元回應於所述第四定時信號輸出讀取數據和第五定時信號，並且 其中，所述介面晶片根據所述第四定時信號檢測鎖定延遲，使用所檢測到的鎖定延遲從所述第五定時信號產生第六定時信號，透過與所述第六定時信號同步地鎖存所述讀取數據來對所述讀取數據進行重新定時，並將所述第六定時信號和重新定時後的讀取數據輸出至所述記憶體控制器。
  8. 如請求項7所述的儲存裝置，其中，所述介面晶片包括： 第一接收節點，所述第一接收節點被配置為從所述記憶體控制器接收所述第四定時信號； 第一發送節點，所述第一發送節點被配置為向所述記憶體單元發送透過所述第一接收節點接收的所述第四定時信號； 第二接收節點，所述第二接收節點被配置為從所述記憶體單元接收所述第五定時信號； 延遲鎖定迴路，所述延遲鎖定迴路被配置為從透過所述第一接收節點接收的所述第四定時信號檢測所述鎖定延遲，並且使用所檢測到的鎖定延遲從由所述第二接收節點接收的所述第五定時信號產生第六定時信號；以及 第二發送節點，所述第二發送節點被配置為向所述記憶體控制器輸出從所述延遲鎖定迴路輸出的所述第六定時信號。
  9. 如請求項8所述的儲存裝置，其中，所述介面晶片包括： 第三接收節點，所述第三接收節點被配置為接收從所述記憶體單元輸出的所述讀取數據； 觸發器，所述觸發器被配置為與從所述延遲鎖定迴路輸出的所述第六定時信號同步地接收和輸出透過所述第三接收節點接收的所述讀取數據；以及 第三發送節點，所述第三發送節點被配置為將所述觸發器的輸出作為已經被重新定時的讀取數據輸出至所述記憶體控制器。
  10. 如請求項1所述的儲存裝置，其中，所述第一定時信號是要由所述記憶體控制器切換的數據選通信號(data strobe signal, DQS)。
  11. 如請求項10所述的儲存裝置，其中，所述第三定時信號是內部信號(internal signal, iDQS)，並且所述第二定時信號是寫入致能信號。
  12. 如請求項9所述的儲存裝置， 其中，所述第四定時信號是在所述半導體記憶體裝置的讀取操作期間要由所述記憶體控制器切換的讀取致能信號(read enable signal, RE)， 其中，所述第五定時信號是在所述讀取操作期間要由所述記憶體單元基於所述讀取致能信號產生的數據選通信號(data strobe signal. DQS)， 其中，所述第六定時信號是從所述第五定時信號延遲了四分之一週期的信號，並且 其中，已經被重新定時的讀取數據從所述讀取數據延遲了所述第六定時信號的四分之一週期。
  13. 一種半導體記憶體裝置，該半導體記憶體裝置包括： 記憶體單元，所述記憶體單元被配置為儲存寫入數據；以及 介面晶片，所述介面晶片被配置為接收第一定時信號和第二定時信號，並且被配置為從所述第一定時信號檢測鎖定延遲，並且從透過使用所檢測到的鎖定延遲將所述第一定時信號延遲至少兩個週期而產生的所述第二定時信號來產生第三定時信號。
  14. 如請求項13所述的半導體記憶體裝置，其中，所述介面晶片被配置為透過與所述第三定時信號同步地鎖存所述寫入數據來對所述寫入數據進行重新定時，並將所述第三定時信號和重新定時後的寫入數據輸出到所述記憶體單元。
  15. 如請求項14所述的半導體記憶體裝置，其中，所述介面晶片包括： 第一接收節點，所述第一接收節點被配置為從記憶體控制器接收所述第一定時信號； 延遲鎖定迴路，所述延遲鎖定迴路被配置為檢測從第一多工器接收的輸入信號的鎖定延遲，並產生延遲了所檢測到的鎖定延遲的第三定時信號； 延遲電路，所述延遲電路被配置為接收所述第一定時信號並輸出透過將所述第一定時信號延遲至少兩個週期而產生的第二定時信號；以及 所述第一多工器被配置為向所述延遲鎖定迴路提供所述第一定時信號或所述第二定時信號。
  16. 如請求項15所述的半導體記憶體裝置，其中，所述第二定時信號是經延遲的數據選通信號，並且所述第三定時信號是內部信號(internal signal, iDQS)。
  17. 如請求項15所述的半導體記憶體裝置，其中，所述介面晶片包括： 第二接收節點，所述第二接收節點被配置為從所述半導體記憶體裝置外部接收所述寫入數據； 觸發器，所述觸發器被配置為與從所述延遲鎖定迴路輸出的所述第三定時信號同步地接收和輸出所述寫入數據；以及 第一發送節點，所述第一發送節點被配置為將所述觸發器的輸出作為已經被重新定時的寫入數據發送至所述記憶體單元。
  18. 如請求項17所述的半導體記憶體裝置，其中，所述第三定時信號是透過將在所述記憶體單元的寫入操作期間由記憶體控制器切換的數據選通信號(data strobe signal, DQS)延遲了至少兩個週期而產生的信號。
  19. 如請求項13所述的半導體記憶體裝置， 其中，所述介面晶片在讀取操作期間接收第四定時信號， 其中，所述記憶體單元回應於所述第四定時信號輸出讀取數據和第五定時信號，並且 其中，所述介面晶片根據所述第四定時信號檢測鎖定延遲，使用所檢測到的鎖定延遲從所述第五定時信號產生第六定時信號，透過與所述第六定時信號同步地鎖存所述讀取數據來對所述讀取數據重新定時，並將所述第六定時信號和重新定時後的讀取數據輸出至記憶體控制器。
  20. 如請求項19所述的半導體記憶體裝置，其中，所述介面晶片包括： 第一接收節點，所述第一接收節點被配置為從所述記憶體控制器接收所述第四定時信號； 第一發送節點，所述第一發送節點被配置為向所述記憶體單元發送透過所述第一接收節點接收的所述第四定時信號； 第二接收節點，所述第二接收節點被配置為從所述記憶體單元接收所述第五定時信號； 延遲鎖定迴路，所述延遲鎖定迴路被配置為從透過所述第一接收節點接收的所述第四定時信號檢測所述鎖定延遲，並且使用所檢測到的鎖定延遲從由所述第二接收節點接收的所述第五定時信號來產生第六定時信號；以及 第二發送節點，所述第二發送節點被配置為向所述記憶體控制器輸出從所述延遲鎖定迴路輸出的所述第六定時信號。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI794748B (zh) * 2020-06-04 2023-03-01 台灣積體電路製造股份有限公司 記憶元件、積體電路元件及其形成方法

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6960873B2 (ja) * 2018-03-16 2021-11-05 東京エレクトロン株式会社 半導体製造システム及びサーバ装置
KR102519572B1 (ko) 2018-05-11 2023-04-07 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법
TWI682404B (zh) * 2018-10-12 2020-01-11 新唐科技股份有限公司 時序校正系統及其方法
KR102649213B1 (ko) * 2018-11-23 2024-03-21 삼성전자주식회사 메모리 칩을 선택하는데 사용되는 인터페이스 칩 그리고 메모리 칩과 인터페이스 칩을 포함하는 스토리지 장치
KR20200126678A (ko) 2019-04-30 2020-11-09 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작 방법
KR20200126666A (ko) 2019-04-30 2020-11-09 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작 방법
KR20200137548A (ko) * 2019-05-30 2020-12-09 에스케이하이닉스 주식회사 메모리 장치 및 이의 테스트 동작 방법
US11139010B2 (en) 2018-12-11 2021-10-05 SK Hynix Inc. Memory system and operating method of the memory system
US11404097B2 (en) 2018-12-11 2022-08-02 SK Hynix Inc. Memory system and operating method of the memory system
KR20200124045A (ko) 2019-04-23 2020-11-02 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작 방법
JP2020102286A (ja) * 2018-12-21 2020-07-02 キオクシア株式会社 半導体記憶装置
JPWO2021049033A1 (zh) 2019-09-13 2021-03-18
KR20210041357A (ko) * 2019-10-07 2021-04-15 삼성전자주식회사 인터페이스 회로를 포함하는 메모리 장치 및 이의 동작 방법
US11315614B2 (en) * 2019-10-07 2022-04-26 Samsung Electronics Co., Ltd. Memory device including interface circuit and method of operating the same
CN112115077B (zh) * 2020-08-31 2022-04-19 瑞芯微电子股份有限公司 一种dram内存驱动优化方法和装置
JP2022146543A (ja) * 2021-03-22 2022-10-05 キオクシア株式会社 半導体記憶装置、メモリシステム、および方法
US11736098B2 (en) 2021-12-03 2023-08-22 Samsung Electronics Co., Ltd. Memory package, semiconductor device, and storage device
KR20240022692A (ko) * 2022-08-12 2024-02-20 서울시립대학교 산학협력단 Nand 플래시 메모리와 플립플롭을 결합한 naf 메모리 장치 및 그 동작방법

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7181638B2 (en) * 2002-07-12 2007-02-20 Freescale Semiconductor, Inc. Method and apparatus for skewing data with respect to command on a DDR interface
KR100854496B1 (ko) * 2006-07-03 2008-08-26 삼성전자주식회사 지연 동기 루프 및 이를 구비한 반도체 메모리 장치
KR100857450B1 (ko) * 2007-08-10 2008-09-10 주식회사 하이닉스반도체 반도체 메모리 장치의 출력 인에이블 신호 생성 회로 및방법
KR100897298B1 (ko) * 2007-12-27 2009-05-14 (주)인디링스 읽기 신호 타이밍을 조정하는 플래시 메모리 장치 및플래시 메모리 장치의 읽기 제어 방법
CN102598141A (zh) * 2009-06-10 2012-07-18 美光科技公司 用于减少存储器阵列中的读取等待时间的存储器操作暂停
JP5526697B2 (ja) * 2009-10-14 2014-06-18 ソニー株式会社 ストレージ装置およびメモリシステム
US8719516B2 (en) * 2009-10-21 2014-05-06 Micron Technology, Inc. Memory having internal processors and methods of controlling memory access
CN101692351B (zh) * 2009-11-02 2012-12-12 华为技术有限公司 存储器测试方法及装置
KR102005791B1 (ko) * 2013-05-16 2019-10-01 에스케이하이닉스 주식회사 반도체 장치
KR102248279B1 (ko) 2014-06-13 2021-05-07 삼성전자주식회사 불휘발성 메모리 및 메모리 컨트롤러를 포함하는 스토리지 장치, 그리고 불휘발성 메모리 및 메모리 컨트롤러 사이의 통신을 중개하는 리타이밍 회로의 동작 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI794748B (zh) * 2020-06-04 2023-03-01 台灣積體電路製造股份有限公司 記憶元件、積體電路元件及其形成方法

Also Published As

Publication number Publication date
US10262705B2 (en) 2019-04-16
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