CN108417233B - 存储设备及其写入和读取方法、以及存储系统 - Google Patents

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Abstract

存储设备及其写入和读取方法、以及存储系统。根据实施方式，可以提供一种存储设备。该存储设备可以包括：半导体存储器件；以及存储控制器，所述存储控制器被配置为控制所述半导体存储器件。所述半导体存储器件可以包括：存储单元，所述存储单元包括多个存储芯片。所述半导体存储器件可以包括接口芯片，所述接口芯片将从所述存储控制器接收的串行数据重新调整为并行数据，并将所述并行数据传送至所述多个存储芯片中的每一个。

Description

存储设备及其写入和读取方法、以及存储系统
技术领域
各种实施方式一般可以涉及电子设备，并且更具体地，涉及存储设备及其操作方法。
背景技术
存储设备可以响应于诸如计算机、智能电话和智能平板的主机设备来存储数据。该存储设备可以包括将数据存储在诸如硬盘驱动器(HDD)的磁盘中的设备和将数据存储在诸如固态硬盘(SSD)或存储卡的半导体存储器(特别地，非易失性存储器)中的设备。
非易失性存储器可以包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除和可编程ROM(EEPROM)、闪速存储器、相变RAM(PRAM)、磁RAM(MRAM)、电阻RAM(RRAM)和铁电RAM(FRAM)。
根据半导体制造技术的发展，已经开发了具有高容量和高速度的存储设备。通过增加半导体存储芯片的集成度并使多个半导体存储芯片交叠来制造高容量存储设备。
然而，高容量和高速度可能会降低存储设备的可靠性。例如，随着彼此交叠的半导体芯片的数量的增加，由半导体芯片产生的电阻分量可能会增大。电阻分量的增大可能会导致与半导体芯片通信的通道的切换(toggle)速度降低。切换速度的降低可能会使歪斜增多。此外，具有更复杂设计的基板导致制造成本增加、功耗增大。因此，由于存储设备的高速度和高容量，所以需要制造具有改进的可靠性的存储设备的方法。
发明内容
根据实施方式，可以提供一种存储设备。该存储设备可以包括半导体存储器件。该存储设备可以包括存储控制器，所述存储控制器被配置为控制所述半导体存储器件。所述半导体存储器件可以包括存储单元，所述存储单元包括多个存储芯片。所述半导体存储器件可以包括接口芯片，所述接口芯片将从所述存储控制器接收的串行数据重新调整(realign)为并行数据，并将所述并行数据传送至所述多个存储芯片中的每一个。
附图说明
图1是例示根据实施方式的存储设备的框图。
图2是例示存储控制器与接口芯片之间的连接关系的框图。
图3是例示接口芯片与存储单元之间的连接关系的框图。
图4是例示根据实施方式的接口芯片的图。
图5是例示根据实施方式的存储单元的图。
图6是例示根据实施方式的存储单元的图。
图7是例示图4中所示的接口芯片的写入操作的图。
图8是例示在图4中所示的接口芯片的写入操作期间所使用的信号的波形的时序图。
图9是例示图4中所示的接口芯片的读取操作的图。
图10是例示在图4中所示的接口芯片的读取操作期间所使用的信号的波形的时序图。
图11是例示图4中所示的接口芯片的写入操作的流程图。
图12是例示图4中所示的接口芯片的读取操作的流程图。
图13是例示根据实施方式的接口芯片的图。
图14是例示根据实施方式的接口芯片的图。
图15是例示根据实施方式的接口芯片的图。
图16是例示图15中所示的模式和芯片选择器的操作的图。
图17是例示图16中所示的裸片选择层的操作的图。
图18是例示根据实施方式的存储设备的框图。
图19是例示根据实施方式的存储控制器的框图。
图20是例示根据实施方式的存储设备的框图。
图21是例示图20中所示的存储控制器的框图。
图22是例示根据实施方式的半导体存储器件的框图。
图23是例示图22中所示的存储块BLK1至BLkz中的一个存储块(BLKa)的电路图。
图24是例示图22中所示的存储块BLK1至BLkz的实施方式(BLKb)的电路图。
图25是例示图22中所示的存储块BLK1至BLkz的实施方式(BLKc)的电路图。
图26是例示根据实施方式的计算设备的框图。
具体实施方式
以下，将参照附图来描述实施方式的各种示例。提供这些附图是为了使本领域普通技术人员能够理解实施方式的范围。本文使用的示例旨在便于理解可以实践本公开的方式，并且进一步使本领域技术人员能够实践本公开的实施方式。然而，这些实施方式可以以不同的形式来实现，并且不应被解释为限于所阐述的实施方式。相反，提供这些实施方式，使得本公开将是全面和完整的。
诸如第一或第二的术语可以用于描述各种组件，但是这些组件不受上述术语的限制。上述术语用于将一个组件与另一组件区分开，例如，在不脱离根据本公开的构思的范围的情况下，第一组件可以被称为第二组件，同样地，第二组件可以被称为第一组件。
此外，“连接/联接”表示一个组件直接电联接至另一组件或通过另一组件间接地电联接。只要句子中没有明确说明，单数形式就可以包括复数形式。此外，本说明书中使用的“包含/包括”或“包含有/包括有”表示存在或已经添加了一个或更多个组件、步骤、操作和元件。根据本说明书中公开的构思的实施方式的示例的具体结构或功能描述仅被例示以描述根据构思的实施方式的示例，并且根据构思的实施方式的示例可以通过各种形式来实施，但是这些描述不限于本说明书中描述的实施方式的示例。
根据构思，各种修改和改变可以应用于实施方式的示例，使得将在附图中例示并在说明书中描述实施方式的示例。然而，根据构思的实施方式的示例不限于具体实施方式，而是包括在本公开的精神和技术范围内所包括的所有改变、等同物或替换物。
应当理解，当描述一个元件“联接”或“连接”至另一个元件时，该元件可以直接联接或直接连接至另一个元件，或者可以通过第三个元件联接或连接至另一个元件。相反，应当理解，当元件被称为“直接连接至”或“直接联接至”另一个元件时，没有其它元件置于它们之间。描述组件之间的关系的其它表述(即，“在……之间”和“直接在……之间”或“与……相邻”和“直接与……相邻”)需要以相同的方式来解释。
本说明书中使用的术语仅用于描述实施方式的具体示例，并不旨在限制本公开。如果在上下文中没有明确的相反含义，则单数形式可以包括复数形式。在本说明书中，应当理解，术语“包括”或“具有”指示存在说明书中描述的特征、数量、步骤、操作、组件、部件或其组合，但是不能预先排除存在或添加一个或更多个其它特征、数量、步骤、操作、组件、部件或其组合的可能性。
如果没有相反的定义，则本文使用的所有术语(包括技术术语或科学术语)具有与本领域普通技术人员一般所理解的含义相同的含义。如果在本说明书中未清楚地定义在常用词典中定义的术语，则它们应被解释为具有与相关技术的上下文中的含义相同的含义，而不被解释为理想或过于形式的含义。
可以省略对公知组件和处理技术的描述，以免不必要地使本公开的实施方式模糊不清。
在整个说明书中，相同的附图标记指代相同的元件。因此，即使未参照一个附图提及或描述附图标记，也可以参照另一个附图参来提及或描述该附图标记。此外，即使一个附图中未示出附图标记，也可以参照另一个附图来提及或描述该附图标记。
另外，信号的逻辑电平可以与所描述的逻辑电平不同或相反。例如，描述为具有逻辑“高”电平的信号可以另选地具有逻辑“低”电平，并且描述为具有逻辑“低”电平的信号可以另选地具有逻辑“高”电平。
以下，将通过参照附图解释实施方式的示例来描述本公开。
各种实施方式可以涉及具有改进的可靠性的存储设备及其操作方法。
图1是例示根据实施方式的存储设备100的框图。
参照图1，存储设备100可以包括半导体存储器件110、存储控制器120和随机存取存储器(RAM)180。
半导体存储器件110可以响应于存储控制器120的控制而执行写入、读取和擦除操作。半导体存储器件110可以与存储控制器120交换第一数据DATA1。例如，半导体存储器件110可以从存储控制器120接收写入数据并将所述写入数据写入。半导体存储器件110可以执行读取操作并将读取的数据输出至存储控制器120。
半导体存储器件110可以从存储控制器120接收第一命令CMD1和第一地址ADDR1。根据实施方式，半导体存储器件110可以与存储控制器120交换控制信号CTRL。例如，半导体存储器件110可以从存储控制器120接收以下信号中的一种：用于选择构成半导体存储器件110的存储单元111的芯片选择使能信号/CE、指示从存储控制器120接收到第一命令CMD1的命令锁存使能信号CLE、指示从存储控制器120接收到第一地址ADDR1的地址锁存使能信号ALE、在读取操作期间由存储控制器120生成的并且由于其是周期性切换的而可以用于与定时进行匹配的读取使能信号/RE、当传送第一命令CMD1或第一地址ADDR1时由存储控制器120激活的写入使能信号/WE、由存储控制器120激活以防止在电源改变时意外读取或擦除的写入防止信号/WP、在读取期间由存储控制器120生成的并且由于读取使能信号/RE周期性切换而用于与第一数据DATA1的输入同步进行匹配的数据选通信号DQS。
根据实施方式，半导体存储器件110可以向存储控制器120输出以下信号当中的至少一种：指示由半导体存储器件110执行读取操作、写入操作和擦除操作当中的哪个操作的就绪和忙碌信号R/nB和由半导体存储器件110根据从存储控制器120接收到的读取使能信号/RE而生成的并且由于其是周期性切换的而用于与第一数据DATA1的输出同步进行匹配的数据选通信号DQS。
半导体存储器件110可以包括存储单元111和接口芯片113。存储单元111可以经由接口芯片113与存储控制器120通信。接口芯片113可以连接存储单元111与存储控制器120之间的通信。
根据实施方式，接口芯片113可以执行各种功能。例如，当接口芯片113连接以高频操作的存储控制器120与以低频操作的存储单元111之间的通信时，接口芯片113可以执行数据重新调整功能。在另一示例中，当接口芯片113连接以高频操作的存储控制器120与以高频操作的存储单元111之间的通信时，接口芯片113可以执行数据重定时功能。在另一示例中，当接口芯片113连接以1.2V的低电压驱动的存储控制器120与以1.8V的相对高电压驱动的存储单元111之间的通信时，接口芯片113可以用作电压转换器。当接口芯片113连接以低频操作的存储控制器120与以低频操作的存储单元111之间的通信时，接口芯片113可以简单地用作联接存储单元111和存储控制器120的旁路芯片。
半导体存储器件110可以包括非易失性存储器。例如，半导体存储器件110可以包括闪速存储器。然而，半导体存储器件110不限于闪速存储器。半导体存储器件110可以包括诸如相变RAM(PRAM)、磁RAM(MRAM)、电阻RAM(RRAM)和铁电RAM(FeRAM)的各种非易失性存储器中的至少一种。
存储控制器120可以被配置为控制半导体存储器件110。例如，存储控制器120可以控制半导体存储器件110执行写入操作、读取操作或擦除操作。存储控制器120可以与半导体存储器件110交换第一数据DATA1和控制信号CTRL，并向半导体存储器件110输出第一命令CMD1和第一地址ADDR1。
响应于外部主机设备(未例示)的控制，存储控制器120可以控制半导体存储器件110。存储控制器120可以与主机设备交换第二数据DATA2，并且可以从主机设备接收第二命令CMD2和第二地址ADDR2。
例如，存储控制器120可以基于第一单元来与半导体存储器件110交换第一数据DATA1，并且可以基于与第一单元不同的第二单元来与主机设备交换第二数据DATA2。
根据实施方式，存储控制器120可以根据第一格式来与半导体存储器件110交换第一数据DATA1，并将第一命令CMD1和第一地址ADDR1传送给半导体存储器件110。存储控制器120可以根据与第一格式不同的第二格式来与主机设备交换第二数据DATA2，并从主机设备接收第二命令CMD2和第二地址ADDR2。
存储控制器120可以将RAM 180用作缓冲存储器、高速缓冲存储器或操作存储器。例如，存储控制器120可以从主机设备接收第二数据DATA2，将所接收的第二数据DATA2存储在RAM 180中，并将存储在RAM 180中的第二数据DATA2作为第一数据DATA1写入到半导体存储器件110中。存储控制器120可以从半导体存储器件110接收第一数据DATA1，将所接收的第一数据DATA1存储在RAM 180中，并将存储在RAM 180中的第一数据DATA1作为第二数据DATA2输出至主机设备。存储控制器120可以将从半导体存储器件110读取的数据存储在RAM180中，并将存储在RAM 180中的数据再次写入到半导体存储器件110中。
存储控制器120可以在RAM 180中存储管理半导体存储器件110所需的数据或代码。例如，可以通过从半导体存储器件110中读取管理半导体存储器件110所需的数据或代码并将数据或代码加载到RAM 180来驱动存储控制器120。
RAM 180可以包括诸如动态RAM(DRAM)、静态RAM(SRAM)、同步DRAM(SDRAM)、相变RAM(PRAM)、磁RAM(MRAM)、电阻RAM(RRAM)和铁电RAM(FeRAM)的各种随机存取存储器中的至少一种。
响应于来自主机设备的请求，存储设备100可以写入、读取或擦除数据。存储设备100可以包括固态硬盘(SSD)或硬盘驱动器(HDD)。存储设备100可以包括诸如个人计算机(PC)存储卡国际协会(PCMCIA)、紧凑型闪存卡(CF)、智能媒体卡(SM、SMC)、记忆棒、多媒体卡(MMC、RS-MMC、微型MMC)、SD卡(SD、迷你SD、微型SD、SDHC)、通用串行总线(USB)存储卡和通用闪存(UFS)的存储卡。存储设备100可以包括诸如嵌入式多媒体卡(eMMC)、UFS和完美新页面(Perfect Page New，PPN)的安装存储器。
图2是例示存储控制器120与接口芯片113之间的连接关系的框图。
参照图2，存储控制器120和接口芯片113可以经由公共通道来交换第一数据DATA1、第一命令CMD1和第一地址ADDR1。存储控制器120和接口芯片113中的每一个均可以包括第一输入和输出(输入/输出)焊盘DQ1至第k输入和输出(输入/输出)焊盘DQk。存储控制器120和接口芯片113可以经由第一输入/输出焊盘DQ1至第k输入/输出焊盘DQk来交换第一数据DATA1、第一命令CMD1和第一地址ADDR1。例如，根据控制信号CTRL的形式，经由第一输入/输出焊盘DQ1至第k输入/输出焊盘DQk中的每一个焊盘传送的信号可以被识别为第一数据DATA1、第一命令CMD1和第一地址ADDR1中的一个。例如，可以有八个、十六个或三十二个第一输入/输出焊盘DQ1至第k输入/输出焊盘DQk。然而，输入/输出焊盘的数量不限于此。
存储控制器120和接口芯片113可以交换控制信号CTRL。存储控制器120和接口芯片113中的每一个均可以包括多个焊盘，所述多个焊盘交换数据选通信号DQS、读取使能信号/RE、命令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号/WE、写入防止信号/WP、第一芯片使能信号/CE1至第n芯片使能信号/CEN，以及第一就绪和忙碌信号R/nB1至第N就绪和忙碌信号R/nBN。
例如，当存储器控制器120激活芯片使能信号/CE1至/CEN中的一个信号(例如，逻辑低)、激活命令锁存使能信号CLE(例如，逻辑高)、去激活地址锁存使能信号ALE(例如，逻辑低)、激活写入使能信号/WE(例如，逻辑低)并且然后去激活写入使能信号/WE(例如，逻辑高)时，存储控制器120可以通过第一输入/输出焊盘DQ1至第k输入/输出焊盘DQk来输出第一命令CMD1。此外，可以识别出接口芯片113或存储单元111通过第一输入/输出焊盘DQ1至第k输入/输出焊盘DQk来接收第一命令CMD1。
例如，当存储控制器120激活芯片使能信号/CE1至/CEN中的一个信号(例如，逻辑低)、去激活命令锁存使能信号CLE(例如，逻辑低)、激活地址锁存使能信号ALE(例如，逻辑高)、激活写入使能信号/WE(例如，逻辑低)并且然后去激活写入使能信号/WE(例如，逻辑高)时，存储控制器120可以通过第一输入/输出焊盘DQ1至第k输入/输出焊盘DQk来输出第一地址ADDR1。此外，可以识别出接口芯片113或存储单元111通过第一输入/输出焊盘DQ1至第k输入/输出焊盘DQk来接收第一地址ADDR1。
例如，当存储控制器120激活芯片使能信号/CE1至/CEN中的一个信号(例如，逻辑低)、去激活命令锁存使能信号CLE(例如，逻辑低)、去激活地址锁存使能信号ALE(例如，逻辑低)、去激活写入使能信号/WE(例如，逻辑高)并且去激活读取使能信号/RE(例如，逻辑高)时，存储控制器120可以生成周期性切换的数据选通信号DQS并且通过第一输入/输出焊盘DQ1至第k输入/输出焊盘DQk来输出与数据选通信号DQS同步的第一数据DATA1。接口芯片113或存储单元111可以识别出与数据选通信号DQS同步的第一数据DATA1是从第一输入/输出焊盘DQ1至第k输入/输出焊盘DQk接收的。
例如，存储控制器120可以激活芯片使能信号/CE1至/CEN中的一个信号(例如，逻辑低)，去激活命令锁存使能信号CLE(例如，逻辑低)，去激活地址锁存使能信号ALE(例如，逻辑低)，去激活写入使能信号/WE(例如，逻辑高)，并且周期性地切换读取使能信号/RE。接口芯片113或存储单元111可以从周期性切换的读取使能信号/RE生成周期性切换的数据选通信号DQS。接口芯片113或存储单元111可以与数据选通信号DQS同步，并通过第一输入/输出焊盘DQ1至第k输入/输出焊盘DQk来输出第一数据DATA1。可以识别出，存储控制器120与数据选通信号DQS同步，并通过第一输入/输出焊盘DQ1至第k输入/输出焊盘DQk来接收第一数据DATA1。
图3是例示接口芯片113与存储单元111之间的连接关系的框图。
参照图3，存储单元111可以包括多个存储芯片111_1至111_N。例如，多个存储芯片111_1至111_N中的每一个均可以由单个半导体芯片组成。
接口芯片113和多个存储芯片111_1至111_N中的每一个均可以包括第一输入/输出焊盘DQ1至第k输入/输出焊盘DQk。多个存储芯片111_1至111_N中的第一输入/输出焊盘DQ1至第k输入/输出焊盘DQk可以共同地连接至接口芯片113的第一输入/输出焊盘DQ1至第k输入/输出焊盘DQk。接口芯片113和多个存储芯片111_1至111_N可以通过第一输入/输出焊盘DQ1至第k输入/输出焊盘DQk来交换第一数据DATA1、第一命令CMD1和第一地址ADDR1。例如，通过第一输入/输出焊盘DQ1至第k输入/输出焊盘DQk中的每一个传送的信号可以根据控制信号CTRL的形式而被识别为第一数据DATA1、第一命令CMD1或第一地址ADDR1。例如，可以有八个、十六个或三十二个第一输入/输出焊盘DQ1至第k输入/输出焊盘DQk。然而，输入/输出焊盘的数量不限于此。
接口芯片113和多个存储芯片111_1至111_N可以交换控制信号CTRL。接口芯片113可以包括多个焊盘，所述多个焊盘交换数据选通信号DQS、读取使能信号/RE、命令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号/WE、写入防止信号/WP、第一使能信号/CE1至第N芯片使能信号/CEN、以及第一就绪和忙碌信号R/nB1至第N就绪和忙碌信号R/nBN。
多个存储芯片111_1至111_N中的每一个均可以包括多个焊盘，所述多个焊盘交换以下信号中的一种：数据选通信号DQS、读取使能信号/RE、命令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号/WE、写入防止信号WP、第一芯片使能信号/CE1至第N芯片使能信号/CEN、以及第一就绪和忙碌信号R/nB1至第N就绪和忙碌信号R/nBN中的一个。
多个存储芯片111_1至111_N中的每一个均可以经由公共通道来与接口芯片113交换数据选通信号DQS、读取使能信号/RE、命令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号/WE和写入防止信号/WP。
多个存储芯片111_1至111_N中的每一个均可以从接口芯片113接收一个芯片使能信号，并将一个就绪和忙碌信号输出至接口芯片113。多个存储芯片111_1至111_N可以分别从接口芯片113的不同焊盘接收芯片使能信号/CE1至/CEN。多个存储芯片111_1至111_N可以将就绪和忙碌信号R/nB1至R/nBN分别传送至接口芯片113的不同焊盘。
根据实施方式，与接口芯片113共享公共通道的多个存储芯片111_1至111_N(即，连接至公共通道的多个存储芯片111_1至111_N)可以是堆叠的存储芯片。堆叠的存储芯片111_1至111_N可以被分为单个存储芯片组。根据实施方式，接口芯片113可以与两个存储芯片组(即，第一存储芯片组和第二存储芯片组)进行通信。第一存储芯片组和第二存储芯片组中的每一个均可以包括八个存储芯片。
如参照图2和图3所述，接口芯片113可以连接存储控制器120和多个存储芯片111_1至111_N之间的通信。接口芯片113可以重新调整从存储控制器120接收的第一数据DATA1，并将重新调整的数据传送至多个存储芯片111_1至111_N。接口芯片113可以重新调整从多个存储芯片111_1至111_N接收的第一数据DATA1，并将重新调整的数据传送至存储控制器120。可以在存储控制器120与多个存储芯片111_1至111_N通信期间隐藏(shadow)地执行接口芯片113的重定时。因此，接口芯片113可以改进存储设备100的可靠性，而不会降低存储设备100的操作速度。
图4是例示根据实施方式的接口芯片113a的图。
参照图4，接口芯片113a可以包括数据重新调整电路115。
图4中所示的接口芯片113a可以连接以高频操作的存储控制器与以低频操作的存储单元之间的通信。更具体地说，接口芯片113a可以以2n×Freq的频率与存储控制器通信，并以n×Freq的频率与存储单元通信。接口芯片113a可以执行数据重新调整操作。例如，接口芯片113a可以在写入操作期间从存储控制器接收串行数据，并且同时将串行数据并行传送至包括在存储单元中的两个存储芯片。
例如，接口芯片113a可以通过第一接收节点Rx1从存储控制器接收写入数据。从存储控制器接收的写入数据可以是依次重复偶数据和奇数据的数据。第一接收节点Rx1可以通过参照图2所述的第一输入/输出焊盘DQ1至第k输入/输出焊盘DQk来接收写入数据(即，DQ<7：0>)。例如，当通过第一输入/输出焊盘DQ1至第k输入/输出焊盘DQk来接收写入数据时，接口芯片113a可以通过第四接收节点Rx4接收数据选通信号。数据选通信号可以是用于存储通过第一输入/输出焊盘DQ1至第k输入/输出焊盘DQk输入的写入数据的第一定时信号。
写入数据可以被提供给数据重新调整电路115。数据重新调整电路115可以在输入的写入数据中将偶数据与奇数据分开。分开的偶数据和奇数据可以分别存储在偶存储芯片和奇存储器芯片中。
通过第四接收节点Rx4输入的数据选通信号DQS可以被提供给数据重新调整电路115。数据重新调整电路115可以生成频率为数据选通信号DQS的频率的一半(1/2)的第二定时信号。数据重新调整电路115可以根据第二定时信号将偶数据和奇数据提供给存储芯片。例如，由数据重新调整电路115分开的偶数据DQ_E(即，偶数据比特E)可以通过第一发送节点Tx1被提供给偶存储芯片。例如，由数据重新调整电路115分开的奇数据DQ_O(即，奇数据比特O)可以通过第二发送节点Tx2被提供给奇存储芯片。第二定时信号可以通过第四发送节点Tx4输出至偶存储芯片，并通过第五发送节点Tx5输出至奇存储芯片。
接口芯片113a可以同时从两个存储芯片并行地接收数据，将数据重新调整为串行数据，并在读取操作期间将串行数据传送至控制器。
例如，接口芯片113a可以分别通过第二接收节点Rx2和第三接收节点Rx3从偶存储芯片和奇存储芯片接收读取数据。
第二接收节点Rx2和第三接收节点Rx3中的每一个均可以通过参照图3所述的第一输入/输出焊盘DQ1至第k输入/输出焊盘DQk来接收读取数据。接口芯片113a可以与通过第五接收节点Rx5和第六接收节点Rx6输入的第三定时信号同步，并且分别通过第二接收节点Rx2和第三接收节点Rx3从偶存储芯片和奇存储芯片接收读取数据。根据实施方式，第三定时信号可以是从偶存储芯片和奇存储芯片输入的数据选通信号DQS_E和DQS_O。
响应于从存储控制器输入的第四定时信号，从偶存储芯片和奇存储芯片输入的数据选通信号DQS_E和DQS_O可以分别由偶存储芯片和奇存储芯片生成。根据实施方式，第四定时信号可以是由存储控制器提供的读取使能信号RE信号(/RE)。根据实施方式，芯片使能信号CE、地址锁存使能信号和命令锁存使能信号可以由存储控制器提供。
通过第二接收节点Rx2和第三接收节点Rx3从偶存储芯片和奇存储芯片接收的读取数据可以被提供给数据重新调整电路115。通过第五接收节点Rx5和第六接收节点R x6输入的第三定时信号可以被提供给数据重新调整电路115。根据实施方式，第四定时信号可以被提供给数据重新调整电路115。
数据重新调整电路115可以基于寄存器中的第四定时信号通过存储彼此依次交替的偶数据和奇数据来生成串行数据。数据重新调整电路115可以根据第六定时信号通过第三发送节点Tx3来将存储的串行数据传送至存储控制器，第六定时信号的频率是第三定时信号的频率的两倍。也可以通过第六发送节点Tx6来向存储控制器提供第六定时信号。
根据图4中所示的实施方式，数据重新调整电路115可以在写入操作期间将串行数据并行化为并行数据，并且可以在读取操作期间将从每个存储芯片接收的并行数据串行化，使得数据重新调整电路115可以连接以高频操作的控制器与以低频操作的存储芯片之间的通信。
图5是例示根据实施方式的存储单元111a的图。
参照图5，存储单元111a可以包括两个存储芯片组111_1和111_2。存储芯片组111_1和111_2中的每一个均可以包括多个存储芯片。单个存储芯片可以对应于单个存储裸片。术语“存储芯片”和“裸片”可以彼此互换使用。
第一存储芯片组111_1可以包括第一裸片DIE1至第八裸片DIE8。第二存储芯片组111_2可以包括第九裸片DIE9至第十六裸片DIE16。包括在第一存储芯片组111_1中的裸片可以具有堆叠结构。包括在第二存储芯片组111_2中的裸片可以具有堆叠结构。
根据实施方式，第一存储芯片组111_1可以堆叠在第二存储芯片组111_2上方。例如，第一裸片DIE1和第十六裸片DIE16可以分别位于顶部和底部，第二裸片DIE2至第十五裸片DIE15可以依次堆叠在它们之间。
包括在第一存储芯片组111_1中的第一裸片DIE1至第四裸片DIE4可以是位于上堆叠的顶部的裸片UP_T(EVEN)，并可以被选择为用于存储偶数据的裸片。包括在第一存储芯片组111_1中的第五裸片DIE5至第八裸片DIE8可以是位于上堆叠的下部处的裸片UP_B(ODD)，并可以被选择为用于存储奇数据的裸片。
包括在第二存储芯片组111_2中的第九裸片DIE9至第十二裸片DIE12可以是位于下堆叠的顶部的裸片DN_T(EVEN)，并且可以被选择为用于存储偶数据的裸片。
包括在第二存储芯片组111_2中的第十三裸片DIE13至第十六裸片DIE16可以是位于下堆叠的底部的裸片DN_B(ODD)，并被选择为用于存储奇数据的裸片。
可以根据从存器控制器或接口芯片输入的芯片使能信号CH#来选择每个裸片。可以施加输入的芯片使能信号以激活第0芯片使能信号至第7芯片使能信号中的任何一个。可以通过输入的芯片使能信号来选择包括在存储单元111a中的多个裸片中的至少一个。根据实施方式，可以通过单个芯片使能信号同时选择两个裸片。换句话说，两个裸片可以共同地连接至同一芯片使能信号线。例如，可以通过单个芯片使能信号同时选择奇存储芯片和偶存储芯片。
根据实施方式，为便于说明，确定了包括在如图5所示的存储单元111a中的存储芯片组的数量和裸片的数量。实施方式不限于此，并且包括在存储单元中的存储芯片组的数量和裸片的数量可以不同。
图6是例示根据实施方式的存储单元111b的图。
参照图6，存储单元111b可以包括两个存储芯片组。第一存储芯片组111_1和第二存储芯片组111_2中的每一个均可以包括多个存储芯片。单个存储芯片可以对应于单个存储裸片。术语“存储芯片”和“裸片”可以彼此互换使用。
第一存储芯片组111_1可以包括第一裸片DIE1至第八裸片DIE8。第二存储芯片组111_2可以包括第九裸片DIE9至第十六裸片DIE16。包括在第一存储芯片组111_1中的裸片可以具有堆叠结构。包括在第二存储芯片组111_2中的裸片可以具有堆叠结构。
根据实施方式，第一存储芯片组111_1可以堆叠在第二存储芯片组111_2上方。例如，第一裸片DIE1和第十六裸片DIE16可以分别位于顶部和底部，并且第二裸片DIE2至第十五裸片DIE15可以依次堆叠在它们之间。因此，第一存储芯片组111_1可以是上堆叠UP，第二存储芯片组111_2可以是下堆叠DN。
不同于图5中所示的响应于单个芯片使能信号选择两个裸片的实施方式，在图6中所示的实施方式中，可以响应于单个芯片使能信号选择单个裸片。此外，每个裸片可以包括多个平面。偶数据可以存储在第零平面(平面0)中所包括的存储单元中，并且奇数据可以存储在第一平面(平面1)中所包括的存储单元中。
根据实施方式，出于说明的目的，确定了如图6所示的存储单元111a中所包括的存储芯片组的数量和裸片的数量。实施方式不限于图6，并且包括在存储单元中的存储芯片组的数量和裸片的数量可以不同。
图7是例示图4中所示的接口芯片113a的写入操作的图。
图8是例示在图4中所示的接口芯片113a的写入操作期间使用的信号的波形的时序图。
参照图7和图8，存储器控制器120可以在写入操作期间通过发送节点Tx将作为串行数据的写入数据DATA传送至接口芯片113a。写入数据DATA可以与作为定时信号的数据选通信号DQS_Controller同步。
接口芯片113a可以包括数据串行器和解串器(串行器/解串器)117和定时信号处理器119。
数据串行器/解串器117可以通过接收节点Rx接收写入数据DATA。
数据串行器/解串器117可以将作为串行数据的写入数据DATA分成偶数据和奇数据，并将串行数据重新调整为并行数据。
定时信号处理器119可以通过接收节点Rx接收数据选通信号DQS_Controller。输入至定时信号处理器119的数据选通信号DQS_Controller可以是数据选通信号DQS_SerDes，该数据选通信号DQS_SerDes由于传输延迟而从数据选通信号DQS_Controller延迟了预定时间或周期。定时信号处理器119可以将延迟的数据选通信号DQS_SerDes提供给数据串行器/解串器117，使得数据串行器/解串器117可以将作为串行数据的写入数据重新调整为并行数据。
数据串行器/解串器117可以通过在延迟的数据选通信号DQS_SerDes的下降沿将偶数据存储在第一锁存器DIN_EVEN中和在延迟的数据选通信号DQS_SerDes的上升沿将奇数据存储在第二锁存器DIN_ODD中来将作为串行数据的写入数据重新调整为并行数据。
数据串行器/解串器117可以将第一锁存器DIN_EVEN中的偶数据(E1至E4)和第二锁存器DIN_ODD中的奇数据(O1至O4)与由定时信号处理器119生成的定时信号DQS_NAND同步，并通过发送节点Tx将偶数据和奇据传送至存储单元111。
可以通过存储控制器输出的芯片使能信号CE#来选择两个存储芯片。与定时信号DQS_NAND同步的偶数据DIN_E_NAND可以通过发送节点Tx被输入至通过芯片使能信号CE#选择的偶存储芯片(即，NAND)。与定时信号DQS_NAND同步的奇数据DIN_O_NAND可以通过发送节点Tx被输入至通过芯片使能信号CE#选择的奇存储芯片(即，NAND)。
图9是例示图4中所示的接口芯片113a的读取操作的图。
图10是例示在图4中所示的接口芯片113a的读取操作中所使用的信号的波形的时序图。
参照图9和图10，在读取操作期间，存储控制器120可以向接口芯片113a传送与执行读取操作的存储芯片(即，NAND)对应的芯片使能信号CE#。接口芯片113a可以将接收到的芯片使能信号CE#提供给存储单元111。可以通过芯片使能信号CE#同时选择偶存储芯片EVEN和奇存储芯片ODD。
存储控制器120可以向接口芯片113a传送读取使能信号RE#，以便提供关于读取操作的定时信号。接口芯片113a可以将接收到的读取使能信号RE#提供给存储单元111。
在读取操作期间，偶存储芯片EVEN和奇存储芯片ODD可以从接口芯片113a接收读取使能信号RE#。偶存储芯片EVEN和奇存储芯片ODD可以生成数据选通信号DQS_NAND，并且响应于接收到的使能信号RE#将与生成的数据选通信号DQS_NAND同步的读取数据传送至接口芯片113a。图9中所示的数据选通信号DQS_NAND的频率可以与读取使能信号RE#的频率相同或是读取使能信号RE#的频率的一半。在图9中，通过偶存储芯片EVEN和奇存储芯片ODD中的每一个提供给接口芯片113a的数据选通信号DQS_NAND可以对应于图10中所示的信号RE_NAND。
接口芯片113a可以包括数据串行器/解串器117和定时信号处理器119。
数据串行器/解串器117可以通过接收节点Rx来从偶存储芯片EVEN和奇存储芯片ODD分别接收偶读取数据DOUT_E_NAND、奇读取数据DOUT_O_NAND以及数据选通信号DQS_NAND。
数据串行器/解串器117可以将作为并行数据的偶读取数据DOUT_E_NAND和奇读取数据DOUT_O_NAND重新调整为作为单个串行数据的读取数据(DATA，DATA_MFIC)。
定时信号处理器119可以通过接收节点Rx来接收数据选通信号DQS_NAND。定时信号处理器119可以将数据选通信号DQS_NAND和读取使能信号RE#提供给数据串行器/解串器117，使得数据串行器/解串器117可以将作为并行数据的偶读取数据DOUT_E_NAND和奇读取数据DOUT_O_NAND重新调整为作为串行数据的读取数据(DATA，DATA_MFIC)。此外，定时信号处理器119可以生成定时信号DQS_Controller以发送串行读取数据(DATA，DATA MFIC)。根据实施方式，定时信号DQS_Controller的频率可以是数据选通信号DQS_NAND的频率的两倍。
根据通过使从存储控制器120接收的读取使能信号RE#反相而获得的定时信号RE_MFIC，数据串行器/解串器117可以将偶数据和奇数据存储在寄存器中。例如，数据串行器/解串器117可以在定时信号RE_MFIC的上升沿将偶数据输入至寄存器，并且在定时信号RE_MFIC的下降沿将奇数据输入至寄存器，从而生成作为串行数据的读取数据。
数据串行器/解串器117可以将串行读取数据与由定时信号处理器119生成的定时信号DQS_Controller同步，并且通过发送节点Tx将数据传送至存储控制器120。
图11是例示图4中所示的接口芯片113a的写入操作的流程图。
参照图11，在步骤S110中，接口芯片113a可以接收作为串行数据的写入数据，在该串行数据中，偶数据和奇数据响应于第一定时信号依次重复。例如，接口芯片113a可以通过接收节点Rx来接收写入数据DATA。根据实施方式，第一定时信号可以是从存储控制器接收的数据选通信号。
在步骤S112，接口芯片113a可以根据第一定时信号将偶数据与奇数据分开。例如，接口芯片113a可以通过在第一定时信号的下降沿将偶数据存储在第一锁存器中并且在第一定时信号的上升沿将奇数据存储在第二锁存器中来将作为串行数据的写入数据重新调整为并行数据。
在步骤S114，接口芯片113a可以生成频率为第一定时信号的频率的一半(1/2)的第二定时信号。例如，接口芯片113a可以生成第二定时信号以传送解串行化的偶数据和奇数据。根据实施方式，第二定时信号可以是要传送到存储芯片的数据选通信号。
在步骤S116，接口芯片113a可以根据第二定时信号将偶数据传送至第一存储芯片并且将奇数据传送至第二存储芯片。根据实施方式，第一存储芯片可以是偶存储芯片，并且第二存储芯片可以是奇存储芯片。另选地，第一存储芯片和第二存储芯片中的每一个均可以与包括在单个存储芯片中的不同平面中所包括的存储单元对应。
图12是例示4中所示的接口芯片113a的读取操作的流程图。
参照图12，在步骤S120，接口芯片113a可以根据第三信号从第一存储芯片和第二存储芯片接收偶数据和奇数据。第一存储芯片可以是偶存储芯片，第二存储芯片可以是奇存储芯片。第三定时信号可以是响应于从存储控制器提供的读取使能信号由第一存储芯片和第二存储芯片中的每一个传送的数据选通信号。
在步骤S122，接口芯片113a可以根据通过使从存储控制器接收的第四定时信号反相而获得的第五定时信号来将偶数据和奇数据依次存储在寄存器中。根据实施方式，第四定时信号可以是读取使能信号#RE，第五定时信号可以通过使作为第四定时信号的读取使能信号#RE反相而获得。例如，接口芯片113a可以根据通过使从存储控制器接收的读取使能信号RE#反相而获得的定时信号来将偶数据和奇数据存储在寄存器中。例如，接口芯片113a可以在定时信号的上升沿将偶数据输入至寄存器，并且在该定时信号的下降沿将奇数据输入至寄存器。在实施方式中，例如，接口芯片113a可以响应于通过使从存储控制器120接收的第四定时信号反相而获得的第五定时信号来存储依次交替的偶数据和奇数据。
在步骤S124，接口芯片113a可以根据频率是第三定时信号的频率的两倍并且延迟了预定时间的第六定时信号而将存储在寄存器中的数据输出至存储控制器。根据实施方式，第六定时信号可以是从接口芯片113a输出至存储控制器的数据选通信号。接口芯片113a可以根据第六定时信号而将作为串行数据的读取数据输出至存储控制器。
图13是例示根据实施方式的接口芯片113b的图。
参照图13，接口芯片113b可以执行数据重定时功能，以连接以高频操作的存储控制器120与以高频操作的存储单元111之间的通信。接口芯片113b可以执行关于在存储控制器120与存储单元111之间交换的数据的重定时。所述重定时可包括缓存，即，存储并输出正传送的数据。
例如，接口芯片113b可以将从存储控制器120接收的数据输出至多个存储芯片，并将从多个存储芯片接收的数据传送至存储控制器120。由于接口芯片113b连接多个存储芯片与单个控制器之间的通信，所以可能会增加数据的输入和输出(IO<7：0>)的负载，并且可靠性会下降。
因此，接口芯片113b可以包括单独的时钟生成器CLK_GEN。
接口芯片113b可以包括数据重定时单元130、定时信号控制单元140和控制块150。
定时信号控制单元140还可以包括时钟生成器141和占空比校正(DCC)142。
时钟生成器141可以生成具有预定频率的时钟信号，并且DCC 142可以补偿占空比。
控制块150可以处理通过接收节点Rx从存储控制器120接收的读取使能信号RE，并且在读取操作期间将处理后的信号提供给定时信号控制单元140。
定时信号控制单元140可以在写入操作期间基于由时钟生成器141生成的时钟信号来生成内部写入选通信号int_DQS_W。定时信号控制单元140可以通过在读取操作期间使用分别从第一存储芯片U和第二存储芯片D接收的数据选通信号DQS_U和DQS_D来生成内部读取选通信号int_DQS_R。在实施方式中，例如，定时信号控制单元140可以分别通过接收节点Rx和发送节点Tx来从存储控制器120接收数据选通信号DQS以及向存储控制器120发送数据选通信号DQS。
数据重定时单元130可以包括先进先出(FIFO)寄存器131以及串行器和解串器(SerDes)132。数据重定时单元130可以通过SerDes 132将在写入操作期间输入的数据输分成并行数据，并根据由定时信号控制单元140提供的内部写入选通信号int_DQS_W对数据进行重定时操作。然后，数据重定时单元130可以分别通过发送节点Tx_U和Tx_D向第一存储芯片U和第二存储芯片D中的每一个传送数据(IO_U<7：0>IO_D<7：0>)。在实施方式中，例如，数据重定时单元130可以通过接收节点RX来接收串行数据比特E和O。
在读取操作期间，数据重定时单元130可以分别通过接收节点Rx_U和RX_D来从第一存储芯片U和第二存储芯片D中的每一个接收数据(IO_U<7：0>和IO_D<7：0>)。
数据重定时单元130可以在FIFO寄存器131中将接收到的数据重新调整为串行数据，并根据从定时信号控制单元140接收的内部读取选通信号int_DQS_R通过发送节点Tx将存储在FIFO寄存器131中的数据传送至存储控制器120。
图14是例示根据实施方式的接口芯片113c的图。
参照图14，可以施加低电压和高电压来驱动存储控制器120。根据实施方式，高电压可以在2.5V与3.3V之间的范围内，并且低电压可以是1.8V。存储控制器使用的低电压和高电压也可以被提供给存储单元。例如，存储单元可以包括输入高电压所经由的节点VCCE和输入低电压所经由的节点VCCQ。然而，实施方式不限于本文所述的高电压或低电压，并且可以与所述的实施方式不同。
随着存储设备的进步，存储控制器120的操作电压可以逐渐减小以降低功耗。例如，存储控制器120可以具有1.2V的低电压操作电压电平。然而，实施方式不限于本文所述的操作电压电平，并且可以与所述的操作电压电平不同。
因此，可以以1.2V的低电压电平来输出由存储控制器120输出的数据DQ、数据选通信号DQS、读取使能信号RE#、芯片使能信号CE<0:7>、地址锁存使能ALE信号和命令锁存使能CLE信号。为了便于说明，假设对于存储单元111的操作电压，高电压可以是3.3V或2.5V，低电压可以是1.8V。由存储单元111输出的具有1.8V电平的信号大于存储控制器120的1.2V的低电压，存储控制器120可以毫无困难地识别这些信号。然而，由于由存储控制器120输出的具有1.2V电平的信号小于存储单元111的1.8V的低电压电平，所以存储单元111可能难以识别这些信号。
根据参照图14所述的实施方式的接口芯片113c还可以包括电压转换单元160以连接具有不同操作电压的存储控制器120和存储单元111之间的通信。例如，接口芯片113c可以包括与存储控制器120通信的第一发送/接收节点181(即，Rx和Tx)以及与存储单元111通信的第二发送/接收节点182。
电压转换单元160可以增大具有1.2V的低电压电平的存储控制器120的输出，以输出具有1.8V或更高的电平的信号。换句话说，电压转换单元160可以调节1.2V的电压以增大至1.8V或更高的电压。电压转换单元160可以增大通过第一发送/接收节点181输入的信号的电压电平，并将具有增大的电压电平的信号提供给第二发送/接收节点182。在实施方式中，例如，电压转换单元可以被配置为将存储控制器120的驱动电压转换为存储单元111的驱动电压电平。
根据图14中所示的实施方式的接口芯片113c可以应用于参照图4和图13所述的接口芯片113a和113b以及下面将参照图15所述的接口芯片113d。
图15是例示根据实施方式的接口芯片113d的图。
参照图15，接口芯片113d可以包括电压转换单元160、数据重新调整电路161、数据重定时电路162和模式设置单元170。
数据重新调整电路161可以执行参照图4所述的接口芯片113a的功能。数据重定时电路162可以执行参照图13所述的接口芯片113b的功能。电压转换单元160可以执行参照图14所述的接口芯片113c的功能。
图15中所示的接口芯片113d可以在第一模式或第二模式中操作。在第一模式中，接口芯片113d可以连接以高频操作的存储控制器120与以低频操作的存储单元111之间的通信。第一模式可以是输入的数据通过数据重新调整电路161的操作模式。在第二模式中，接口芯片113d可以连接以高频操作的存储控制器120与以高频操作的存储单元111之间的通信。第二模式可以是输入的数据通过数据重定时电路162的操作模式。换句话说，根据操作模式，接口芯片113d可以作为执行数据重新调整功能的接口芯片113a或作为执行数据重定时功能的接口芯片113b。
接口芯片113d可以包括接口芯片113d的模式设置单元170，以设置操作模式。
模式设置单元170可以包括模式解码器171以及操作模式和芯片选择器172。
模式解码器171可以对输入的模式设置信号(未例示)进行解码，以输出模式选择信号Mode_Sel。根据实施方式，模式设置信号(未例示)可以由存储控制器提供。
模式选择信号Mode_Sel可以被输入至操作模式和芯片选择器172。操作模式和芯片选择器172可以生成选择信号SEL，使得可以响应于模式选择信号Mode_Sel而而将选择信号SEL输出至数据重新调整电路161或数据重定时电路162。生成的选择信号SEL可以被输入至数据重新调整电路161和数据重定时电路162中的每一个。根据选择信号SEL，可以激活数据重新调整电路161和数据重定时电路162中的一个。换句话说，选择信号SEL可以被输入至数据重新调整电路161和数据重定时电路162中的每一个，并且用于确定是否激活或去激活对应电路。在实施方式中，例如，模式设置单元170可以被配置为驱动数据重新调整电路161和数据重定时电路162中的一个。
图16是例示图15中所示的操作模式和芯片选择器172的操作的图。
参照图16，存储单元111可以包括两个存储芯片组。每个存储芯片组均可以包括多个存储芯片。单个存储芯片可以对应于单个存储裸片。术语“存储芯片”和“裸片”可以彼此互换使用。
第一存储芯片组可以包括第一裸片DIE1至第八裸片DIE8。第二存储芯片组可以包括第九裸片DIE9至第十六裸片DIE16。包括在第一存储芯片组中的裸片可以具有堆叠结构，并且包括在第二存储芯片组中的裸片可以具有堆叠结构。如图16所示，第一存储芯片组可以堆叠在第二存储芯片组的上方。例如，第一裸片DIE1和第十六裸片DIE16可以分别位于顶部和底部，并且第二裸片DIE2至第十五裸片DIE15可以依次堆叠在它们之间。根据实施方式，可以将裸片堆叠为形成阶梯式结构。
包括在下堆叠中的第二存储芯片组的裸片DIE9至DIE16可以通过第一通道CH_1I/O与存储控制器120通信。包括在上堆叠中的第一存储芯片组的裸片DIE1至DIE8可以通过第二通道CH_2I/O与存储控制器120通信。
当在没有模式设置单元170的情况下直接联接裸片时，第一存储芯片组的裸片DIE1至DIE8可以共同连接至第二通道CH_2I/O，并且第二存储芯片组的裸片DIE9至DIE16可以共同联接至第一通道CH_1I/O。由于除了所选裸片之外的未选裸片通过通道被共同连接，所以可能会增加通信路径上的电阻元件，并且会增大操作速度和功耗。
因此，包括在模式设置单元170中的操作模式和芯片选择器172还可以包括裸片选择层173和静电放电装置174(即，静电保护电路ESD)。裸片选择层173可以响应于从存储控制器120输入的芯片使能信号CE而仅将所选裸片联接至通道。
下面将参照图17来描述裸片选择层173和静电放电装置174的操作。
图17是例示图16中所示的裸片选择层173的操作的图。
参照图17，接口芯片113d可以包括操作模式和芯片选择器172、裸片选择层173和静电放电装置174。
接口芯片113d可以响应于模式选择信号Mode#来选择与存储单元111通信的输入/输出节点182。在实施方式中，例如，输入/输出节点182可以包括配置为由模式选择信号Mode#选择的发送节点Tx和接收节点Rx。
操作模式和芯片选择器172可以接收模式选择信号Mode#和芯片使能信号CE#。操作模式和芯片选择器172可以响应于芯片使能信号CE#来输出控制信号以联接所选芯片。
裸片选择层173可以包括响应于从操作模式和芯片选择器172输出的控制信号而将用于与存储单元111通信的输入/输出节点182联接至每个裸片的开关MP。裸片选择层173可以响应于操作模式和芯片选择器172的控制信号(即，Die_Sel_P、Die_Sel_N等)来连接或断开与所选裸片对应的开关。
根据实施方式，接口芯片113d可以包括位于彼此联接的裸片选择层173与每个裸片之间的静电放电装置174。静电放电装置174可以包括联接至每个裸片的ESD保护电路ESD。在实施方式中，例如，静电放电装置174可以在存储控制器120与存储单元111进行数据通信期间在存储控制器120与存储单元111之间提供静电放电保护。
图18是例示根据实施方式的存储设备400的框图。
参照图18，存储设备400可以包括半导体存储器件410、存储控制器420、RAM430和接口芯片440。与参照图1所述的存储设备100相比，接口芯片440可以被设置在半导体存储器件410的外部，而不是在半导体存储器件410的内部。接口芯片440可以重新调整半导体存储器件410与存储控制器420之间的第一数据DATA1。
半导体存储器件410可以包括多个存储芯片。接口芯片440可以被配置为与多个存储芯片通信。在实施方式中，例如，半导体存储器件410可以包括存储单元411。
图19是例示根据实施方式的存储控制器120的框图。
参照图1和图18，存储控制器120可以包括总线121、处理器122、RAM(SRAM)123、主机接口124、存储接口125和缓冲控制电路127。
总线121可以被配置为提供存储控制器120的组件之间的通道。例如，从外部主机设备传送至存储控制器120的第二命令CMD2和第二地址ADDR2可以经由总线121被传送至处理器122。处理器122可以基于第二命令CMD2和第二地址ADDR2来生成第一命令CMD1和第一地址ADDR1。第一命令CMD1和第一地址ADDR1可以经由总线121被传送至存储接口125。换句话说，总线121可以提供在主机接口124、处理器122和存储接口125之间传送命令和地址的路径。此外，总线121可以提供处理器122通过其来控制主机接口124、存储接口125和缓冲控制电路127的控制通道。总线121可以提供处理器122访问RAM 123的访问通道。
处理器122可以控制存储控制器120的一般操作并执行逻辑操作。处理器122可以通过主机接口124与外部主机设备进行通信。处理器122可以将通过主机接口124接收的第二命令CMD2或第二地址ADDR2存储在RAM 123中。处理器122可以响应于存储在RAM(SRAM)123中的命令或地址而生成第一命令CMD1和第一地址ADDR1，并通过存储接口125输出第一命令CMD1和第一地址ADDR1。
例如，第二地址ADDR2可以是由主机设备使用的逻辑地址，并且第一地址ADDR1可以是由半导体存储器件110使用的物理地址。处理器122可以将用于把第二地址ADDR2转换为第一地址ADDR1的信息加载到RAM(SRAM)123上，并且可以参考加载到RAM(SRAM)123上的信息。
处理器122可以进行控制使得通过主机接口124接收的数据可以通过缓冲控制电路127输出。处理器122可以进行控制使得通过缓冲控制电路127接收的数据可以被传送至存储接口125。处理器122可以控制通过存储接口125接收的数据，以通过缓冲控制电路127来控制该数据。处理器122可以控制通过缓冲控制电路127接收的数据，以通过主机接口124或存储接口125输出该数据。
RAM(SRAM)123可以用作处理器122的操作存储器、高速缓冲存储器或缓冲存储器。RAM(SRAM)123可以存储由处理器122执行的代码和命令。RAM(SRAM)123可以存储由处理器122处理的数据。RAM(SRAM)123可以包括静态RAM(SRAM)。
主机接口124可以被配置为响应于处理器122的控制而与外部主机设备进行通信。主机接口124可以被配置为使用诸如以下各种通信方法中的至少一种来执行通信：通用串行总线USB)、串行AT附件(SATA)、串行附接SCSI(SAS)、高速芯片间(HSIC)、小型计算机系统接口(SCSI)、火线、外围组件互连(PCI)、PCI快速(PCIe)，非易失性存储器快速(NVMe)、通用闪存(UFS)、安全数字D(S)、多媒体卡(MMC)和嵌入式MMC(eMMC)。
主机接口124可以通过总线121将第二命令CMD2和第二地址ADDR2从主机设备传送至处理器122。主机接口124可以通过数据通道DC将第二数据DATA2从主机设备传送到缓冲控制电路127。主机接口124可以将第二数据DATA2从缓冲控制电路127输出至主机设备。
存储接口125可以被配置为响应于处理器122的控制而与半导体存储器件110进行通信。存储接口125可以通过总线121从处理器122接收第一命令CMD1和第一地址ADDR1。存储接口125可以将第一命令CMD1和第一地址ADDR1输出至半导体存储器件110。此外，存储接口125可以基于第一命令CMD1和第一地址ADDR1生成控制信号CTRL，并将所生成的控制信号CTRL输出至半导体存储器件110。
存储接口125可以通过数据通道DC从缓冲控制电路127接收第一数据DATA1。存储接口125可以将通过数据通道DC接收的第一数据DATA1输出至半导体存储器件110。存储接口125可以从半导体存储器件110接收控制信号CTRL和第一数据DATA1。存储接口125可以通过数据通道DC将从半导体存储器件110接收的第一数据DATA1传送至缓冲控制电路127。
存储接口125可以包括误差校正块126。误差校正块126可以执行误差校正。误差校正块126可以基于经由存储接口125从半导体存储器件110输出的第一数据DATA1来生成用于执行误差校正的奇偶性(parity)。所生成的奇偶性以及第一数据DATA1可以被写入到半导体存储器件110中。当从半导体存储器件110接收到第一数据DATA1时，也可以接收与第一数据DATA1相关联的奇偶性。误差校正块126可以通过利用第一数据DATA1和通过存储接口125接收的奇偶性来执行对第一数据DATA1的误差校正。
缓冲控制电路127可以被配置为响应于处理器122的控制来控制RAM(SRAM)123。缓冲控制电路127可以将数据写入到RAM(SRAM)123中，并从RAM(SRAM)123读取数据。
例如，处理器122可以通过使用代码来控制存储控制器120。处理器122可以从设置在存储控制器120中的非易失性存储器(例如，只读存储器)读取代码，并将读取的代码存储在RAM(SRAM)123中。在示例中，处理器122可以将通过存储接口125接收的代码存储在RAM(SRAM)123中。
例如，存储接口125或者处理器122还可以对写入到半导体存储器件110中的第一数据DATA1执行随机化。随机化可以是指以下操作：执行该操作，使得第一数据DATA1可以被任意地编码或根据预定规则来编码，以防止在第一数据DATA1中出现特定模式。存储接口125或处理器122还可以对从半导体存储器件110读取的第一数据DATA1执行去随机化。
例如，存储接口125或处理器122还可以执行加密，以增加写入到半导体存储器件110中的第一数据DATA1的安全性。存储接口125或处理器122还可以对从半导体存储器件110读取的第一数据DATA1执行解密。可以根据诸如数据加密标准(DES)和高级加密标准(AES)的标准协议来执行加密和解密。
例如，存储控制器120可以被配置为提供辅助电源。例如，存储控制器120可以将从主机设备提供的电源存储在诸如超级电容的充电单元中。当突然中断从主机设备提供的电源时，存储控制器120可以将存储在充电单元中的电源用作辅助电源。存储控制器120可以通过使用辅助电源来执行关于存储控制器120的操作状态的备份操作或者将还未写入的数据写入到半导体存储器件110中。存储器控制器120可以通过使用辅助电源来执行正常断电顺序。
图20是例示根据实施方式的存储设备500的框图。
参照图20，存储设备500可以包括半导体存储器件510和存储控制器520。半导体存储器件510可以包括存储单元511和接口芯片513。
与图1中所示的存储设备100相比，可以在存储设备500中不设置RAM。存储控制器520可以使用内部RAM而不是外部RAM来进行操作。
图21是例示图20中所示的存储控制器520的框图。
参照图21，存储控制器520可以包括总线521、处理器522、RAM(SRAM)523、主机接口524和存储接口525。
总线521可以被配置为提供存储控制器520的组件之间的通道。
处理器522可以控制存储控制器520的一般操作，并执行逻辑操作。处理器522可以通过主机接口525与外部主机设备进行通信。处理器522可以将通过主机接口525接收的第二命令CMD2或第二地址ADDR2存储在RAM(SRAM)523中。处理器522可以根据存储在RAM 523中的命令或地址来生成第一命令CMD1和第一地址ADDR1，并通过存储接口525来输出第一命令CMD1和第一地址ADDR1。
例如，第二地址ADDR2可以是由主机设备使用的逻辑地址，并且第一地址ADDR1可以是由半导体存储器件510使用的物理地址。处理器122可以将在把第二地址ADDR2转换为第一地址ADDR1时所使用的信息加载到RAM(SRAM)523，并且参考加载到RAM(SRAM)523上的信息。
处理器522可以将通过主机接口524接收的第二数据DATA2存储在RAM(SRAM)523中。处理器522可以将存储在RAM(SRAM)523中的作为第一数据DATA1的数据传送到存储接口525。处理器522可以将通过存储接口525接收的第一数据DATA1存储在RAM(SRAM)523中。处理器522可以将存储在RAM 523中的作为第二数据DATA2的数据输出至主机接口524。
RAM(SRAM)523可以用作处理器522的操作存储器、高速缓冲存储器或缓冲存储器。RAM(SRAM)523可以存储由处理器522执行的代码和命令。RAM(SRAM)523可以存储由处理器522处理的数据。RAM(SRAM)523可以存储写入到半导体存储器件510中的第一数据DATA1或从半导体存储器件510读取的第一数据DATA1。RAM(SRAM)523可以包括静态RAM(SRAM)。
主机接口524可以被配置为响应于处理器522的控制而与外部主机设备进行通信。主机接口524可以被配置为使用诸如以下各种通信方法中的至少一种来执行通信：通用串行总线(USB)、串行AT附件(SATA)、串行附接SCSI(SAS)、高速芯片间(HSIC)、小型计算机系统接口(SCSI)、火线、外围组件互连(PCI)、PCI快速(PCIe)、非易失性存储器快速(NVMe)、通用闪存存储器(UFS)、安全数字D(S)、多媒体卡(MMC)和嵌入式MMC(eMMC)。
主机接口524可以通过总线521将来自主机设备的第二命令CMD2和第二地址ADDR2传送到处理器522。主机接口524可以通过总线521将从主机设备接收的第二数据DATA2传送到RAM(SRAM)523。主机接口524可以通过总线521将从RAM(SRAM)523传送的第二数据DATA2输出至主机设备。
存储接口525可以被配置为响应于处理器522的控制而与半导体存储器件510通信。存储接口525可以通过总线521从处理器522接收第一命令CMD1和第一地址ADDR1。存储接口525可以将第一命令CMD1和第一地址ADDR1输出至半导体存储器件510。此外，存储接口525可以基于第一命令CMD1和第一地址ADDR1来生成控制信号CTRL，并将生成的控制信号CTRL输出至半导体存储器件510。
存储接口525可以通过总线521将从RAM(SRAM)523传送的第一数据DATA1输出至半导体存储器件510。存储接口525可以从半导体存储器件510接收控制信号CTRL和第一数据DATA1。存储接口525可以通过总线521将从半导体存储器件510接收的第一数据DATA1传送至RAM(SRAM)523。
存储接口525还可以包括误差校正块526。误差校正块526可以执行误差校正。误差校正块526可以基于通过存储接口524输出至半导体存储器件510的第一数据DATA1来生成用于执行误差校正的奇偶性。所生成的奇偶性以及第一数据DATA1可以被写入到半导体存储器件510中。当从半导体存储器件510接收到第一数据DATA1时，也可以接收与第一数据DATA1相关联的奇偶性。误差校正块526可以通过利用经由存储接口525接收的第一数据DATA1、第一数据DATA1和奇偶性来对第一数据DATA1执行误差校正。
例如，处理器522可以通过使用代码来控制存储控制器520。处理器522可以从设置在存储控制器520中的非易失性存储器(例如，只读存储器)来读取代码，并将读取的代码存储在RAM 523中。在示例中，处理器522可以将从存储接口525接收的代码存储在RAM(SRAM)523中。
根据实施方式，存储接口525或处理器522还可以对写入到半导体存储器件510中的第一数据DATA1进行随机化。随机化可以是指以下操作：可以任意地或根据预定规则来对第一数据DATA1进行编码，以防止在第一数据DATA1中出现特定模式。存储接口525或者处理器522还可以对从半导体存储器件510读取的第一数据DATA1执行去随机化。
例如，存储接口525或处理器522还可以执行加密，以增加写入到半导体存储器件510中的第一数据DATA1的安全性。存储接口525或处理器522还可以对从半导体存储器件510读取的第一数据DATA1执行解密。可以根据诸如数据加密标准(DES)和高级加密标准(AES)的标准协议执行加密和解密。
根据实施方式，存储控制器520可以被配置为提供辅助电源。例如，存储控制器520可以将从主机设备提供的电源存储在诸如超级电容的充电单元中。当突然中断从主机设备提供的电源时，存储控制器520可以将存储在充电单元中的电源用作辅助电源。存储控制器520可以执行关于存储控制器520的操作状态的备份操作，或者通过使用辅助电源将还未写入的数据写入到半导体存储器件510中。存储控制器520可以通过使用辅助电源来执行正常断电顺序。
图22是例示根据实施方式的半导体存储器件210的框图。
参照图1和图22，半导体存储器件210可以包括存储单元阵列211、地址解码器电路213、页面缓冲电路215、数据输入/输出(I/O)电路217和控制逻辑电路219。
存储单元阵列211可以包括多个存储块BLK1至BLKz，所述多个存储块BLK1至BLKz中的每个存储块均包括多个存储单元。每个存储器块均可以通过至少一条源极选择线SSL、多条字线WL和至少一条漏极选择线DSL来联接至地址解码器电路213。每个存储器块均可以通过多条位线BL联接至页面缓冲电路215。多个存储块BLK1至BLKz可以共同联接至多条位线BL。存储块BLK1至BLKz中的每一个的存储单元可以具有相同的结构。根据实施方式，多个存储块BLK1至BLKz中的每一个均可以是用于擦除操作的单元。换句话说，可以以单个存储块为单位来擦除存储单元阵列211的存储单元。可以同时擦除单个存储块中的存储单元。
地址解码器电路213可以通过多条源极选择线SSL、多条字线WL和多条漏极选择线DSL来联接至存储单元阵列211。地址解码器电路213可以响应于控制逻辑电路219的控制来进行操作。地址解码器电路213可以从存储控制器120接收第一地址ADDR1。地址解码器电路213可以对接收到的第一地址ADDR1进行解码，并根据解码后的地址来控制施加至字线WL的电压。
例如，在写入操作期间，地址解码器电路213可以向由第一地址ADDR1指示的所选存储块的所选字线施加编程电压VGPM，并向所选存储块的未选字线施加通过电压VPASS。在读取时，地址解码器电路213可以向由第一地址ADDR1指示的所选存储块的所选字线施加所选读取电压VRD，并向所选存储块的未选字线施加未选读取电压VREAD。在擦除时，地址解码器电路213可以对由第一地址ADDR1指示的所选存储块的字线施加擦除电压(例如，接地电压)。
页面缓冲电路215可以通过多条位线BL联接至存储单元阵列211。页面缓冲电路215可以通过多条数据线DL联接至数据输入/输出电路217。页面缓冲电路215可以响应于控制逻辑电路219而操作。
页面缓冲电路215可以存储要写入到存储单元阵列211的存储单元中的数据或来自存储单元的数据。在写入操作期间，页面缓冲电路215可以存储要写入到存储单元中的数据。基于所存储的数据，页面缓冲电路215可以将多条位线BL偏置。在写入操作期间，页面缓冲电路215可以用作写入驱动器。在读取期间，页面缓冲电路215可以感测位线BL中的电压并存储感测结果。在读取期间，页面缓冲电路215可以用作感测放大器。
数据输入/输出电路217可以通过多条数据线DL联接至页面缓冲电路215。数据输入/输出电路217可以与存储控制器120交换第一数据DATA1。
数据输入/输出电路217可以临时地存储从存储控制器220接收的第一数据DATA1。数据输入/输出电路217可以将存储的数据传送至页面缓冲电路215。数据输入/输出电路217可以临时地存储从页面缓冲电路215传送的数据DATA。数据输入/输出电路217可以将所存储的数据DATA传送到存储控制器220。数据输入/输出电路217可以用作缓冲存储器。
控制逻辑电路219可以从存储控制器220接收第一命令CMD1和控制信号CTRL。控制逻辑电路219可以对接收到的第一命令CMD1进行解码，并根据解码后的命令来控制半导体存储器件210的一般操作。
图23是例示图22中所示的存储块BLK1至BLKz中的一个存储块(BLKa)的电路图。
参照图23，存储块BLKa可以包括多个单元串CS11至CS1m和CS21至CS2m。根据实施方式，单元串CS11至CS1m和CS21至CS2m中的每一个均可以具有“U”形形状。在存储块BLKa中，可以沿着行方向(即，+X方向)布置“m”个单元串。如图23所示，为了便于说明，可以沿着列方向(即，+Y方向)布置两个单元串。然而，也可以沿着列方向布置三个或更多个单元串。
多个单元串CS11至CS1m和CS21至CS2m的每一个均可以包括至少一个源极选择晶体管SST、一个或更多个源极侧虚拟存储单元SDC1和SDC2、第一常规存储单元MC1至第n常规存储单元MCn、管晶体管PT、一个或更多个漏极侧虚拟存储单元DDC1和DDC2以及至少一个漏极选择晶体管DST。
选择晶体管SST和DST、虚拟存储单元SDC1、SDC2、DDC1和DDC2以及第一常规存储单元MC1至第n常规存储单元MCn可以具有彼此相似的结构。根据实施方式，选择晶体管SST和DST、虚拟存储单元SDC1、SDC2、DDC1和DDC2以及常规存储单元MC1至MCn中的每一个均可以包括沟道层，隧穿绝缘层、电荷存储层和阻挡绝缘层。
每个单元串的源极选择晶体管SST可以联接在公共源极线CSL与源极侧虚拟存储单元SDC1和SDC2之间。
根据实施方式，布置在同一行中的单元串的源极选择晶体管可以联接至沿着行方向延伸的源极选择线。布置在不同行中的单元串的源极选择晶体管可以联接至不同的源极选择线。如图23所示，第一行中的单元串CS11至CS1m的源极选择晶体管可以联接至第一源极选择线SSL1，第二行中的单元串CS21至CS2m的源极选择晶体管可以联接至第二源极选择线SSL2。
例如，可以向每个单元串提供两个源极侧虚拟存储单元SDC1和SDC2。然而，也可以在每个单元串中提供三个或更多个源极侧虚拟存储单元。每个单元串中的源极侧虚拟存储单元SDC1和SDC2可以串联联接在源选择晶体管SST与常规存储单元MC1至MCp之间。每个单元串的第一源极侧虚拟存储单元SDC1的栅极可以联接至第一源极侧虚拟字线SDWL1。第二源极侧虚拟存储单元SDC2的栅极可以联接至第二源极侧虚拟字线SDWL2。
每个单元串的第一常规存储单元MC1至第n常规存储单元MCn可以联接在源极侧虚拟存储单元SDC1和SDC2与漏极侧虚拟存储单元DDC1和DDC2之间。
第一常规存储单元MC1至第n常规存储单元MCn可以被划分为第一常规存储单元MC1至第p常规存储单元MCp和第(p+1)常规存储单元MCp+1至第n常规存储单元MCn。第一常规存储单元MC1至第p常规存储单元MCp可以沿着与+Z方向相反的方向依次布置，并且串联联接在源极侧虚拟存储单元SDC1和SDC2与管晶体管PT之间。第(p+1)常规存储单元MCp+1至第n常规存储单元MCn可以沿着+Z方向依次布置，并且串联联接在管晶体管PT与漏极侧虚拟存储单元DDC1和DDC2之间。第一常规存储单元MC1至第p常规存储单元MCp和第(p+1)常规存储单元MCp+1至第n常规存储单元MCn可以通过管晶体管PT彼此联接。每个单元串的第一常规存储单元MC1至第n常规存储单元MCn的栅极可以分别联接至第一常规字线WL1至第n常规字线WLn。
数据可以通过第一位线BL1至第m位线BLm来存储在第一常规存储单元MC1至第n常规存储单元MCn中。可以通过第一位线BL1至第m位线BLm来读取存储在第一常规存储单元MC1至第n常规存储单元MCn中的数据。
每个单元串的管晶体管PT的栅极可以联接至管线PL。
出于例示的目的，可以在每个单元串中设置两个漏极侧虚拟存储单元DDC1和DDC2。然而，也可以在每个单元串中设置三个或更多个漏极侧虚拟存储单元。每个单元串的漏极侧虚拟存储单元DDC1和DDC2可以串联联接在漏极选择晶体管DST与常规存储单元MCp+1至MCn之间。每个单元串的第一漏极侧虚拟存储单元DDC1的栅极可以联接至第一漏极侧虚拟字线DDWL1。每个单元串的第二漏极侧虚拟存储单元DDC2的栅极可以联接至第二漏极侧虚拟字线DDWL2。
每个单元串的漏极选择晶体管DST可以联接在对应位线与漏极侧虚拟存储单元DDC1和DDC2之间。沿着行方向布置的单元串可以联接至沿着行方向延伸的漏极选择线。第一行中的单元串CS11至CS1m的漏极选择晶体管可以联接至第一漏极选择线DSL1。第二行中的单元串CS21至CS2m的漏极选择晶体管可以联接至第二漏极选择线DSL2。
沿着列方向布置的单元串可以联接至沿着列方向延伸的位线。如图4所示，第一列中的单元串CS11和CS21可以联接至第一位线BL1。第m列中的单元串CS1m和CS2m可以联接至第m位线BLm。
根据实施方式，偶位线和奇位线可以替换第一位线BL1至第m位线BLm。此外，沿着行方向布置的单元串CS11至CS1m或CS21至CS2m中的偶单元串可以分别联接至偶位线，并且沿着行方向布置的单元串CS11至CS1m或CS21至CS2m中的奇单元串可以分别联接至奇位线。
根据实施方式，可以设置虚拟存储单元SDC1、SDC2、DDC1和DDC2以稳定地控制对应单元串的电压或电流。例如，可以设置源极侧虚拟存储单元SDC1和SDC2以减小源选择晶体管SST与常规存储单元MC1至MCp之间的电场。例如，可以设置漏极侧虚拟存储单元DDC1和DDC2以减小漏极选择晶体管DST与常规存储单元MCp+1至MCn之间的电场。当设置更多的虚拟存储单元时，存储块BLKa的操作可靠性可能会增加，而存储块BLKa的尺寸也会增大。另一方面，当设置较少的存储单元时，存储块BLKa的尺寸会减小，而存储块BLKa的操作可靠性也可能会下降。
为了有效地控制虚拟存储单元SDC1、SDC2、DDC1和DDC2，可能需要虚拟存储单元SDC1、SDC2、DDC1和DDC2具有期望的阈值电压。在对存储块BLKa执行擦除操作之前，可以对虚拟存储单元SDC1、SDC2、DDC1和DDC2的部分或全部执行预编程操作。当在预编程操作之后执行擦除操作时，虚拟存储单元SDC1、SDC2、DDC1和DDC2可以通过控制施加至虚拟存储单元SDC1、SDC2、DDC1和DDC2所联接的虚拟字线SDWL1、SDWL2、DDWL1和DDWL2的电压而具有期望的阈值电压。
图24是例示图22中所示的存储块BLK1至BLKz的实施方式(BLKb)的电路图。
参照图24，第一存储块BLKb可以包括多个单元串CS11'至CS1m'和CS21'至CS2m'。单元串CS11'至CS1m'和CS21'至CS2m'中的每一个均可以沿着+Z方向延伸。单元串CS11'至CS1m'和CS21'至CS2m'中的每一个均可以包括在第一存储块BLKb下方堆叠在基板上方(未例示)的至少一个源极选择晶体管SST、一个或更多个源极侧虚拟存储单元SDC1和SDC2、第一常规存储单元MC1至第n常规存储单元MCn、一个或更多个漏极侧虚拟存储单元DDC1和DDC2以及至少一个漏极选择晶体管DST。
每个单元串的源极选择晶体管SST可以联接在公共源极线CSL与源极侧虚拟存储单元SDC1和SDC2之间。布置在同一行中的单元串(例如，CS11'至CS1m')的源极选择晶体管可以联接至同一源极选择线(例如，SSL1)。布置在第一行中的单元串CS11'至CS1m'的源极选择晶体管可以联接至第一源极选择线SSL1。布置在第二行中的单元串CS21'至CS2m'的源极选择晶体管可以联接至第二源极选择线SSL2。
每个单元串的源极侧虚拟存储单元SDC1和SDC2可以串联联接在源极选择晶体管SST与常规存储单元MC1至MCn之间。位于同一高度的源极侧虚拟存储单元可以联接至同一源极侧虚拟字线。第一源极侧虚拟存储单元SDC1和第二源极侧虚拟存储单元SDC2的栅极可以分别联接至第一源极侧虚拟字线SDWL1和第二源极侧虚拟字线SDWL2。
每个单元串的第一常规存储单元MC1至第n常规存储单元MCn可以串联联接在源极侧虚拟存储单元SDC1和SDC2与漏极侧虚拟存储单元DDC1和DDC2之间。第一常规存储单元MC1至第n常规存储单元MCn的栅极可以分别联接至第一常规字线WL1至第n常规字线WLn。
每个单元串的漏极侧虚拟存储单元DDC1和DDC2可以串联联接在漏极选择晶体管DST与常规存储单元MC1至MCn之间。位于同一高度的漏极侧虚拟存储单元可以联接至同一源极侧虚拟字线。第一漏极侧虚拟存储单元DDC1和第二漏极侧虚拟存储单元DDC2可以分别联接至第一漏极侧虚拟字线DDWL1和第二漏极侧虚拟字线DDWL2。
每个单元串中的漏极选择晶体管DST可以联接在对应位线与漏极侧虚拟存储单元DDC1和DDC2之间。沿着行方向布置的单元串的漏极选择晶体管可以联接至沿着行方向延伸的漏极选择线。第一行中的单元串CS11'至CS1m'的漏极选择晶体管可以联接至第一漏极选择线DSL1。第二行中的单元串CS21'至CS2m'的漏极选择晶体管可以联接至第二漏极选择线DSL2。
因此，除了从每个单元串去除了管晶体管PT之外，图24中所示的存储块BLKb可以具有与图23中所示的存储块BLKa类似的等效电路。
作为示例，例示了图23和图24中所示的存储块BLKa和BLKb。技术精神不限于此。例如，单元串的行数可以增加或减少。单元串的行数的增加或减少可能会导致联接至单元串的行的漏极选择线或源极选择选择线的数量的变化以及联接至单条位线的单元串的数量的变化。
单元串的列数可以增加或减少。单元串的列数的增加或减少可能会导致联接至单元串的列的位线的数量的变化以及联接至单条单元串选择线的单元串的数量的变化。
每个单元串的高度可以增大或减小。例如，堆叠在每个单元串中的漏极选择晶体管、存储单元或源选择晶体管的数量可以增加或减少。
图25是例示图22中所示的存储块BLK1至BLKz的实施方式(BLKc)的电路图。
参照图25，存储块BLKc可以包括多个串(string)SR。多个串SR可以分别联接至多条位线BL1至BLn。每个串SR可以包括源极选择晶体管SST、存储单元MC和漏极选择晶体管DST。
每个串SR的源极选择晶体管SST可以联接在存储单元MC与公共源极线CSL之间。多个串SR的源极选择晶体管SST可以共同联接至公共源极线CSL。
每个串SR的漏极选择晶体管DST可以联接在存储单元MC与位线BL之间。多个串SR的漏极选择晶体管DST可以分别联接至多条位线BL1至BLn。
在每个串SR中，多个存储单元MC可以被设置在源极选择晶体管SST与漏极选择晶体管DST之间。在每个串SR中，多个存储单元MC可以串联联接。
在多个串SR中，从公共源极线CSL以相同顺序设置的存储单元MC可以共同联接至单条字线。多个串SR的存储单元MC可以联接至多条字线WL1至WLm。
在存储块BLKc中，可以以存储块为单位来执行擦除。当以存储块为单位执行擦除时，可以响应于单个擦除请求来同时擦除存储块BLKc的所有存储单元MC。
图26是例示根据实施方式的计算设备1000的框图。
参照图26，计算设备1000可以包括处理器1100、RAM 1200、存储设备1300、调制解调器1400和用户接口1500。
处理器1100可以控制计算设备1000的一般操作并执行逻辑操作。例如，处理器1100可以包括片上系统(System-on-Chip,SoC)。处理器1100可以是通用处理器、专用处理器或应用处理器。
RAM 1200可以与处理器1100通信。RAM 1200可以是处理器1100或计算设备1000的主存储器。处理器1100可以将代码或数据临时地存储在RAM 1200中。处理器1100可以通过利用RAM 1200来执行代码并处理数据。处理器1100可以通过利用RAM 1200来执行诸如操作系统和应用的各种类型的软件。处理器1100可以通过利用RAM 1200来控制计算设备1000的一般操作。RAM 1200可以包括诸如静态RAM(SRAM)、动态RAM(DRAM)和同步DRAM(SDRAM)的易失性存储器或者诸如相变RAM(PRAM)、磁RAM(MRAM)、电阻RAM(RRAM)和铁电RAM(FeRAM)的非易失性存储器。
存储设备1300可以与处理器1100通信。存储设备1300可以存储需要长期存储的数据。换句话说，处理器1100可以将需要长期存储的数据存储在存储设备1300中。存储设备1300可以存储用于驱动计算设备1000的引导映像(boot image)。存储设备1300可以存储诸如操作系统和应用的各种类型的软件的源代码。存储设备1300可以存储由诸如操作系统和应用的软件处理的数据。
根据实施方式，处理器1100可以将存储在存储设备1300中的源代码加载到RAM1200上，并且执行加载到RAM 1200上的代码来驱动诸如操作系统和应用的各种类型的软件。处理器1100可以将存储在存储设备1300中的数据加载到RAM 1200上，并处理加载到RAM 1200上的数据。处理器1100可以将存储在RAM 1200中的数据当中的需要长时间存储的数据存储在存储设备1300中。
存储设备1300可以包括诸如闪存、相变RAM(PRAM)、磁RAM(MRAM)、电阻RAM(RRAM)和铁电RAM(FRAM)的非易失性存储器。
调制解调器1400可以响应于处理器1100的控制而与外部设备进行通信。例如，调制解调器1400可以与外部设备进行有线或无线通信。调制解调器1400可以基于诸如长期演进(LTE)、WiMax、全球移动通信系统(GSM)、码分多址(CDMA)、蓝牙、近场通信(NFC)、WiFi、射频识别(RFID)的各种无线通信方法和诸如通用串行总线(USB)、串行AT附件(SATA)、高速芯片间(HSIC)、小型计算机系统接口(SCSI)、火线、外围组件互连(PCI)、PCIe(PCI快速)、NVMe(非易失性存储器快速)、UFS(通用闪存)、SD(安全数字)、SDIO、UART(通用异步收发器)、SPI(串行外围接口)、HS-SPI(高速SPI)、RS232、I2C(内部集成电路)、HS-I2C、I2S(集成芯片间声音)、S/PDIF(索尼/飞利浦数字接口)、MMC(多媒体卡)和嵌入式MMC(eMMC)的各种有线通信方法中的至少一种来进行通信。
用户接口1500可以响应于处理器1100的控制而与用户通信。例如，用户接口1500可以包括诸如键盘、小键盘、按钮、触摸面板、触摸屏、触摸板、触摸球、相机、麦克风、陀螺仪传感器和振动传感器的用户输入接口。用户接口1500可以包括诸如液晶显示器(LCD)、有机发光二极管(OLED)显示设备、有源矩阵OLED(AMOLED)显示设备、LED、扬声器和马达的用户输出接口。
根据各种实施方式，存储设备1300可以包括存储设备100、200、300、400和500中的至少一种。处理器1100、RAM 1200、调制解调器1400和用户接口1500可以构成与存储设备1300通信的主机设备。
根据本技术，可以提供具有改进的可靠性的存储设备及其操作方法。
虽然已经参照实施方式的示例具体例示和描述了实施方式的各种示例，但是本领域普通技术人员将理解，在不脱离如所附权利要求限定的本公开的精神和范围的情况下，可以在形式和细节上进行各种改变。
本领域技术人员将理解，在不脱离由所附权利要求限定的本公开的精神和范围的情况下，可以在形式和细节上进行各种改变。
优选的实施方式应仅被认为是描述性的，而非出于限制的目的。因此，本发明的范围不是由详细描述而是由所附权利要求来限定，并且范围内的所有差异将被解释为被包括在内。
在上述实施方式中，可以选择性地执行所有步骤或跳过一些步骤。此外，在每个实施方式中，可以不必按顺序来执行步骤，并且可以切换步骤。因此，应当理解，虽然本文例示和描述的形式包括预期的最佳模式，但是它们并不旨在例示其所有可能的形式。还将理解，所使用的词句是描述性的，而不是限制性的，并且在不脱离本公开的精神和范围的情况下，可以进行各种改变。
此外，还应当理解，本文使用的任何特定术语或应用仅为了便于描述，因此本公开不应限于由这种术语表示和/或暗示的任何特定术语或应用的唯一用途。
相关申请的交叉引用
本申请要求于2017年2月9日在韩国知识产权局提交的韩国专利申请第10-2017-0018190号的优先权，将其全部公开内容通过引用结合于此。

Claims (19)

1.一种存储设备，该存储设备包括：
半导体存储器件；以及
存储控制器，所述存储控制器被配置为控制所述半导体存储器件，
其中，所述半导体存储器件包括：
存储单元，所述存储单元包括多个存储芯片；以及
接口芯片，所述接口芯片将从所述存储控制器接收的串行数据重新调整为并行数据，并将所述并行数据传送至所述多个存储芯片中的每一个，
其中，所述接口芯片包括：数据重新调整电路，所述数据重新调整电路将从所述存储控制器接收的写入数据传送至所述多个存储芯片当中的第一存储器和第二存储器，其中，在所述写入数据中依次重复偶数据和奇数据。
2.根据权利要求1所述的存储设备，其中，所述数据重新调整电路包括：
数据串行器和解串器，所述数据串行器和解串器响应于第一定时信号从所述存储控制器接收所述写入数据；以及
定时信号处理器，所述定时信号处理器生成第二定时信号，以将所述偶数据与所述奇数据分开。
3.根据权利要求2所述的存储设备，其中，所述数据串行器/解串器在从所述第一定时信号延迟了预定时间或周期的信号的下降沿将所述偶数据存储在第一锁存器中，并且在从所述第一定时信号延迟了预定时间或周期的信号的上升沿将所述奇数据存储在第二锁存器中。
4.根据权利要求3所述的存储设备，其中，所述第二定时信号的周期是所述第一定时信号的周期的一半，并且
所述数据重新调整电路基于芯片使能信号按照与所述第二定时信号同步的方式将存储在所述第一锁存器和所述第二锁存器中的所述偶数据和所述奇数据分别传送至所述第一存储器和所述第二存储器。
5.根据权利要求1所述的存储设备，其中，所述数据重新调整电路根据从所述多个存储芯片当中的所述第一存储器和所述第二存储器分别接收的所述偶数据和所述奇数据来生成读取数据，并将所述读取数据传送至所述存储控制器，其中，在所述读取数据中依次重复所述偶数据和所述奇数据。
6.根据权利要求5所述的存储设备，其中，所述数据重新调整电路包括：
数据串行器/解串器，所述数据串行器/解串器按照与第三定时信号同步的方式并且响应于读取使能信号而从所述第一存储器和所述第二存储器接收所述偶数据和所述奇数据；以及
定时信号处理器，所述定时信号处理器生成定时信号，以根据所述偶数据和所述奇数据来生成所述读取数据。
7.根据权利要求6所述的存储设备，其中，所述定时信号处理器将通过使从所述存储控制器接收的第四定时信号反相而获得的第五定时信号传送给所述数据串行器/解串器，并且
所述数据串行器/解串器在所述第五定时信号的上升沿将所述偶数据输入至寄存器，并在所述第五定时信号的下降沿将所述奇数据存储在所述寄存器中。
8.根据权利要求7所述的存储设备，其中，所述定时信号处理器生成第六定时信号，所述第六定时信号的频率是所述第三定时信号的频率的两倍。
9.根据权利要求8所述的存储设备，其中，所述数据重新调整电路根据所述第六定时信号将存储在所述寄存器中的数据传送至所述存储控制器。
10.根据权利要求1所述的存储设备，其中，所述存储单元包括第一存储芯片组和第二存储芯片组，
所述第一存储芯片组和所述第二存储芯片组中的每一个均包括相等数量的堆叠存储芯片，
所述第一存储器是包括在所述第一存储芯片组中的存储芯片，并且
所述第二存储器是包括在所述第二存储芯片组中的存储芯片。
11.根据权利要求1所述的存储设备，其中，所述第一存储器和所述第二存储器是从所述存储单元中所包括的所述多个存储芯片当中选择的单个存储芯片的不同平面中所包括的存储单元。
12.根据权利要求1所述的存储设备，其中，所述接口芯片包括数据重定时电路，所述数据重定时电路响应于具有预定频率的时钟信号而将从所述存储控制器接收的写入数据传送至所述多个存储芯片当中的第一存储器和第二存储器中的每一个。
13.根据权利要求12所述的存储设备，其中，所述接口芯片还包括：
时钟生成器，所述时钟生成器生成所述时钟信号；
串行器/解串器，所述串行器/解串器从所述存储控制器接收所述写入数据；以及
先进先出寄存器，所述先进先出寄存器被配置为响应于所述时钟信号而将所述写入数据传送至所述第一存储器和所述第二存储器。
14.根据权利要求12所述的存储设备，其中，所述数据重定时电路响应于具有所述预定频率的时钟信号而从所述第一存储器和所述第二存储器接收偶读取数据和奇读取数据，并将根据所述偶读取数据和所述奇读取数据生成的读取数据传送至所述存储控制器。
15.根据权利要求12所述的存储设备，其中，所述接口芯片还包括电压转换单元，所述电压转换单元将所述存储控制器的驱动电压转换为所述存储单元的驱动电压电平。
16.根据权利要求12所述的存储设备，其中，所述接口芯片还包括模式设置单元，所述模式设置单元用于驱动所述数据重新调整电路和所述数据重定时电路中的一个。
17.根据权利要求16所述的存储设备，其中，所述模式设置单元包括：
模式解码器，所述模式解码器对输入的模式设置信号进行解码以输出模式选择信号；以及
操作模式和芯片选择器，所述操作模式和芯片选择器响应于所述模式选择信号而通过利用所述数据重新调整电路和所述数据重定时电路中的一个来连接所述存储控制器与所述存储单元之间的数据通信。
18.根据权利要求17所述的存储设备，其中，所述操作模式和芯片选择器包括：
裸片选择层，所述裸片选择层响应于从所述存储控制器接收的芯片使能信号而将从所述多个存储芯片当中选择的存储芯片联接至通道；以及
静电放电装置，所述静电放电装置在所述存储控制器与所述存储单元的数据通信期间在所述存储控制器与所述存储单元之间提供静电放电保护。
19.根据权利要求15所述的存储设备，其中，所述接口芯片通过利用所述数据重新调整电路和所述数据重定时电路中的一个来连接所述存储控制器与所述存储单元之间的数据通信。
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Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6239078B1 (ja) * 2016-11-04 2017-11-29 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置および読出し方法
KR102447499B1 (ko) * 2017-10-19 2022-09-26 삼성전자주식회사 스토리지 장치 및 스토리지 장치의 동작 방법
CN109144938B (zh) * 2018-11-12 2023-11-03 成都傅立叶电子科技有限公司 一种实现eMMC芯片HS400高速接口通信的方法及系统
KR20200054534A (ko) * 2018-11-12 2020-05-20 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작 방법
KR102649213B1 (ko) * 2018-11-23 2024-03-21 삼성전자주식회사 메모리 칩을 선택하는데 사용되는 인터페이스 칩 그리고 메모리 칩과 인터페이스 칩을 포함하는 스토리지 장치
US11404097B2 (en) 2018-12-11 2022-08-02 SK Hynix Inc. Memory system and operating method of the memory system
KR20200124045A (ko) * 2019-04-23 2020-11-02 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작 방법
US11295828B2 (en) * 2019-03-08 2022-04-05 Analog Devices International Unlimited Company Multi-chip programming for phased array
KR20200109682A (ko) * 2019-03-14 2020-09-23 에스케이하이닉스 주식회사 메모리 시스템, 메모리 장치 및 그 동작 방법
KR20200137658A (ko) * 2019-05-31 2020-12-09 에스케이하이닉스 주식회사 클럭 생성 회로 및 이를 포함하는 메모리 장치
CN110618953B (zh) * 2019-08-13 2020-12-08 合肥格易集成电路有限公司 一种存储器和存储器系统
JP2021039804A (ja) * 2019-09-02 2021-03-11 キオクシア株式会社 メモリシステム
CN112583416A (zh) * 2019-09-27 2021-03-30 西安诺瓦星云科技股份有限公司 数据传输方法、装置以及系统
US11315614B2 (en) 2019-10-07 2022-04-26 Samsung Electronics Co., Ltd. Memory device including interface circuit and method of operating the same
KR20210041357A (ko) 2019-10-07 2021-04-15 삼성전자주식회사 인터페이스 회로를 포함하는 메모리 장치 및 이의 동작 방법
US11315611B2 (en) * 2020-01-07 2022-04-26 SK Hynix Inc. Processing-in-memory (PIM) system and operating methods of the PIM system
US11385837B2 (en) 2020-01-07 2022-07-12 SK Hynix Inc. Memory system
TW202141290A (zh) 2020-01-07 2021-11-01 韓商愛思開海力士有限公司 記憶體中處理（ｐｉｍ）系統和ｐｉｍ系統的操作方法
JP2021140837A (ja) * 2020-03-02 2021-09-16 キオクシア株式会社 半導体記憶装置
CN114067860B (zh) * 2020-08-03 2024-03-26 长鑫存储技术有限公司 存储系统
CN114070296A (zh) 2020-08-03 2022-02-18 长鑫存储技术有限公司 存储系统
US11687472B2 (en) 2020-08-20 2023-06-27 Global Unichip Corporation Interface for semiconductor device and interfacing method thereof
EP4030261A4 (en) * 2020-08-26 2023-05-24 Changxin Memory Technologies, Inc. STORAGE
CN114115439A (zh) * 2020-08-26 2022-03-01 长鑫存储技术有限公司 存储器
US11404095B1 (en) * 2021-01-21 2022-08-02 Micron Technology, Inc. Reduced pin status register
KR20220165130A (ko) 2021-06-07 2022-12-14 에스케이하이닉스 주식회사 메모리 시스템 및 이의 동작 방법
TWI764759B (zh) * 2021-06-11 2022-05-11 円星科技股份有限公司 具備可靠容限設定的電路模組
US11521675B1 (en) * 2021-06-16 2022-12-06 Sandisk Technologies Llc Block-dependent cell source bounce impact reduction in non-volatile memory

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101222431A (zh) * 2008-01-23 2008-07-16 中兴通讯股份有限公司 一种具有强服务质量功能的线卡装置及其设计的方法
CN101251832A (zh) * 2008-04-14 2008-08-27 南京异或科技有限公司 使用串口闪存的pci设备
CN201378851Y (zh) * 2008-11-17 2010-01-06 南京信息工程大学 一种ccd图像数据采集装置
CN102789815A (zh) * 2012-05-10 2012-11-21 北京时代民芯科技有限公司 一种用于fpga配置的prom电路架构
CN103747197A (zh) * 2013-12-11 2014-04-23 中国科学院西安光学精密机械研究所 一种高速数字视频存储系统
CN105321540A (zh) * 2014-05-28 2016-02-10 三星电子株式会社 存储器系统、存储器接口连接装置及其接口连接方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5799209A (en) * 1995-12-29 1998-08-25 Chatter; Mukesh Multi-port internally cached DRAM system utilizing independent serial interfaces and buffers arbitratively connected under a dynamic configuration
JP4419049B2 (ja) * 2003-04-21 2010-02-24 エルピーダメモリ株式会社 メモリモジュール及びメモリシステム
US7475187B2 (en) * 2005-09-15 2009-01-06 Infineon Technologies Ag High-speed interface circuit for semiconductor memory chips and memory system including the same
US20080126588A1 (en) * 2006-09-01 2008-05-29 Orion Micro Design (S) Pte Ltd Memory card
US7817470B2 (en) * 2006-11-27 2010-10-19 Mosaid Technologies Incorporated Non-volatile memory serial core architecture
JP2008299476A (ja) * 2007-05-30 2008-12-11 Fujitsu Microelectronics Ltd 半導体集積回路
KR101486987B1 (ko) * 2008-05-21 2015-01-30 삼성전자주식회사 불휘발성 메모리를 포함하는 반도체 메모리 장치 및 불휘발성 메모리를 위한 커맨드 스케줄링 방법
US20100157644A1 (en) * 2008-12-19 2010-06-24 Unity Semiconductor Corporation Configurable memory interface to provide serial and parallel access to memories
KR101060257B1 (ko) 2009-06-08 2011-08-30 주식회사 하이닉스반도체 전압 발생 회로
US8996785B2 (en) * 2009-09-21 2015-03-31 Aplus Flash Technology, Inc. NAND-based hybrid NVM design that integrates NAND and NOR in 1-die with serial interface
JP2012008881A (ja) * 2010-06-25 2012-01-12 Elpida Memory Inc メモリシステム及びその制御方法
US8386887B2 (en) * 2010-09-24 2013-02-26 Texas Memory Systems, Inc. High-speed memory system
US8900148B2 (en) * 2011-03-09 2014-12-02 Fujifilm Corporation Ultrasound diagnostic apparatus
JP5274615B2 (ja) * 2011-05-12 2013-08-28 富士フイルム株式会社 超音波診断装置および超音波画像生成方法
JP2015146525A (ja) * 2014-02-03 2015-08-13 株式会社リコー 通信装置、画像形成装置、通信方法およびプログラム
KR102248279B1 (ko) 2014-06-13 2021-05-07 삼성전자주식회사 불휘발성 메모리 및 메모리 컨트롤러를 포함하는 스토리지 장치, 그리고 불휘발성 메모리 및 메모리 컨트롤러 사이의 통신을 중개하는 리타이밍 회로의 동작 방법
KR102355573B1 (ko) * 2014-10-29 2022-01-27 삼성전자주식회사 선형 리맵퍼 및 액세스 윈도우를 포함하는 메모리 시스템 및 시스템 온 칩

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101222431A (zh) * 2008-01-23 2008-07-16 中兴通讯股份有限公司 一种具有强服务质量功能的线卡装置及其设计的方法
CN101251832A (zh) * 2008-04-14 2008-08-27 南京异或科技有限公司 使用串口闪存的pci设备
CN201378851Y (zh) * 2008-11-17 2010-01-06 南京信息工程大学 一种ccd图像数据采集装置
CN102789815A (zh) * 2012-05-10 2012-11-21 北京时代民芯科技有限公司 一种用于fpga配置的prom电路架构
CN103747197A (zh) * 2013-12-11 2014-04-23 中国科学院西安光学精密机械研究所 一种高速数字视频存储系统
CN105321540A (zh) * 2014-05-28 2016-02-10 三星电子株式会社 存储器系统、存储器接口连接装置及其接口连接方法

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